JP3084031B2 - センスアンプ - Google Patents

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、一般に、センスアンプに係わり、特に、消
去可能な、即ち電気的にプログラム可能な論理アレイ
（EPAL:Erasable Programmable Logic Arrays）用の高
速度センスアンプに関する。

＜従来の技術＞ 記憶装置や論理アレイは、ビット記憶素子としてセル
のマトリックスを備えている。メモリアレイでは、セル
によりデータが保持され、論理アレイでは、セルに、AN
DセルやORセル用の素子が含まれる。いずれのアレイに
おいても、セルは、出力ラインに出力を与える。この出
力ラインは、センスアンプに接続されている。出力ライ
ンに現われる信号は微弱なものである。この出力信号
は、検出され、増幅されてから、ディスプレイなどの出
力回路を駆動するのに用いられるようにしなければなら
ないし、或いは他の装置に伝送されるべくバスに乗せら
れるようにしなければならない。

メモリアレイや論理アレイは、通常的には、ユニポー
ラ半導体（つまりMOS）プロセスか或いはバイポーラ半
導体プロセスのいずれか一方のプロセスで構築される。
最近では、これらのアレイは、BIMOSプロセスか或いはB
ICMOSプロセスによって構築されることもある。これら
のアレイを高速化するのに、当業者は、ショットキーダ
イオードやショットキートランジスタを製作する工程を
含んだ半導体プロセスを用いている。かかるショットキ
ートランジスタに関しては、よく知られた利点として、
バイポーラ型の論理（スイッチング）トランジスタが飽
和状態に達するのを防ぐような性質を備えている。

＜発明が解決しようとする問題点＞ バイポーラ型の論理トランジスタでは、飽和により、
スイッチング速度の低下が起る。或る種のプロセスは、
ショットキー素子の製作と両立しない。とりわけ、本願
発明の譲受け人（出願人）であるテキサス インスツル
メンツ社が開発して使用しているBICMOSプロセスは、正
に上述のように、ショットキー素子の製作と両立しな
い。この場合、プロセスを変更するよりも、ショットキ
ー素子を用いることなしに、非飽和状態のバイポーラ型
トランジスタの利点が得られるような他の解決策を求め
る方がよい。このような解決策は、アレイの出力を解読
するのにセンスアンプとしてバイポーラ型トランジスタ
を用いたメモリアレイ又は論理アレイに対してこれを適
用した場合に、とりわけ、その実益が絶大である。

＜問題点を解決するための手段＞ 本発明は、バイポーラ型トランジスタに飽和制御回路
を付設したセンスアンプを提供する。飽和制御回路は、
バイポーラ型トランジスタのコレクタ〜ベース接合に対
して接続された少なくとも１個のユニポーラ型トランジ
スタを含む。このユニポーラ型トランジスタの両端に生
ずる十分に大きな電圧降下により、バイポーラ型トラン
ジスタが飽和から免れる。所望の大きさの電圧降下を呈
するように製造された１対２個のユニポーラ型トランジ
スタにより、バイポーラ型トランジスタのベース〜コレ
クタ間電圧が、より一層良好に制御される。上述の２個
のユニポーラ型トランジスタの大きさは、互いに釣合っ
ていて、これにより飽和制御が行われない場合のベース
〜コレクタ間の飽和電圧よりも小さな正味のベース〜コ
レクタ間電圧降下がバイポーラ型トランジスタに付与さ
れる。換言すれば、１個又は１対２個のユニポーラ型ト
ランジスタの大きさは、バイポーラ型トランジスタのベ
ース電流とコレクタ電流を制御して該コレクタ電流が飽
和電流以下の値になるように定められる。

本発明の望ましい実施例では、臨界的な動作状態で、
１対２個のユニポーラ型素子の各々の端子間に、異なる
大きさの電圧降下が付与されるように、１対２個のユニ
ポーラ型トランジスタの大きさは互いに相違したものに
なっている。かかる１対２個のユニポーラ型トランジス
タは一体的に接続されて、バイポーラ型トランジスタの
ベース〜コレクタ接合間に飽和電圧よりも小さな所定の
非飽和電圧降下を付与する。２個のユニポーラ型トラン
ジスタのうちの一方は、そのソースがバイポーラ型トラ
ンジスタのコレクタに接続されており、２個のユニポー
ラ型トランジスタの残りの一方は、そのソースがバイポ
ーラ型トランジスタのベースに接続させている。これら
の２個のユニポーラ型トランジスタの２個のドレインは
共通接続されており、２個のゲートも共通接続されてい
る。

＜作用＞ 飽和制御回路は、一種の分流器である。バイポーラ型
トランジスタが、能動状態である場合には、それのベー
ス電流は、βだけ増幅される。電流源が、ユニポーラ型
トランジスタの共通接続された２個のドレインに接続さ
れる。バイポーラ型トランジスタが、能動状態にされる
と、電流源14からの電流のほんの一部分、例えば1/（１
＋β）が、バイポーラ型トランジスタのベースに流入
し、残り全部が、バイポーラ型トランジスタのコレクタ
に給電される。かくして、２個のユニポーラ型トランジ
スタの作動電圧は、互いに相違するものになろう。かか
る１対２個のユニポーラ型トランジスタを各別の大きさ
とすることで、バイポーラ型トランジスタのベース〜コ
レクタ接合間が過大電位差になって、該バイポーラ型ト
ランジスタが飽和状態に駆動されるのを防止するのに充
分な程度の適切な電圧が該２個のユニポーラ型トランジ
スタのそれぞれの作動電圧相互間に差電圧として生ずる
ことになろう。

＜実施例＞ 第１図を参照すると明らかなように、そこにはセンス
アンプ10が示されている。バイポーラ型トランジスタで
あるNPN型トランジスタ11は、入力信号を受領するため
の入力節点26を備えたベース17を有する。典型的な入力
信号は、高インピーダンスか低インピーダンスかのいず
れか一方である。例えば、電界効果トランジスタ28であ
って、とりわけそれがＮチャンネルMOSトランジスタの
場合には、オン状態のときに、低インピーダンスである
一方、オフ状態のときに、高インピーダンスである。入
力端子29経由でそのゲートに低電圧が印加されると、電
界効果トランジスタ28が、オフ状態になり、該トランジ
スタを介して接地に至る高インピーダンス電路が形成さ
れる。トランジスタ11のコレクタ18は出力端子27に接続
され、さらに該トランジスタのエミッタ16は、基準電
圧、例えば接地電位に接続される。

電流源14は、ユニポーラ型トランジスタ13を介してバ
イポーラ型トランジスタ11のベース17に電流を供給す
る。電流源15は、トランジスタ11がオン状態のときに、
該トランジスタ自体のコレクタ18に電流を供給する。第
１のユニポーラ型トランジスタであるMOSトランジスタ1
2に関しては、自己のソース21が、バイポーラ型トラン
ジスタ11のコレクタ18と出力端子27に接続されている。
第２のユニポーラ型トランジスタであるMOSトランジス
タ13に関しては、自己のソース24が、バイポーラ型トラ
ンジスタ11のベース17に接続されている。第１のユニポ
ーラ型トランジスタ12のゲート20は、該トランジスタ12
のドレインに接続されており、第２のユニポーラ型トラ
ンジスタ13のゲート23は、該トランジスタ13のドレイン
25に接続されている。電流源14は、共通接続された２つ
のドレイン22、25に接続されている。入力節点26におけ
るインピーダンスを変化させることによって、センスア
ンプ10がスイッチングしてオン状態か又はオフ状態にな
る。仮りにそこでのインピーダンスが低い場合には、ト
ランジスタ11のベースエミッタ接合が、オフ状態になる
ので、該トランジスタ11は、非導通状態になり、その結
果、出力端子27における電圧が上昇して「Ｈ」の論理レ
ベルに達する。インピーダンスが高めの場合には、入力
節点26における電圧が上昇して高いレベル（少なくとも
IV_BE）に達して、トランジスタ11のベースエミッタ接合
が、順方向にバイアスされるので、該トランジスタ11が
導通状態となり、その結果、出力端子27における出力電
圧が基準電圧すなわち接地電圧まで降下する。トランジ
スタ11は、規制を受けない限り、ひとたび導通状態にな
るや、飽和するまで、ますます通過電流を増大させる。

動作に際して、入力端子29が高い電圧を受領している
場合には、トランジスタ28が、オン状態になる。この場
合、電流源14は、トランジスタ13をオン状態に保つが、
トランジスタ13を通る電流は全て、トランジスタ28を介
して、接地に導かれる。トランジスタ11のベース17とエ
ミッタ16は、共に同一の電位（接地電位）であるので、
バイポーラ型トランジスタ11は、オフ状態になり、該ト
ランジスタ11のコレクタ18の電位は、上昇して「Ｈ」の
論理レベルに達する。このコレクタ18における「Ｈ」の
論理レベルの電位によって、第１のユニポーラ型トラン
ジスタ12がオフ状態に保たれる。

入力端子29に低い（接地）電圧が印加されると、トラ
ンジスタ28がオフ状態になり、これにより、入力節点26
の電圧は、バイポーラ型トランジスタ11がオン状態にな
るまで、上昇可能となる。トランジスタ11がオン状態に
なると、そのコレクタ18の電圧は、「Ｌ」の論理レベ
ル、例えば接地電圧のような基準電圧まで降下する。ひ
とたびトランジスタ11がオン状態になると、電流源14か
ら供給される電流は、トランジスタ11の利得（β）依存
で、分割されて、電流源14からの電流の大部分は、第１
のユニポーラ型トランジスタ12経由に仕向けられ、電流
源15から供給される電流に合流する。

例えば、トランジスタ11の利得（β）が99である場
合、該トランジスタのベース電流は、全トランジスタ電
流の1/（１＋β）、すなわちエミッタ電流の1/100の大
きさになる。従って、電流源14が１ミリアンペアで、電
流源15が２ミリアンペアであって、トランジスタ11がオ
ン状態である場合には、ベース電流は、3/（１＋99）ミ
リアンペア、すなわち0.03ミリアンペアとなる。電流源
14が１ミリアンペアであるので、第１のユニポーラ型ト
ランジスタ12により運ばれる電流の大きさは0.97ミリア
ンペアである。

第１、第２のユニポーラ型トランジスタ12、13によ
り、トランジスタ11の飽和が防止される。第２図を参照
すると明らかなように、特性曲線Ａは、トランジスタ11
のコレクタ電流を、ベース〜コレクタ間電圧の関数で表
わす。ベース〜コレクタ接合間の電圧降下が、ひとたび
特有の電圧Vsを越えると、コレクタ電流が急速に増大し
て、トランジスタ11が飽和する。ベース〜コレクタ接合
間の電圧降下が、Vs以下に保持されると、トランジスタ
11は、順方向活性状態で能動領域に留まる。このように
能動領域に留まるのは、好ましいことである。なぜなら
ば、トランジスタのスイッチング動作に関しては、順方
向活性状態からオフ状態にスイッチングする時間の方
が、飽和状態からオフ状態にスイッチングする時間より
も短くなるからである。

次に想起されることは、トランジスタ11がオン状態に
あるときには、トランジスタ13によって運ばれる電流
（ベース電流）が、トランジスタ12によって運ばれる電
流よりも概ね少ないと言うことである。トランジスタ12
は、電流源14からの電流の大部分を、コレクタ18に向か
わせる。従って、トランジスタ13のＶ_D/Sに関しては、
電圧を表わす横座標軸からユニポーラ型トランジスタの
特性曲線Ｂが立上がる変曲点に、その値が接近する。ト
ランジスタ12のＶ_D/Sは、特性曲線Ｂ上で充分に高い電
圧値に選ばれるので、トランジスタ12によって運ばれる
電流は、トランジスタ11の利得要件を満すが、それでも
全体的に充分に小さな値であるので、２つのトランジス
タ13、12のＶ_D/S相互間の電圧差は、飽和制御なしで飽
和状態に至ったトランジスタ11のベース〜コレクタ接合
の電圧Vsよりも小さい。

特性曲線Ｂは、第１、第２のユニポーラ型トランジス
タ12、13のドレイン〜ソース間電圧の関係を示す。バイ
ポーラ型トランジスタ11がオン状態になると、２個のMO
Sトランジスタ12、13に電流が流入する。トランジスタ1
2、13の各々における電流密度は、それらのMOSトランジ
スタの大きさとトランジスタ11の増幅率βに左右され
る。すなわちトランジスタが大きければ大きいほど、よ
り多くの電流を、そのトランジスタが運ぶことになろ
う。トランジスタ12、13は、それぞれのソース〜ドレイ
ン間電圧相互間の電圧差が、トランジスタ11の飽和電圧
Vsよりも小さくなるように製作される。例えば、飽和制
御なしでトランジスタ11のベース〜コレクタ間に現われ
る飽和電圧Vsが0.7ボルトの場合には、第１のユニポー
ラ型トランジスタ12は、1.2ボルトのドレイン〜ソース
間電圧を有するように製作され、第２のユニポーラ型ト
ランジスタ13は、0.8ボルトのドレイン〜ソース間電圧
を有するように製作される。飽和制御されたトランジス
タ11のベース〜コレクタ接合間の電圧降下は、0.4ボル
ト（1.2V−0.8V）であって、飽和制御なしの場合の0.7
ボルトの飽和電圧Vsよりも小さい。

仮りに、ユニポーラ型トランジスタのＶ_D/Sが、その
動作電流Ｉ_D/Sにおいて、バイポーラ型トランジスタ11
のベース〜コレクタ間の電圧Vsよりも小さい場合には、
１個のユニポーラ型トランジスタだけを用いることで、
トランジスタ11の飽和が防止可能であることは、当業者
に自明である。しかしながら、本発明の望ましい上記実
施例において知見されるように、互いに異なる大きさの
２個のユニポーラ型トランジスタの採用により、バイポ
ーラ型トランジスタ11のベース〜コレクタ接合間に所望
の電圧差を維持することに、より良好な制御性が付与さ
れる。従って、本発明の技術的範囲内に包含されるよう
意図されているのは、トランジスタ11の飽和電圧よりも
小さいソース〜ドレイン間電圧を有する１個のユニポー
ラ型トランジスタが、トランジスタ11の飽和を防止する
と言うことも本発明の技術的範囲内に包含されるよう意
図されている。但し、かかる飽和防止の必要条件は、ゲ
ート〜ソース電圧が、動作ドレイン〜ソース電流におい
て、バイポーラ型トランジスタ11の飽和電圧Vsよりも小
さいということである。しかしながら、複数のユニポー
ラ型素子は、信頼性を高めるように製造され得るし、こ
のような多数の素子相互間の電圧差は、同様により信頼
し得るものである。

電流源14、15に関して、例えば、固定的な直列抵抗器
やＰ−チャンネル素子などを電圧源と一体的に用いて多
様な方法で容易に構成可能であることも当業者に自明で
ある。このような電圧源は、種々の集積回路において使
用可能である。同様に、トランジスタ28からなるもの以
外の他の入力回路を、トランジスタ11に付設してもよ
い。

更に、頭記の特許請求の範囲の趣旨に包含される等価
の構成も当業者にとって自明である。これらの等価の構
成に含まれるものとして、バイポーラ型トランジスタ11
の接合のPNP接合への置換、あるいはユニポーラ型トラ
ンジスタとしての上述のMOSトランジスタ12、13の他の
タイプのユニポーラ型トランジスタへの置換、それに加
えてNMOS素子とPNPバイポーラ型トランジスタとの組合
せ使用等が含まれる。これら又はこれ以外の修正や置換
は、本発明の趣旨ないし技術的範囲から逸脱することな
しに達成されよう。

メモリアレイ又は論理アレイ用のセンスアンプ10は、
バイポーラ型トランジスタ11を有するが、このトランジ
スタ11は、自己のコレクタ18と自己のベース17との間
に、１個又はそれ以上のユニポーラ型トランジスタ12、
13が接続されていて、飽和しないようになっている。

＜その他の開示事項＞ 以上の説明に関連させて、下記の各項を開示する。

1.ベースと、エミッタと、コレクタとを有するバイポー
ラ型トランジスタと、 第１、第２のユニポーラ型トランジスタとを含み、第
１、第２のユニポーラ型トランジスタの各々が、ソース
と、ゲートと、ドレインとを有し、第１のユニポーラ型
トランジスタが、該バイポーラ型トランジスタのコレク
タに接続されており、第２ユニポーラ型トランジスタ
が、バイポーラ型トランジスタのベースに接続されてい
る、センスアンプ。

2.該第１および第２ユニポーラ型トランジスタの該ゲー
トが、互いに接続されている、特許請求の範囲第１項記
載のセンスアンプ。

3.該第１及び第２ユニポーラ型トランジスタの大きさ
が、互いに異なっている、特許請求の範囲第１項記載の
センスアンプ。

4.該第１ユニポーラ型トランジスタの該ゲートが、該第
１ユニポーラ型トランジスタの該ドレインに接続されて
いる、特許請求の範囲第１項記載のセンスアンプ。

5.該第１ユニポーラ型トランジスタの該ソースが、該バ
イポーラ型トランジスタの該コレクタに接続されてい
る、特許請求の範囲第４項記載のセンスアンプ。

6.該第１及び第２ユニポーラ型トランジスタの該ドレイ
ンが、互いに接続されている、特許請求の範囲第１項記
載のセンスアンプ。

7.該第２ユニポーラ型トランジスタの該ベースが、該バ
イポーラ型トランジスタの該ベースに接続されている、
特許請求の範囲第１項記載のセンスアンプ。

8.該バイポーラ型トランジスタの該ベースが、入力端子
を含み、そして該バイポーラ型トランジスタの該コレク
タが、出力端子を含む、特許請求の範囲第１項記載のセ
ンスアンプ。

9.該第１及び第２ユニポーラ型トランジスタの該ドレイ
ンに接続された第１電流源を有する、特許請求の範囲第
１項記載のセンスアンプ。

10.該バイポーラ型トランジスタの該コレクタに接続さ
れた第２電流源を有する、特許請求の範囲第１項記載の
センスアンプ。

11.入力信号を受取るベースと、出力信号を運ぶコレク
タと、エミッタとを有するバイポーラ型トランジスタ
と、 該バイポーラ型トランジスタの該ベースと該コレクタ
との間に接続されて、当該ベースと当該コレクタとの間
に所定の電圧降下を与える一対のユニポーラ型トランジ
スタと、 を含むセンスアンプ。

12.該一対のユニポーラ型トランジスタによって設定さ
れる該電圧降下が、該バイポーラ型トランジスタのベー
ス〜コレクタ電圧と同じ大きさである、特許請求の範囲
第11項記載のセンスアンプ。

13.該一対のユニポーラ型トランジスタによる該電圧降
下が、大きさで、該バイポーラ型トランジスタのベース
〜コレクタ接合の順方向バイアス電圧よりも小さい、特
許請求の範囲第12項記載のセンスアンプ。

14.エミッタと、ベースと、コレクタとを有するバイポ
ーラ型トランジスタと、 該バイポーラ型トランジスタの該ベースに接続される
入力接点と、 該バイポーラ型トランジスタの該コレクタに接続され
る出力接点と、 該バイポーラ型トランジスタの該エミッタに接続され
る基準電圧と、 該バイポーラ型トランジスタの該コレクタ及び該ベー
スに接続されて、コレクタ〜ベース接合をまたぐ電圧降
下を所定の大きさの電圧に制限することによって、該バ
イポーラ型トランジスタが、電流が該コレクタに流れて
いるときに、飽和するのを防ぐ、少なくとも１つのユニ
ポーラ型トランジスタと、 を含むアンプ回路。

15.該ユニポーラ型トランジスタが、電界効果トランジ
スタである、特許請求の範囲第14項記載のアンプ回路。

16.該ユニポーラ型トランジスタが、接合電界効果トラ
ンジスタ（junction field effect transistor）であ
る、特許請求の範囲第14項記載のアンプ回路。

17.該ユニポーラ型トランジスタが、MOS電界効果トラン
ジスタ（metal oxide semiconductor field effect tra
nsistor）である、特許請求の範囲第14項記載のアンプ
回路。

【図面の簡単な説明】

第１図は、本発明の望ましい実施例の回路図である。 第２図は、電流対電圧特性曲線図であり、特性曲線Ａ
は、バイポーラ型トランジスタの、コレクタ電流対ベー
ス〜コレクタ間電圧の関係を示し、さらに特性曲線Ｂは
ユニポーラ型トランジスタの、チャンネル電流対ソース
／ドレイン電圧の関係を示す。 11……バイポーラ型トランジスタ 12……第１のユニポーラ型（MOS）トランジスタ 13……第２のユニポーラ型（MOS）トランジスタ 14、15……電流源

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−240212（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 17/00 H03K 17/00 - 17/70

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】ベースとエミッタとコレクタとを有するバ
   イポーラ型トランジスタと、 第１のソースと第１のゲートと第１のドレインとを有す
   る第１のユニポーラ型トランジスタと、 第２のソースと第２のゲートと第２のドレインとを有す
   る第２のユニポーラ型トランジスタと、 前記第２のユニポーラ型トランジスタを介して前記バイ
   ポーラ型トランジスタの前記ベースに第１の電流を供給
   する第１の電流源と、 前記バイポーラ型トランジスタがオンのときに該バイポ
   ーラ型トランジスタの前記コレクタに第２の電流を供給
   する第２の電流源と、 を具備し、 前記バイポーラ型トランジスタの前記ベースが入力に接
   続され、 前記バイポーラ型トランジスタの前記コレクタが出力に
   接続され、 前記バイポーラ型トランジスタの前記エミッタが基準電
   圧に接続され、 前記第２のユニポーラ型トランジスタの前記第２のソー
   スが前記バイポーラ型トランジスタの前記ベースに接続
   され、 前記第１のユニポーラ型トランジスタの前記第１のゲー
   トおよび前記第１のドレインと前記第２のユニポーラ型
   トランジスタの前記第２のゲートおよび前記第２のドレ
   インとが前記第１の電流源に接続され、 前記バイポーラ型トランジスタの前記コレクタと前記第
   １のユニポーラ型トランジスタの前記第１のソースとが
   前記第２の電流源に接続され、 前記第１のユニポーラ型トランジスタと前記第２のユニ
   ポーラ型トランジスタとが、互いに異なる幅対長さの比
   （幅／長さ）を有する、 センスアンプ。