JP2682783B2 - Ｂｉ−ｆｅｔロジック回路 - Google Patents
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
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- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
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- H03K17/6264—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only combined with selecting means using current steering means
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- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
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- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
- H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration
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- H03K2217/0036—Means reducing energy consumption
Description
【０００１】
【産業上の利用分野】本発明は高速回路に関し、特にバ
イポーラ・トランジスタと電界効果トランジスタを使用
し、普通ＢＩ−ＦＥＴ回路と呼ばれる高速多レベル集積
回路に関する。
イポーラ・トランジスタと電界効果トランジスタを使用
し、普通ＢＩ−ＦＥＴ回路と呼ばれる高速多レベル集積
回路に関する。
【０００２】
【従来の技術】バイポーラ・トランジスタは少なくとも
１９６０年代以降はエミッタ結合ロジック（ＥＣＬ）回
路等の高速集積回路に用いられている。代表的（基本
的）なエミッタ結合ロジック回路は、対になった第１お
よび第２のｎ−ｐ−ｎトランジスタで形成され、それら
のコレクタは第１および第２の別々の負荷抵抗器に接続
され、エミッタは共通の抵抗器に接続されるか、または
エミッタが第３の抵抗器に接続された第３のｎ−ｐ−ｎ
トランジスタのコレクタに結合される。このような回路
の立ち上がり／立ち下がり時間はピコ秒の範囲にもな
る。この回路の問題点は消費電力がある用途に求められ
る値よりも大きいことである。消費電力の問題はｎ−ｐ
−ｎトランジスタのエミッタ結合対をそれぞれ積み重ね
てツリー構造を作ることで、部分的には解決される。ト
ランジスタのエミッタ結合対を２段にして、ｎ−ｐ−ｎ
トランジスタのコレクタを次段のエミッタに接続するこ
とは周知のとおりである。これにより、使用できるロジ
ックがかなり多くなる一方、速度と電力は１対のエミッ
タ結合トランジスタで用いられる場合と同じレベルに維
持することができる。このようにして得られるツリー構
造の速度と電力の積は基本的なエミッタ結合構造に比べ
て大幅に改良される。
１９６０年代以降はエミッタ結合ロジック（ＥＣＬ）回
路等の高速集積回路に用いられている。代表的（基本
的）なエミッタ結合ロジック回路は、対になった第１お
よび第２のｎ−ｐ−ｎトランジスタで形成され、それら
のコレクタは第１および第２の別々の負荷抵抗器に接続
され、エミッタは共通の抵抗器に接続されるか、または
エミッタが第３の抵抗器に接続された第３のｎ−ｐ−ｎ
トランジスタのコレクタに結合される。このような回路
の立ち上がり／立ち下がり時間はピコ秒の範囲にもな
る。この回路の問題点は消費電力がある用途に求められ
る値よりも大きいことである。消費電力の問題はｎ−ｐ
−ｎトランジスタのエミッタ結合対をそれぞれ積み重ね
てツリー構造を作ることで、部分的には解決される。ト
ランジスタのエミッタ結合対を２段にして、ｎ−ｐ−ｎ
トランジスタのコレクタを次段のエミッタに接続するこ
とは周知のとおりである。これにより、使用できるロジ
ックがかなり多くなる一方、速度と電力は１対のエミッ
タ結合トランジスタで用いられる場合と同じレベルに維
持することができる。このようにして得られるツリー構
造の速度と電力の積は基本的なエミッタ結合構造に比べ
て大幅に改良される。
【０００３】しかしエミッタ結合ロジック回路のツリー
構造は、非常な高速で動作させるためにはトランジスタ
をリニア・レンジと呼ばれる非飽和状態で動作させなけ
ればならない。そのためには各層のトランジスタのコレ
クタ／エミッタ領域の両端の電圧を約１ボルトにする必
要がある。普通、エミッタ結合回路の出力電圧信号レベ
ルは約０．７ボルトである。また第３トランジスタと第
３抵抗器より成る定電流源の両端の電圧は通常、約２ボ
ルト以上である。したがって適正動作のためには約５ボ
ルトの電源電圧が必要である。電源電圧は大きく下げる
ことはできない。きわめて高速な動作が得られるように
トランジスタを非飽和状態に保つ必要があるからであ
る。そのため消費電力はある用途で求められる場合より
も大きいままである。
構造は、非常な高速で動作させるためにはトランジスタ
をリニア・レンジと呼ばれる非飽和状態で動作させなけ
ればならない。そのためには各層のトランジスタのコレ
クタ／エミッタ領域の両端の電圧を約１ボルトにする必
要がある。普通、エミッタ結合回路の出力電圧信号レベ
ルは約０．７ボルトである。また第３トランジスタと第
３抵抗器より成る定電流源の両端の電圧は通常、約２ボ
ルト以上である。したがって適正動作のためには約５ボ
ルトの電源電圧が必要である。電源電圧は大きく下げる
ことはできない。きわめて高速な動作が得られるように
トランジスタを非飽和状態に保つ必要があるからであ
る。そのため消費電力はある用途で求められる場合より
も大きいままである。
【０００４】ＢＩ−ＦＥＴは電界効果トランジスタとバ
イポーラ・トランジスタを組合わせたものである。電界
効果トランジスタの高入力インピーダンス特性は入力デ
バイスとして有用な特性である。バイポーラ・トランジ
スタの低出力インピーダンスは出力デバイスとして有用
な特性である。
イポーラ・トランジスタを組合わせたものである。電界
効果トランジスタの高入力インピーダンス特性は入力デ
バイスとして有用な特性である。バイポーラ・トランジ
スタの低出力インピーダンスは出力デバイスとして有用
な特性である。
【０００５】ＳＲＡＭにはバイポーラ・トランジスタと
電界効果トランジスタを組合わせて用いるものがある。
米国特許第４８２５４１３号明細書（H．V．Tran）は、
エミッタ結合ｎ−ｐ−ｎトランジスタと電界効果トラン
ジスタ（ＦＥＴ）が対になったセンス増幅器を含むバイ
ポーラ−ＣＭＯＳスタティック・ランダム・アクセス・
メモリを示している。トランジスタのエミッタはＦＥＴ
のドレインに接続され、ＦＥＴのソースは基準電位に接
続される。ＦＥＴはオンの時にトランジスタの電流路を
与えるものとして述べられている。ゲート酸化物の厚み
等のＦＥＴの特性の変動や、そのゲートに印加される電
圧レベルの変動は、ＦＥＴを流れる電流の変動の原因に
なる。そのためこの種の構造は定電流源が求められる用
途では理想的とは言えない。
電界効果トランジスタを組合わせて用いるものがある。
米国特許第４８２５４１３号明細書（H．V．Tran）は、
エミッタ結合ｎ−ｐ−ｎトランジスタと電界効果トラン
ジスタ（ＦＥＴ）が対になったセンス増幅器を含むバイ
ポーラ−ＣＭＯＳスタティック・ランダム・アクセス・
メモリを示している。トランジスタのエミッタはＦＥＴ
のドレインに接続され、ＦＥＴのソースは基準電位に接
続される。ＦＥＴはオンの時にトランジスタの電流路を
与えるものとして述べられている。ゲート酸化物の厚み
等のＦＥＴの特性の変動や、そのゲートに印加される電
圧レベルの変動は、ＦＥＴを流れる電流の変動の原因に
なる。そのためこの種の構造は定電流源が求められる用
途では理想的とは言えない。
【０００６】定電流源を要するロジック用途に入力とし
て複数のロジック・レベル、電圧レベルを要する多段ツ
リー構造を用いるものがある。上記の米国特許第４８２
５４１３号明細書の構造はこうした用途には適していな
い。
て複数のロジック・レベル、電圧レベルを要する多段ツ
リー構造を用いるものがある。上記の米国特許第４８２
５４１３号明細書の構造はこうした用途には適していな
い。
【０００７】標準化されておりマスター・スライス回路
またはライブラリ回路と呼ばれるロジック回路等の用途
では通常、標準的なロジック・レベルしか用いられず、
バイポーラ・トランジスタや電界効果トランジスタに普
通に求められる複数の電圧ロジック・レベルの使用が問
題となる。
またはライブラリ回路と呼ばれるロジック回路等の用途
では通常、標準的なロジック・レベルしか用いられず、
バイポーラ・トランジスタや電界効果トランジスタに普
通に求められる複数の電圧ロジック・レベルの使用が問
題となる。
【０００８】
【発明が解決しようとする課題】動作がきわめて高速で
あり消費電力が従来のＥＣＬ回路よりも小さいＥＣＬ型
ロジック回路が求められており、本発明の目的はこのよ
うな要望に応えるロジック回路を提供することである。
あり消費電力が従来のＥＣＬ回路よりも小さいＥＣＬ型
ロジック回路が求められており、本発明の目的はこのよ
うな要望に応えるロジック回路を提供することである。
【０００９】
【課題を解決するための手段】本発明は、エミッタ結合
バイポーラ・トランジスタ（例えば、図２のＴ７、Ｔ
８、Ｔ９）よりなる第１の電流スイッチ段と、第１の電
流スイッチ段の各々のバイポーラ・トランジスタのコレ
クタに接続されたエミッタ結合バイポーラ・トランジス
タ（例えば、図２のＴ１−Ｔ２、Ｔ３−Ｔ４およびＴ５
−Ｔ６）よりなる第２の電流スイッチ段とを含むツリー
構造のロジック回路であり、ゲートにスイッチ制御信号
（例えば、図２のＶｃｋ）を受け取り、第１の通電端子
が第１の電流スイッチ段のエミッタ結合点（例えば、図
２の３６）に接続され、第２の通電端子が抵抗素子（例
えば、図２の２０）を介して基準電位（例えば、図２の
Ｖｓｓ）に結合された電界効果トランジスタ（例えば、
図２の１６）を備える。この電界効果トランジスタは、
スイッチ制御信号に応答して導通したとき、前記抵抗素
子との組合せで電流源として機能する。したがって、本
発明のロジック回路は、ツリー構造のＢＩ−ＦＥＴロジ
ック回路を構成する。既述したように、ツリー構造のエ
ミッタ結合ロジック回路を高速動作させるためには、非
飽和状態でバイポーラ・トランジスタを動作させる必要
があり、そのためにはトランジスタのコレクタ−エミッ
タ両端の電圧を約１ボルトにする必要がある。また、バ
イポーラ・トランジスタと抵抗とよりなる電流源は約２
ボルトの電圧を必要とするため、２段のエミッタ結合電
流スイッチ・ツリーを動作させるためには、５ボルトの
電源電圧が必要になる。本発明に従って、オン／オフ・
スイッチとして用いられる電界効果トランジスタと抵抗
素子との組合せで電流源を構成した場合、電界効果トラ
ンジスタは導通時にドレイン−ソース間に小さなインピ
ーダンスを与え、ドレイン−ソース間の電圧降下が２０
ミリボルト程度と小さくなるため、同じ段数の電流スイ
ッチ・ロジック・ツリーを３．６ボルトの電源で動作さ
せることが可能になり、消費電力を約３９％だけ減少さ
せることができる。電界効果トランジスタは動作速度が
遅いが、電界効果トランジスタが動作するのは動作サイ
クルの開始時と終了時のみであり、一旦動作を開始すれ
ば、ロジック・ツリー回路のスイッチング速度に影響し
ないから、動作の高速性を実質的に維持することができ
る。
バイポーラ・トランジスタ（例えば、図２のＴ７、Ｔ
８、Ｔ９）よりなる第１の電流スイッチ段と、第１の電
流スイッチ段の各々のバイポーラ・トランジスタのコレ
クタに接続されたエミッタ結合バイポーラ・トランジス
タ（例えば、図２のＴ１−Ｔ２、Ｔ３−Ｔ４およびＴ５
−Ｔ６）よりなる第２の電流スイッチ段とを含むツリー
構造のロジック回路であり、ゲートにスイッチ制御信号
（例えば、図２のＶｃｋ）を受け取り、第１の通電端子
が第１の電流スイッチ段のエミッタ結合点（例えば、図
２の３６）に接続され、第２の通電端子が抵抗素子（例
えば、図２の２０）を介して基準電位（例えば、図２の
Ｖｓｓ）に結合された電界効果トランジスタ（例えば、
図２の１６）を備える。この電界効果トランジスタは、
スイッチ制御信号に応答して導通したとき、前記抵抗素
子との組合せで電流源として機能する。したがって、本
発明のロジック回路は、ツリー構造のＢＩ−ＦＥＴロジ
ック回路を構成する。既述したように、ツリー構造のエ
ミッタ結合ロジック回路を高速動作させるためには、非
飽和状態でバイポーラ・トランジスタを動作させる必要
があり、そのためにはトランジスタのコレクタ−エミッ
タ両端の電圧を約１ボルトにする必要がある。また、バ
イポーラ・トランジスタと抵抗とよりなる電流源は約２
ボルトの電圧を必要とするため、２段のエミッタ結合電
流スイッチ・ツリーを動作させるためには、５ボルトの
電源電圧が必要になる。本発明に従って、オン／オフ・
スイッチとして用いられる電界効果トランジスタと抵抗
素子との組合せで電流源を構成した場合、電界効果トラ
ンジスタは導通時にドレイン−ソース間に小さなインピ
ーダンスを与え、ドレイン−ソース間の電圧降下が２０
ミリボルト程度と小さくなるため、同じ段数の電流スイ
ッチ・ロジック・ツリーを３．６ボルトの電源で動作さ
せることが可能になり、消費電力を約３９％だけ減少さ
せることができる。電界効果トランジスタは動作速度が
遅いが、電界効果トランジスタが動作するのは動作サイ
クルの開始時と終了時のみであり、一旦動作を開始すれ
ば、ロジック・ツリー回路のスイッチング速度に影響し
ないから、動作の高速性を実質的に維持することができ
る。
【００１０】本発明は、一態様では、処理／保持システ
ムとして実施することができ、このシステムは第１電界
効果トランジスタによってオンとオフに切り替えられる
ツリー構造のバイポーラ・ロジック部と、第２電界効果
トランジスタによってオンとオフに切り替えられるバイ
ポーラ・ラッチ部を含む。高速動作を実現するためにロ
ジック部とラッチ部の両方にエミッタ結合ロジックが用
いられる。第１および第２の電界効果トランジスタは各
々、導通時にドレインとソース間のインピーダンスが小
さいオン／オフ・スイッチとして用いられ、抵抗との組
合せで電流源として機能する。ロジック部の出力はラッ
チ部の入力に接続される。一時にロジック部とラッチ部
のいずれか一方が活動状態となるように、第１、第２電
界効果トランジスタを制御するのに相補クロック信号が
用いられる。ロジック部はロジック機能を拡張するため
に２段のエミッタ結合ツリー構造をとる。電界効果トラ
ンジスタを用いることで電圧レベルが＋３．６ボルトの
電源を使用しやすくなる。これは従来のエミッタ結合ツ
リー構造に用いられる通常＋５ボルトの電源と対照的で
ある。すなわち本発明の処理／保持システムを採用する
ことで高速化と低消費電力が実現される。
ムとして実施することができ、このシステムは第１電界
効果トランジスタによってオンとオフに切り替えられる
ツリー構造のバイポーラ・ロジック部と、第２電界効果
トランジスタによってオンとオフに切り替えられるバイ
ポーラ・ラッチ部を含む。高速動作を実現するためにロ
ジック部とラッチ部の両方にエミッタ結合ロジックが用
いられる。第１および第２の電界効果トランジスタは各
々、導通時にドレインとソース間のインピーダンスが小
さいオン／オフ・スイッチとして用いられ、抵抗との組
合せで電流源として機能する。ロジック部の出力はラッ
チ部の入力に接続される。一時にロジック部とラッチ部
のいずれか一方が活動状態となるように、第１、第２電
界効果トランジスタを制御するのに相補クロック信号が
用いられる。ロジック部はロジック機能を拡張するため
に２段のエミッタ結合ツリー構造をとる。電界効果トラ
ンジスタを用いることで電圧レベルが＋３．６ボルトの
電源を使用しやすくなる。これは従来のエミッタ結合ツ
リー構造に用いられる通常＋５ボルトの電源と対照的で
ある。すなわち本発明の処理／保持システムを採用する
ことで高速化と低消費電力が実現される。
【００１１】
【００１２】
【実施例】図１を参照する。これは本発明に従った処理
／保持システム（回路）１０を示す。システム１０はバ
イポーラ・ロジック部１２、バイポーラ・ラッチ部１
４、ｎチャネル電界効果トランジスタ１６、１８、及び
抵抗器（抵抗素子）２０を含む。バイポーラ・ロジック
部１２の入力端子Ｖｉｎ１、Ｖｉｎ２、．．．Ｖｉｎｘ
はバイポーラ・ロジック部１２で処理されるデータ入力
信号を受信するように形成される。バイポーラ・ロジッ
ク部１２の入力端子Ｖｓｅｌ１、Ｖｓｅｌ２、．．．Ｖ
ｓｅｌｘは所定時間にＶｉｎ１、Ｖｉｎ２、．．．Ｖｉ
ｎｘのどの入力データ信号がバイポーラ・ロジック部１
２によって処理されるかを決定する選択入力信号を受信
するように形成される。バイポーラ・ロジック部１２の
出力はバイポーラ・ラッチ部１４の入力端子３２、３４
に接続される。バイポーラ・ラッチ部１４の出力Ｖｏｕ
ｔ、Ｖｏｕｔｉ（Ｖｏｕｔの反転出力）はシステム１０
の出力となる。相補クロック信号Ｖｃｋ、Ｖｃｋｉは各
々トランジスタ１６、１８のゲートに接続される。トラ
ンジスタ１６がそのゲートのＨＩＧＨ信号 "１" によっ
て活動状態（"ＯＮ"）になった時、バイポーラ・ロジッ
ク部１２は入力端子Ｖｉｎ１、Ｖｉｎ２、．．．Ｖｉｎ
ｘのいずれか１端子で受信された信号を処理し、その端
子３２、３４に出力信号を生成することができる。トラ
ンジスタ１６が活動状態になった時、トランジスタ１８
はそのゲートのＬＯＷ信号"０"によって非活動状態（"
ＯＦＦ"）となり、バイポーラ・ラッチ部１４は非活動
状態となる。ＶｃｋとＶｃｋｉが各々"１"、"０"から"
０"、"１"に切り替わるとバイポーラ・ロジック部１２
は非活動状態になり、バイポーラ・ラッチ部１４は活動
状態となって、入力データ端子Ｖｉｎ１、Ｖｉｎ
２、．．．Ｖｉｎｘのうち選択された端子に印加された
ものと同じロジック・レベルである出力Ｖｏｕｔで信号
を生成し保持するようにラッチ・アップする。
／保持システム（回路）１０を示す。システム１０はバ
イポーラ・ロジック部１２、バイポーラ・ラッチ部１
４、ｎチャネル電界効果トランジスタ１６、１８、及び
抵抗器（抵抗素子）２０を含む。バイポーラ・ロジック
部１２の入力端子Ｖｉｎ１、Ｖｉｎ２、．．．Ｖｉｎｘ
はバイポーラ・ロジック部１２で処理されるデータ入力
信号を受信するように形成される。バイポーラ・ロジッ
ク部１２の入力端子Ｖｓｅｌ１、Ｖｓｅｌ２、．．．Ｖ
ｓｅｌｘは所定時間にＶｉｎ１、Ｖｉｎ２、．．．Ｖｉ
ｎｘのどの入力データ信号がバイポーラ・ロジック部１
２によって処理されるかを決定する選択入力信号を受信
するように形成される。バイポーラ・ロジック部１２の
出力はバイポーラ・ラッチ部１４の入力端子３２、３４
に接続される。バイポーラ・ラッチ部１４の出力Ｖｏｕ
ｔ、Ｖｏｕｔｉ（Ｖｏｕｔの反転出力）はシステム１０
の出力となる。相補クロック信号Ｖｃｋ、Ｖｃｋｉは各
々トランジスタ１６、１８のゲートに接続される。トラ
ンジスタ１６がそのゲートのＨＩＧＨ信号 "１" によっ
て活動状態（"ＯＮ"）になった時、バイポーラ・ロジッ
ク部１２は入力端子Ｖｉｎ１、Ｖｉｎ２、．．．Ｖｉｎ
ｘのいずれか１端子で受信された信号を処理し、その端
子３２、３４に出力信号を生成することができる。トラ
ンジスタ１６が活動状態になった時、トランジスタ１８
はそのゲートのＬＯＷ信号"０"によって非活動状態（"
ＯＦＦ"）となり、バイポーラ・ラッチ部１４は非活動
状態となる。ＶｃｋとＶｃｋｉが各々"１"、"０"から"
０"、"１"に切り替わるとバイポーラ・ロジック部１２
は非活動状態になり、バイポーラ・ラッチ部１４は活動
状態となって、入力データ端子Ｖｉｎ１、Ｖｉｎ
２、．．．Ｖｉｎｘのうち選択された端子に印加された
ものと同じロジック・レベルである出力Ｖｏｕｔで信号
を生成し保持するようにラッチ・アップする。
【００１３】トランジスタ１６のドレインはバイポーラ
・ロジック部１２に端子３６で接続される。トランジス
タ１８のドレインはバイポーラ・ラッチ部１４に端子３
８で接続される。トランジスタ１６、１８のソースは抵
抗器２０の第１端子３０に接続される。
・ロジック部１２に端子３６で接続される。トランジス
タ１８のドレインはバイポーラ・ラッチ部１４に端子３
８で接続される。トランジスタ１６、１８のソースは抵
抗器２０の第１端子３０に接続される。
【００１４】バイポーラ・ロジック部１２とバイポーラ
・ラッチ部１４は両方とも電圧Ｖｃｃの正電源が印加さ
れる端子２２に接続される。抵抗器２０の第２端子２４
は電圧Ｖｓｓの第１基準電源に接続される。バイポーラ
・ロジック部１２はまた端子２６及び電圧Ｖｒｅｆの基
準電源に接続される。バイポーラ・ラッチ部１４はまた
端子２８及び電圧Ｖｅｅの正電源にも接続される。
・ラッチ部１４は両方とも電圧Ｖｃｃの正電源が印加さ
れる端子２２に接続される。抵抗器２０の第２端子２４
は電圧Ｖｓｓの第１基準電源に接続される。バイポーラ
・ロジック部１２はまた端子２６及び電圧Ｖｒｅｆの基
準電源に接続される。バイポーラ・ラッチ部１４はまた
端子２８及び電圧Ｖｅｅの正電源にも接続される。
【００１５】図２は図１のバイポーラ・ロジック部１２
の実施例（破線内）と図１のトランジスタ１６及び抵抗
器２０を示す。
の実施例（破線内）と図１のトランジスタ１６及び抵抗
器２０を示す。
【００１６】バイポーラ・ロジック回路１２の実施例は
エミッタ結合ｎ−ｐ−ｎトランジスタＴ１、Ｔ２の第１
対、エミッタ結合ｎ−ｐ−ｎトランジスタＴ３、Ｔ４の
第２対、エミッタ結合ｎ−ｐ−ｎトランジスタＴ５、Ｔ
６の第３対、ｎ−ｐ−ｎトランジスタＴ７、Ｔ８、Ｔ９
及び抵抗器（抵抗素子）５０、５２を含む。
エミッタ結合ｎ−ｐ−ｎトランジスタＴ１、Ｔ２の第１
対、エミッタ結合ｎ−ｐ−ｎトランジスタＴ３、Ｔ４の
第２対、エミッタ結合ｎ−ｐ−ｎトランジスタＴ５、Ｔ
６の第３対、ｎ−ｐ−ｎトランジスタＴ７、Ｔ８、Ｔ９
及び抵抗器（抵抗素子）５０、５２を含む。
【００１７】Ｔ１、Ｔ４、Ｔ５のコレクタは抵抗器５０
の第１端子及び端子３２に接続される。Ｔ２、Ｔ３、Ｔ
６のコレクタは抵抗器５２の第１端子及び端子３４に接
続される。抵抗器５０、５２の第２端子は端子２２及び
Ｖｃｃに接続される。Ｔ１、Ｔ２のエミッタはＴ７のコ
レクタ及び端子５４に接続される。Ｔ３、Ｔ４のエミッ
タはＴ８のコレクタ及び端子５６に接続される。Ｔ５、
Ｔ６のエミッタはＴ９のコレクタ及び端子５８に接続さ
れる。Ｔ７、Ｔ８、Ｔ９のエミッタはすべてトランジス
タ１６のドレイン及び端子３６に接続される。Ｔ１、Ｔ
４、Ｔ５のベースはＶｉｎ１、Ｖｉｎ２、Ｖｉｎｘにそ
れぞれ接続される。Ｔ２、Ｔ３、Ｔ６のベースは端子２
６及びＶｒｅｆに接続される。Ｔ７、Ｔ８、Ｔ９のベー
スはＶｓｅｌ１、Ｖｓｅｌ２、Ｖｓｅｌｘにそれぞれ接
続される。
の第１端子及び端子３２に接続される。Ｔ２、Ｔ３、Ｔ
６のコレクタは抵抗器５２の第１端子及び端子３４に接
続される。抵抗器５０、５２の第２端子は端子２２及び
Ｖｃｃに接続される。Ｔ１、Ｔ２のエミッタはＴ７のコ
レクタ及び端子５４に接続される。Ｔ３、Ｔ４のエミッ
タはＴ８のコレクタ及び端子５６に接続される。Ｔ５、
Ｔ６のエミッタはＴ９のコレクタ及び端子５８に接続さ
れる。Ｔ７、Ｔ８、Ｔ９のエミッタはすべてトランジス
タ１６のドレイン及び端子３６に接続される。Ｔ１、Ｔ
４、Ｔ５のベースはＶｉｎ１、Ｖｉｎ２、Ｖｉｎｘにそ
れぞれ接続される。Ｔ２、Ｔ３、Ｔ６のベースは端子２
６及びＶｒｅｆに接続される。Ｔ７、Ｔ８、Ｔ９のベー
スはＶｓｅｌ１、Ｖｓｅｌ２、Ｖｓｅｌｘにそれぞれ接
続される。
【００１８】図の実施例で、Ｖｃｃ＝＋３．６ボルト、
Ｖｒｅｆ＝＋２．３５ボルト、Ｖｓｓ＝０ボルト、Ｖｉ
ｎ１、Ｖｉｎ２、．．．Ｖｉｎｘの"１"レベル＝＋２．
６ボルト、Ｖｉｎ１、Ｖｉｎ２、．．．Ｖｉｎｘの"０"
レベル＝＋２．１ボルト、Ｖｓｅｌ１、Ｖｓｅｌ
２、．．．Ｖｓｅｌｘの"１"レベル＝＋１．７５ボル
ト、Ｖｓｅｌ１、Ｖｓｅｌ２、．．．Ｖｓｅｌｘの"０"
レベル＝＋１．４５ボルト、Ｖｃｋの"１"レベル＝＋
３．０ボルト、Ｖｃｋの"０"レベル＝０ボルト、抵抗器
５０、５２、２０はそれぞれ１１４０、１１４０、２１
３０オームである。これらの値を用いて測定したステー
ジ遅延は６２−７３ピコ秒の範囲であった。
Ｖｒｅｆ＝＋２．３５ボルト、Ｖｓｓ＝０ボルト、Ｖｉ
ｎ１、Ｖｉｎ２、．．．Ｖｉｎｘの"１"レベル＝＋２．
６ボルト、Ｖｉｎ１、Ｖｉｎ２、．．．Ｖｉｎｘの"０"
レベル＝＋２．１ボルト、Ｖｓｅｌ１、Ｖｓｅｌ
２、．．．Ｖｓｅｌｘの"１"レベル＝＋１．７５ボル
ト、Ｖｓｅｌ１、Ｖｓｅｌ２、．．．Ｖｓｅｌｘの"０"
レベル＝＋１．４５ボルト、Ｖｃｋの"１"レベル＝＋
３．０ボルト、Ｖｃｋの"０"レベル＝０ボルト、抵抗器
５０、５２、２０はそれぞれ１１４０、１１４０、２１
３０オームである。これらの値を用いて測定したステー
ジ遅延は６２−７３ピコ秒の範囲であった。
【００１９】バイポーラ・ロジック部１２はＶｃｋが"
１"の時に活動状態となり、Ｖｃｋが"０"の時に非活動
状態となる。トランジスタ１６はそのゲートに印加され
た"１"によって活動状態となった時に、端子３６、３０
間の低インピーダンスの短絡路として働くスイッチであ
る。図の実施例のトランジスタ１６は０．８ミクロンの
ｎチャネル・エンハンスメント絶縁ゲート電界効果トラ
ンジスタで、ドレイン／ソース間電圧（すなわち端子３
４、３０間電圧）はバイポーラ・ロジック部１２が活動
状態の時に約２０ミリボルトである。
１"の時に活動状態となり、Ｖｃｋが"０"の時に非活動
状態となる。トランジスタ１６はそのゲートに印加され
た"１"によって活動状態となった時に、端子３６、３０
間の低インピーダンスの短絡路として働くスイッチであ
る。図の実施例のトランジスタ１６は０．８ミクロンの
ｎチャネル・エンハンスメント絶縁ゲート電界効果トラ
ンジスタで、ドレイン／ソース間電圧（すなわち端子３
４、３０間電圧）はバイポーラ・ロジック部１２が活動
状態の時に約２０ミリボルトである。
【００２０】バイポーラ・ロジック部１２は次のように
動作する。まずＶｃｋによってトランジスタ１６のゲー
トに"１"が印加された時、バイポーラ・ロジック部１２
は活動状態となり、電流がＶｃｃから抵抗器５０または
５２に、次にトランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ
５、Ｔ６のいずれかを通り、次にトランジスタＴ７、Ｔ
８、Ｔ９のいずれかを通り、さらにトランジスタ１６と
抵抗器２０を通り、Ｖｓｓに流れる。この電流の実際の
経路はＴ１、Ｔ４、Ｔ６、Ｔ７、Ｔ８、Ｔ９のベースに
印加されるロジック・レベルによって決まる。Ｔ７、Ｔ
８、Ｔ９のベースのうち１つだけが"１"を受取る。ベー
スが"１"を受取るトランジスタはＶｃｃからの電流が通
過できるトランジスタである。Ｖｃｋ＝"１"、Ｖｓｅｌ
＝"１"、Ｖｓｅｌ２、．．．Ｖｓｅｌｘ＝"０"、及びＶ
ｉｎ１＝"１"とする。この条件下で電流はＶｃｃから抵
抗器５０、Ｔ１、Ｔ７、トランジスタ１６、抵抗器２０
及びＶｓｓへ流れる。これによる抵抗器５０両端の電圧
低下のため、端子３２の出力電圧は"０"になる。抵抗器
５２には電流が流れないため端子３４はＶｃｃすなわ
ち"１"にとどまる。
動作する。まずＶｃｋによってトランジスタ１６のゲー
トに"１"が印加された時、バイポーラ・ロジック部１２
は活動状態となり、電流がＶｃｃから抵抗器５０または
５２に、次にトランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ
５、Ｔ６のいずれかを通り、次にトランジスタＴ７、Ｔ
８、Ｔ９のいずれかを通り、さらにトランジスタ１６と
抵抗器２０を通り、Ｖｓｓに流れる。この電流の実際の
経路はＴ１、Ｔ４、Ｔ６、Ｔ７、Ｔ８、Ｔ９のベースに
印加されるロジック・レベルによって決まる。Ｔ７、Ｔ
８、Ｔ９のベースのうち１つだけが"１"を受取る。ベー
スが"１"を受取るトランジスタはＶｃｃからの電流が通
過できるトランジスタである。Ｖｃｋ＝"１"、Ｖｓｅｌ
＝"１"、Ｖｓｅｌ２、．．．Ｖｓｅｌｘ＝"０"、及びＶ
ｉｎ１＝"１"とする。この条件下で電流はＶｃｃから抵
抗器５０、Ｔ１、Ｔ７、トランジスタ１６、抵抗器２０
及びＶｓｓへ流れる。これによる抵抗器５０両端の電圧
低下のため、端子３２の出力電圧は"０"になる。抵抗器
５２には電流が流れないため端子３４はＶｃｃすなわ
ち"１"にとどまる。
【００２１】ここでＶｃｋ＝"１"、Ｖｓｅｌ１＝Ｖｓｅ
ｌｘ＝"０"、Ｖｓｅｌ２＝"１"、及びＶｉｎ２＝"０"と
する。この条件下で電流はＶｃｃから抵抗器５２、Ｔ
３、Ｔ８、トランジスタ１６、抵抗器２０及びＶｓｓへ
流れる。これにより抵抗器５２両端の電圧が低下し、端
子３４の出力電圧が"０"になる。抵抗器５０には電流が
流れないため端子３４はＶｃｃすなわち"１"にとどま
る。
ｌｘ＝"０"、Ｖｓｅｌ２＝"１"、及びＶｉｎ２＝"０"と
する。この条件下で電流はＶｃｃから抵抗器５２、Ｔ
３、Ｔ８、トランジスタ１６、抵抗器２０及びＶｓｓへ
流れる。これにより抵抗器５２両端の電圧が低下し、端
子３４の出力電圧が"０"になる。抵抗器５０には電流が
流れないため端子３４はＶｃｃすなわち"１"にとどま
る。
【００２２】ここでＶｃｋ＝"１"、Ｖｓｅｌ１＝Ｖｓｅ
ｌ２＝"０"、Ｖｓｅｌｘ＝"１"、及びＶｉｎｘ＝"１"と
する。この条件下で電流はＶｃｃから抵抗器５０、Ｔ
５、Ｔ９、トランジスタ１６、抵抗器２０、及びＶｓｓ
へ流れる。これにより抵抗器５０両端の電圧が低下し、
端子３２の出力電圧が"０"になる。抵抗器５２には電流
が流れないため端子３２はＶｃｃすなわち"１"にとどま
る。
ｌ２＝"０"、Ｖｓｅｌｘ＝"１"、及びＶｉｎｘ＝"１"と
する。この条件下で電流はＶｃｃから抵抗器５０、Ｔ
５、Ｔ９、トランジスタ１６、抵抗器２０、及びＶｓｓ
へ流れる。これにより抵抗器５０両端の電圧が低下し、
端子３２の出力電圧が"０"になる。抵抗器５２には電流
が流れないため端子３２はＶｃｃすなわち"１"にとどま
る。
【００２３】トランジスタ１６が"ＯＮ"（活動状態）の
とき、比較的一定の電流がロジック部１２を流れること
に注意されたい。これはＶｓｅｌ１、Ｖｓｅｌ２、Ｖｓ
ｅｌｘのいずれかに印加されるＨＩＧＨレベルが同じで
Ｔ７、Ｔ８、Ｔ９のエミッタ／ベース間電圧も同じだか
らである。このようにＴ７、Ｔ８、Ｔ９の１つが"ＯＮ"
のとき、Ｔ７、Ｔ８、またはＴ９のいずれかのエミッタ
／ベースのＨＩＧＨ電圧レベルより低い端子３６の電圧
は一定である。この電圧をトランジスタ１６の抵抗と抵
抗器２０の抵抗との和で割った値がロジック部１２に流
れる電流を決定する。
とき、比較的一定の電流がロジック部１２を流れること
に注意されたい。これはＶｓｅｌ１、Ｖｓｅｌ２、Ｖｓ
ｅｌｘのいずれかに印加されるＨＩＧＨレベルが同じで
Ｔ７、Ｔ８、Ｔ９のエミッタ／ベース間電圧も同じだか
らである。このようにＴ７、Ｔ８、Ｔ９の１つが"ＯＮ"
のとき、Ｔ７、Ｔ８、またはＴ９のいずれかのエミッタ
／ベースのＨＩＧＨ電圧レベルより低い端子３６の電圧
は一定である。この電圧をトランジスタ１６の抵抗と抵
抗器２０の抵抗との和で割った値がロジック部１２に流
れる電流を決定する。
【００２４】端子３２、３４の出力信号を図２のバイポ
ーラ・ラッチ部１４に転送する場合、Ｖｃｋは"０"に切
り替えられ、Ｖｃｋｉ（図１）は"０"から"１"に切り替
わる。これによりバイポーラ・ロジック部１２は非活動
状態、バイポーラ・ラッチ部１４は活動状態となる。
ーラ・ラッチ部１４に転送する場合、Ｖｃｋは"０"に切
り替えられ、Ｖｃｋｉ（図１）は"０"から"１"に切り替
わる。これによりバイポーラ・ロジック部１２は非活動
状態、バイポーラ・ラッチ部１４は活動状態となる。
【００２５】電界効果トランジスタ１６が活動化され導
通状態となると、バイポーラ・ロジック部１２のスイッ
チング速度はエミッタ結合トランジスタＴ１−Ｔ９の反
応時間（通常はビコ秒の範囲）によって決定される。Ｔ
１−Ｔ９の制御に用いられる電圧ロジック・レベルは従
来のツリー構造に用いられる標準のエミッタ結合ロジッ
ク・レベルである。電界効果の電圧ロジック・レベルは
バイポーラ・ロジック部１２の動作サイクルの初めと終
わりにのみ必要である。電界効果トランジスタ１２はそ
の特性上、バイポーラ・トランジスタＴ１−Ｔ９よりも
反応の遅いトランジスタであるが、バイポーラ・ロジッ
ク部１２のスイッチング速度はＴ１−Ｔ９の反応時間に
対応しており、電界効果トランジスタ１６のスイッチン
グ時間によって制限されない。
通状態となると、バイポーラ・ロジック部１２のスイッ
チング速度はエミッタ結合トランジスタＴ１−Ｔ９の反
応時間（通常はビコ秒の範囲）によって決定される。Ｔ
１−Ｔ９の制御に用いられる電圧ロジック・レベルは従
来のツリー構造に用いられる標準のエミッタ結合ロジッ
ク・レベルである。電界効果の電圧ロジック・レベルは
バイポーラ・ロジック部１２の動作サイクルの初めと終
わりにのみ必要である。電界効果トランジスタ１２はそ
の特性上、バイポーラ・トランジスタＴ１−Ｔ９よりも
反応の遅いトランジスタであるが、バイポーラ・ロジッ
ク部１２のスイッチング速度はＴ１−Ｔ９の反応時間に
対応しており、電界効果トランジスタ１６のスイッチン
グ時間によって制限されない。
【００２６】トランジスタ１６のドレイン／ソース間電
圧は数十ミリボルト（２０ミリボルト等）になるため、
Ｖｃｃは（従来のエミッタ結合ツリー構造に用いられる
＋５ボルトに対して）＋３．６にすることができるほ
か、バイポーラ・トランジスタの入力を同じロジック・
レベルとすることが可能であり、それでもピコ秒単位の
反応時間を達成することができる。これにより消費電力
は約３９％低下する。一方、図１、図２のバイポーラ・
ロジック部と比べた場合、従来のエミッタ結合ツリー構
造を用いるためには基準の３．６ボルトのほかに１．４
ボルトが必要になる。
圧は数十ミリボルト（２０ミリボルト等）になるため、
Ｖｃｃは（従来のエミッタ結合ツリー構造に用いられる
＋５ボルトに対して）＋３．６にすることができるほ
か、バイポーラ・トランジスタの入力を同じロジック・
レベルとすることが可能であり、それでもピコ秒単位の
反応時間を達成することができる。これにより消費電力
は約３９％低下する。一方、図１、図２のバイポーラ・
ロジック部と比べた場合、従来のエミッタ結合ツリー構
造を用いるためには基準の３．６ボルトのほかに１．４
ボルトが必要になる。
【００２７】図３は破線１４ａ内に図１のバイポーラ・
ラッチ部１４の実施例を示す。バイポーラ・ラッチ部１
４の実施例はｎ−ｐ−ｎトランジスタＴ１０、Ｔ１１、
Ｔ１２、Ｔ１３、及び抵抗器（抵抗素子）８０、８２を
含む。抵抗器２０、５０、５２は図２と同じである。こ
れらはラッチ部１４の実施例１４ａの動作に必要ではあ
るがロジック部１２と共用してもよい。Ｔ１０、Ｔ１１
のコレクタは端子２２及びＶｃｃに接続される。抵抗器
８０、８２の第１端子は端子２８及び電圧Ｖｅｅの電源
に接続される。Ｖｃｋｉ＝"１"のとき、トランジスタ１
８とラッチ部１４は活動状態になり、図１、図２のロジ
ック部１０の端子３２、３４の出力信号によりラッチ部
１４がラッチ・アップする。つまり出力端子Ｖｏｕｔが
図１、図２のロジック部１２のデータ入力端子Ｖｉｎ
１、Ｖｉｎ２、またはＶｉｎｘと同じロジック・レベル
に近づく。これに対し出力端子ＶｏｕｔｉはＶｉｎ１、
Ｖｉｎ２、またはＶｉｎｘの補数となる。
ラッチ部１４の実施例を示す。バイポーラ・ラッチ部１
４の実施例はｎ−ｐ−ｎトランジスタＴ１０、Ｔ１１、
Ｔ１２、Ｔ１３、及び抵抗器（抵抗素子）８０、８２を
含む。抵抗器２０、５０、５２は図２と同じである。こ
れらはラッチ部１４の実施例１４ａの動作に必要ではあ
るがロジック部１２と共用してもよい。Ｔ１０、Ｔ１１
のコレクタは端子２２及びＶｃｃに接続される。抵抗器
８０、８２の第１端子は端子２８及び電圧Ｖｅｅの電源
に接続される。Ｖｃｋｉ＝"１"のとき、トランジスタ１
８とラッチ部１４は活動状態になり、図１、図２のロジ
ック部１０の端子３２、３４の出力信号によりラッチ部
１４がラッチ・アップする。つまり出力端子Ｖｏｕｔが
図１、図２のロジック部１２のデータ入力端子Ｖｉｎ
１、Ｖｉｎ２、またはＶｉｎｘと同じロジック・レベル
に近づく。これに対し出力端子ＶｏｕｔｉはＶｉｎ１、
Ｖｉｎ２、またはＶｉｎｘの補数となる。
【００２８】バイポーラ・ラッチ部１４の動作は次のと
おりである。Ｖｃｋｉが"０"から"１"へ、Ｖｃｋが"１"
から"０"へ切り替わる時点で出力端子３２、３４は各
々"１"、"０"になるものとする。これによりＴ１１のベ
ースは"１"にＴ１０のベースは"０"となる。Ｔ１０、Ｔ
１１は両方ともエミッタ・フォロワとして機能するた
め、そのエミッタは、そのベース電圧よりも１Ｖｂｅ
（ベース／エミッタ）だけ低い電位にセットされる。よ
って、Ｔ１３のベース（Ｔ１１のエミッタに接続され
る）は、Ｔ１０のエミッタに接続されたＴ１２のベース
よりも電圧が高くなる。これにより電流がＶｃｃから抵
抗器５２、Ｔ１３、トランジスタ１８、抵抗器２０、及
びＶｓｓに流れる。そのため端子３４の電圧は図１、図
２のロジック部１０がこの時点で非活動状態になって端
子３４を"０"に保つことがなくても、"０"に保たれる。
このようにＴ１０のベースが"０"になることで、Ｔ１０
のエミッタ、したがってＴ１２のベースはＴ１３のベー
スよりも低い正電圧に保たれる。これによってＴ１３は
活動／導通状態に保たれるため、Ｔ１２のベースの電圧
はＴ１３のベースよりも低く維持される結果になる。Ｖ
ｏｕｔの出力電圧レベルは能動的に"０"レベルに保たれ
る。よってＨＩＧＨレベルまたはＴ１１のベースはＴ１
１のＶｂｅによって下方へシフトし"１"レベルに維持さ
れる。
おりである。Ｖｃｋｉが"０"から"１"へ、Ｖｃｋが"１"
から"０"へ切り替わる時点で出力端子３２、３４は各
々"１"、"０"になるものとする。これによりＴ１１のベ
ースは"１"にＴ１０のベースは"０"となる。Ｔ１０、Ｔ
１１は両方ともエミッタ・フォロワとして機能するた
め、そのエミッタは、そのベース電圧よりも１Ｖｂｅ
（ベース／エミッタ）だけ低い電位にセットされる。よ
って、Ｔ１３のベース（Ｔ１１のエミッタに接続され
る）は、Ｔ１０のエミッタに接続されたＴ１２のベース
よりも電圧が高くなる。これにより電流がＶｃｃから抵
抗器５２、Ｔ１３、トランジスタ１８、抵抗器２０、及
びＶｓｓに流れる。そのため端子３４の電圧は図１、図
２のロジック部１０がこの時点で非活動状態になって端
子３４を"０"に保つことがなくても、"０"に保たれる。
このようにＴ１０のベースが"０"になることで、Ｔ１０
のエミッタ、したがってＴ１２のベースはＴ１３のベー
スよりも低い正電圧に保たれる。これによってＴ１３は
活動／導通状態に保たれるため、Ｔ１２のベースの電圧
はＴ１３のベースよりも低く維持される結果になる。Ｖ
ｏｕｔの出力電圧レベルは能動的に"０"レベルに保たれ
る。よってＨＩＧＨレベルまたはＴ１１のベースはＴ１
１のＶｂｅによって下方へシフトし"１"レベルに維持さ
れる。
【００２９】端子３２、３４の電圧が各々"０"、"１"で
あれば、Ｖｏｕｔ＝"１"、Ｖｏｕｔｉ＝"０"である。
あれば、Ｖｏｕｔ＝"１"、Ｖｏｕｔｉ＝"０"である。
【００３０】新しいデータがロジック部１２に入力され
るようにする場合はＶｃｋｉが"１"から"０"へ、Ｖｃｋ
が"０"から"１"へ切り替えられる。Ｖｃｋｉが"１"か
ら"０"へ切り替えられる時、Ｖｃｋは"０"から"１"へ切
り替えられる。これらの条件によりロジック部１２は活
動状態、ラッチ部１４は非活動状態となる。通常、Ｖｃ
ｋが"１"となる時点よりも少なくとも遅くならない時点
で、新しいデータ入力信号が図１、図２のＶｉｎ１、Ｖ
ｉｎ２、．．．Ｖｉｎｘに印加され、新しい選択入力信
号がＶｓｅｌ１、Ｖｓｅｌ２、．．．Ｖｓｅｌｘに印加
される。
るようにする場合はＶｃｋｉが"１"から"０"へ、Ｖｃｋ
が"０"から"１"へ切り替えられる。Ｖｃｋｉが"１"か
ら"０"へ切り替えられる時、Ｖｃｋは"０"から"１"へ切
り替えられる。これらの条件によりロジック部１２は活
動状態、ラッチ部１４は非活動状態となる。通常、Ｖｃ
ｋが"１"となる時点よりも少なくとも遅くならない時点
で、新しいデータ入力信号が図１、図２のＶｉｎ１、Ｖ
ｉｎ２、．．．Ｖｉｎｘに印加され、新しい選択入力信
号がＶｓｅｌ１、Ｖｓｅｌ２、．．．Ｖｓｅｌｘに印加
される。
【００３１】図の実施例ではＶｃｃ＝＋３．６ボルト、
Ｖｓｓ＝０ボルト、Ｖｅｅ＝＋１．１ボルト、及び抵抗
器５０、５２、８０、８２、２０＝１１４０、１１４
０、１０００、１０００、２１３０オームである。
Ｖｓｓ＝０ボルト、Ｖｅｅ＝＋１．１ボルト、及び抵抗
器５０、５２、８０、８２、２０＝１１４０、１１４
０、１０００、１０００、２１３０オームである。
【００３２】電界効果トランジスタ１８は"ＯＮ"（活動
状態）に切り替わってラッチ部１４の動作サイクルを起
動し、"ＯＦＦ"（非活動状態）に切り替わってラッチ部
１４のサイクルを停止する。トランジスタ１８が活動状
態にある時間、ラッチ部は"ラッチ・アップ"し、その時
の反応時間はそのバイポーラ・トランジスタによって決
定される。したがって"ラッチ・アップ"時間は、エミッ
タ結合バイポーラ回路に伴う高速度で得られる。これに
よりラッチ部１４はピコ秒単位で反応する。
状態）に切り替わってラッチ部１４の動作サイクルを起
動し、"ＯＦＦ"（非活動状態）に切り替わってラッチ部
１４のサイクルを停止する。トランジスタ１８が活動状
態にある時間、ラッチ部は"ラッチ・アップ"し、その時
の反応時間はそのバイポーラ・トランジスタによって決
定される。したがって"ラッチ・アップ"時間は、エミッ
タ結合バイポーラ回路に伴う高速度で得られる。これに
よりラッチ部１４はピコ秒単位で反応する。
【００３３】
【発明の効果】本発明の処理／保持システムを採用する
ことで高速化と低消費電力が実現される。
ことで高速化と低消費電力が実現される。
【図１】本発明に従った処理／保持システムの図であ
る。
る。
【図２】図１の処理／保持システムの一部の実施例を示
す図である。
す図である。
【図３】図１の処理／保持システムの一部の実施例を示
す図である。
す図である。
１０ 処理／保持システム（回路） １２ バイポーラ・ロジック部 １４ バイポーラ・ラッチ部 １６、１８ ｎチャネル電界効果トランジスタ ２０、５０、５２ 抵抗器（抵抗素子）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・フランシス・マッケイブ アメリカ合衆国12603、ニューヨーク州 ポキプシ、オーク・ベンド・ロード 10 (72)発明者 ケニー・キーオン・シン アメリカ合衆国78729、テキサス州オー スティン、ナンバー 1716、ハンター ズ・チェイス・ドライブ 12343 (56)参考文献 特開 平２−231817（ＪＰ，Ａ) 特開 平２−248115（ＪＰ，Ａ)
Claims (1)
- 【請求項１】エミッタ結合バイポーラ・トランジスタよ
りなる第１の電流スイッチ段と、前記第１の電流スイッ
チ段の各々のバイポーラ・トランジスタのコレクタに接
続されたエミッタ結合バイポーラ・トランジスタよりな
る第２の電流スイッチ段とを含むツリー構造のロジック
回路において、 ゲートにスイッチ制御信号を受け取り、第１の通電端子
が前記第１の電流スイッチ段のエミッタ結合点に接続さ
れ、第２の通電端子が抵抗素子を介して基準電位に結合
された電界効果トランジスタを備え、前記電界効果トラ
ンジスタが前記スイッチ制御信号に応答して導通したと
き、前記電界効果トランジスタおよび前記抵抗素子の組
合せが電流源として機能するＢＩ−ＦＥＴロジック回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US861755 | 1992-04-01 | ||
| US07/861,755 US5287016A (en) | 1992-04-01 | 1992-04-01 | High-speed bipolar-field effect transistor (BI-FET) circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685659A JPH0685659A (ja) | 1994-03-25 |
| JP2682783B2 true JP2682783B2 (ja) | 1997-11-26 |
Family
ID=25336670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5009721A Expired - Lifetime JP2682783B2 (ja) | 1992-04-01 | 1993-01-25 | Ｂｉ−ｆｅｔロジック回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5287016A (ja) |
| EP (1) | EP0564390A2 (ja) |
| JP (1) | JP2682783B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2713167B2 (ja) * | 1994-06-14 | 1998-02-16 | 日本電気株式会社 | 比較器 |
| FR2724073A1 (fr) * | 1994-08-31 | 1996-03-01 | Sgs Thomson Microelectronics | Circuit logique a etages differentiels |
| JPH09153593A (ja) * | 1995-11-30 | 1997-06-10 | Nec Corp | ＢｉＭＯＳ論理回路 |
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