JPH02248115A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH02248115A JPH02248115A JP1069623A JP6962389A JPH02248115A JP H02248115 A JPH02248115 A JP H02248115A JP 1069623 A JP1069623 A JP 1069623A JP 6962389 A JP6962389 A JP 6962389A JP H02248115 A JPH02248115 A JP H02248115A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- circuit
- integrated circuit
- logic
- supply voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 11
- 150000001875 compounds Chemical class 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 8
- 230000005669 field effect Effects 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000015654 memory Effects 0.000 description 3
- 102100031854 60S ribosomal protein L14 Human genes 0.000 description 1
- 101000704267 Homo sapiens 60S ribosomal protein L14 Proteins 0.000 description 1
- 101100195396 Human cytomegalovirus (strain Merlin) RL11 gene Proteins 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は電界効果トランジスタを用いた化合物半導体集
積回路に関する。
積回路に関する。
従来の技術
５ｉＩＣに代わる次世代の高速ＩＣとして、化合物半導
体を用いたディジタルＩＣの開発が各所で精力的に行わ
れている。なかでも、Ｇ ａ Ａ ｓ ＭＥ Ｓ Ｆ
Ｅ Ｔ （ＭＥｔａｌ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ
Ｆｉｅｌｄ ＥｆｆｅｃｔＴｒａｎｓｌｓｔｏｒ）を用
いたディジタルＩＣは近年著しい進歩を遂げ、ＳＳＩ・
ＭＳＩクラスのものは既に実用化のレベルに達している
。
体を用いたディジタルＩＣの開発が各所で精力的に行わ
れている。なかでも、Ｇ ａ Ａ ｓ ＭＥ Ｓ Ｆ
Ｅ Ｔ （ＭＥｔａｌ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ
Ｆｉｅｌｄ ＥｆｆｅｃｔＴｒａｎｓｌｓｔｏｒ）を用
いたディジタルＩＣは近年著しい進歩を遂げ、ＳＳＩ・
ＭＳＩクラスのものは既に実用化のレベルに達している
。
ＧａＡｓディジタルＩＣを構成する基本論理ゲートには
様々なものがあるが、現在、ダイレクトカップルドＦＥ
Ｔロジック（ＤＣＦＬ）とソースカップルドＦＥＴロジ
ック（ＳＣＦＬ）がよく用いられている。
様々なものがあるが、現在、ダイレクトカップルドＦＥ
Ｔロジック（ＤＣＦＬ）とソースカップルドＦＥＴロジ
ック（ＳＣＦＬ）がよく用いられている。
第２図にＤＣＦＬインバータの回路図を示す。
デプレッション型ＦＥＴＱＥからなる負荷ＦＥＴと、エ
ンハンスメント型ＦＥＴＱＤからなるスイッチングＦＥ
Ｔから構成されている。負荷としては抵抗が用いられる
こともある。ＤＣＦＬの特長は、単一電源で動作するこ
と、低消費電力であること、構成が単純であるために素
子面積が小さくできること等、高集積化に向いているこ
とであり、現在ＧａＡｓＩＣとしては最も集積度の高い
分野であるメモリＩＣ等に採用されている。しかしなが
ら、ＤＣＦＬが取り得る論理としては第２図に示したイ
ンバータの他にはＮＯＲがあるだけで、ＡＮＤやフリッ
プフロップ等の論理を構成するためには多数のゲートを
要し、論理あたりの遅延が大きくなるという欠点もある
。
ンハンスメント型ＦＥＴＱＤからなるスイッチングＦＥ
Ｔから構成されている。負荷としては抵抗が用いられる
こともある。ＤＣＦＬの特長は、単一電源で動作するこ
と、低消費電力であること、構成が単純であるために素
子面積が小さくできること等、高集積化に向いているこ
とであり、現在ＧａＡｓＩＣとしては最も集積度の高い
分野であるメモリＩＣ等に採用されている。しかしなが
ら、ＤＣＦＬが取り得る論理としては第２図に示したイ
ンバータの他にはＮＯＲがあるだけで、ＡＮＤやフリッ
プフロップ等の論理を構成するためには多数のゲートを
要し、論理あたりの遅延が大きくなるという欠点もある
。
一方、ソースカップルドＦＥＴロジック（ＳＣＦＬ）は
、バイポーラトランジスタにおけるＥＣＬ（エミッタ
カプルド ロジック）同様の差動形増幅回路を用いた高
速論理回路であり、ＦＥＴのしきい値電圧に対する余裕
度が大きいということから、様々な論理集積回路が試作
・実用されている。第３図に、５ＣＦＬインバ一タ回路
の例を示す。図において、ＲＬｌ、ＲＬ２は負荷抵抗、
Ｑｌ、Ｑ２は差動スイッチングＦＥＴ１ Ｑ３は電流源
ＦＥＴである。回路を流れる電流はＱ３からなる電流源
回路によってほぼ決定し、この電流をＱＬＱ２の差動対
からなるスイッチング回路で切り替えることで論理動作
を行なう。従って論理信号のハイレベル・ローレベルが
ＦＥＴのしきい値電圧によらないため、しきい値電圧に
対する余裕が大きいという特長がある。負荷駆動能力向
上のために、第３図の回路にソースフォロア回路を付加
した構成もよく用いられる。第４図にその例ヲ示ス。Ｑ
４．Ｑ５がソースフォロア用スイッチングＦＥＴ、Ｑ６
．Ｑ７は電流源ＦＥＴ１ Ｄｉ〜Ｄ４は電圧レベルシフ
ト用ダイオードである。このように単純なインバータ回
路を見た場合、５ＣＦＬはＤＣＦＬに比べて遥かに多く
の素子を要し、また消費電流も多い。しかしながら、５
ＣＦＬのもう一つの特長として縦積みゲート（シリーズ
・ゲート）論理が可能な点があげられる。第５図に５Ｃ
ＦＬの縦積みゲートの例として、ＮＯＲ組み込みフリッ
プフロップ回路の回路図を示す。図において、ＲＬ１１
〜ＲＬ１４は負荷抵抗、Ｑ１１〜Ｑ２６は差動スイッチ
ングＦＥＴ１ Ｑ２７〜Ｑ３０はソースフォロア用スイ
ッチングＦＥＴ、Ｑ３１〜Ｑ３６は電流源ＦＥＴ１ Ｄ
ｌｌ〜Ｄ１８は電圧レベルシフト用ダイオードである。
、バイポーラトランジスタにおけるＥＣＬ（エミッタ
カプルド ロジック）同様の差動形増幅回路を用いた高
速論理回路であり、ＦＥＴのしきい値電圧に対する余裕
度が大きいということから、様々な論理集積回路が試作
・実用されている。第３図に、５ＣＦＬインバ一タ回路
の例を示す。図において、ＲＬｌ、ＲＬ２は負荷抵抗、
Ｑｌ、Ｑ２は差動スイッチングＦＥＴ１ Ｑ３は電流源
ＦＥＴである。回路を流れる電流はＱ３からなる電流源
回路によってほぼ決定し、この電流をＱＬＱ２の差動対
からなるスイッチング回路で切り替えることで論理動作
を行なう。従って論理信号のハイレベル・ローレベルが
ＦＥＴのしきい値電圧によらないため、しきい値電圧に
対する余裕が大きいという特長がある。負荷駆動能力向
上のために、第３図の回路にソースフォロア回路を付加
した構成もよく用いられる。第４図にその例ヲ示ス。Ｑ
４．Ｑ５がソースフォロア用スイッチングＦＥＴ、Ｑ６
．Ｑ７は電流源ＦＥＴ１ Ｄｉ〜Ｄ４は電圧レベルシフ
ト用ダイオードである。このように単純なインバータ回
路を見た場合、５ＣＦＬはＤＣＦＬに比べて遥かに多く
の素子を要し、また消費電流も多い。しかしながら、５
ＣＦＬのもう一つの特長として縦積みゲート（シリーズ
・ゲート）論理が可能な点があげられる。第５図に５Ｃ
ＦＬの縦積みゲートの例として、ＮＯＲ組み込みフリッ
プフロップ回路の回路図を示す。図において、ＲＬ１１
〜ＲＬ１４は負荷抵抗、Ｑ１１〜Ｑ２６は差動スイッチ
ングＦＥＴ１ Ｑ２７〜Ｑ３０はソースフォロア用スイ
ッチングＦＥＴ、Ｑ３１〜Ｑ３６は電流源ＦＥＴ１ Ｄ
ｌｌ〜Ｄ１８は電圧レベルシフト用ダイオードである。
周知のように、複合ゲートやフリップフロップを含む集
積回路を構成する際、このようなシリーズ拳ゲートを用
いる事で高速化、低消費電力化が図れる。
積回路を構成する際、このようなシリーズ拳ゲートを用
いる事で高速化、低消費電力化が図れる。
現状ではそれぞれの論理ゲートの特長を活かして、例え
ばインバータやＮＯＲなどの組合せ論理ゲート回路を多
く含むメモリや乗算器などのＩＣは主にＤＣＦＬで構成
し、分周器やシフトレジスタのようにフリップフロップ
を多く含むＩＣは主に５ＣＦＬで構成するといった使わ
れ方をしている。
ばインバータやＮＯＲなどの組合せ論理ゲート回路を多
く含むメモリや乗算器などのＩＣは主にＤＣＦＬで構成
し、分周器やシフトレジスタのようにフリップフロップ
を多く含むＩＣは主に５ＣＦＬで構成するといった使わ
れ方をしている。
発明が解決しようとする課題
しかしながら上記のような構成では、ＧａＡｓＩＣを用
いたシステムを構築する際、基本ゲートの異なるＩＣを
用いるために多くの電源電圧・入出力レベル変換回路が
必要となる。また、今後さらにＧａＡｓＩＣ０高集積化
・高機能化が行われるにつれ、ＤＣＦＬ、５ＣＦＬどち
らの基本ゲートを採用してもそれぞれの欠点が問題にな
ってくる。単機能のＩＣでは特長を活かせるゲートを採
用すればよいが、例えばＭＰＵ等の高機能なＩＣを構成
しようとすると、５ＣＦＬで構成すればメモリ部分で多
くの面積と消費電力を要し高集積化が困難であるし、Ｄ
ＣＦＬで構成すれば、レジス夕やバッファ部でのゲート
数が多くなり、高速化が難しくなる。
いたシステムを構築する際、基本ゲートの異なるＩＣを
用いるために多くの電源電圧・入出力レベル変換回路が
必要となる。また、今後さらにＧａＡｓＩＣ０高集積化
・高機能化が行われるにつれ、ＤＣＦＬ、５ＣＦＬどち
らの基本ゲートを採用してもそれぞれの欠点が問題にな
ってくる。単機能のＩＣでは特長を活かせるゲートを採
用すればよいが、例えばＭＰＵ等の高機能なＩＣを構成
しようとすると、５ＣＦＬで構成すればメモリ部分で多
くの面積と消費電力を要し高集積化が困難であるし、Ｄ
ＣＦＬで構成すれば、レジス夕やバッファ部でのゲート
数が多くなり、高速化が難しくなる。
本発明はかかる点に鑑み、化合物半導体の高速性・低消
費電力性を活かしたまま、ＩＣの高集積化・高機能化を
可能にし、システム構築のしやすい化合物半導体集積回
路を提供することを目的とする。
費電力性を活かしたまま、ＩＣの高集積化・高機能化を
可能にし、システム構築のしやすい化合物半導体集積回
路を提供することを目的とする。
課題を解決するための手段
本発明は、電源電圧にＥＣＬ電源（ＧＮＤ、 ＶＴＴ
電源、ＶＥＥ電源）を用い、インバータやＮＯＲなどの
組合せ論理ゲート回路を中心に構成されるブロックはＶ
ＴＴ電源に接続されたＤＣＦＬテ構成し、フリップフロ
ップなどの順序回路を中心に構成されるブロックは■Ｅ
Ｅ電源に接続された５ＣＦＬで構成した化合物半導体集
積回路である。
電源、ＶＥＥ電源）を用い、インバータやＮＯＲなどの
組合せ論理ゲート回路を中心に構成されるブロックはＶ
ＴＴ電源に接続されたＤＣＦＬテ構成し、フリップフロ
ップなどの順序回路を中心に構成されるブロックは■Ｅ
Ｅ電源に接続された５ＣＦＬで構成した化合物半導体集
積回路である。
作用
本発明は前記した構成により、インバータやＮＯＨなど
の組合せ論理ゲート回路を多く含むブロックはＤＣＦＬ
の低消費電力、素子面積小の特長を活かして高集積が可
能となり、フリップフロップなどの順序回路を多く含む
ブロックは５ＣＦＬの高速性を活かして高速動作が可能
となり、高速・高機能・高集積なＧａＡｓＩＣが容易に
実現できる。また、５ｉＥＣＬと同じ電源電圧を用いる
ため、豊富な品種を持つ、５ｉＩＣをシステム内で混在
させることができ、高速・高機能なシステムが容易に構
築できる。
の組合せ論理ゲート回路を多く含むブロックはＤＣＦＬ
の低消費電力、素子面積小の特長を活かして高集積が可
能となり、フリップフロップなどの順序回路を多く含む
ブロックは５ＣＦＬの高速性を活かして高速動作が可能
となり、高速・高機能・高集積なＧａＡｓＩＣが容易に
実現できる。また、５ｉＥＣＬと同じ電源電圧を用いる
ため、豊富な品種を持つ、５ｉＩＣをシステム内で混在
させることができ、高速・高機能なシステムが容易に構
築できる。
実施例
第１図は本発明の実施例におけるＧａＡｓＭＥＳＦＥＴ
で構成されたＭＰＵのブロック図の一部である。図にお
いて、１はレジスタ・アレイの回路ブロック、２はマル
チプレクサの回路ブロック、３はＡＬＵの回路のブロッ
ク、４はアキュムレータの回路ブロック、５はシフタの
回路ブロック、６は入力インターフェイス回路、７は出
力インターフェイス回路である。順序回路を中心に構成
される１〜２．４〜５のブロックは主に５ＣＦＬで構成
され、ＶＥＥ電源（−５，２Ｖあるいは−４゜５Ｖ）が
供給されている。ＶＥＥ電源電圧は３〜４段の縦積みゲ
ートの５ＣＦＬを構成するのに十分な電圧であり、５Ｃ
ＦＬに高速性を活かした設計が可能である。ＡＬＵブロ
ック２は主にＤＣＦＬで構成されＶＴＴ電源（−２，Ｏ
Ｖ）に接続されている。ＡＬＵはインバータやＮＯＲな
どの組合せ論理ゲート回路を中心に構成され、また多く
のゲートを高密度に集積する必要があり、素子面積が小
さく消費電力の小さなりＣＦＬの特長が発揮される。ま
たＶＴＴ電源電圧はＤＣＦＬにとって十分大きな電圧で
あり、雑音余裕の面でも問題ない。また、入力インター
フェイス回路６はＥＣＬ入カシカレベルａＡｓＩＣ内部
の５ＣＦＬやＤＣＦＬに最適なレベルに変換する回路で
あり、例えば第６図に示すようなレベルシフト回路で構
成される。図において、Ｑ４１はソースフォロアＦＥＴ
、Ｑ４２は電流源ＦＥＴ、Ｄ４１〜４３はレベルシフト
ダイオードである。また出力インターフェイス回路７は
逆にＧａＡｓＩＣ内部の信号レベルをＥＣＬレベルに変
換する回路であり、５０Ωの負荷が十分駆動できる用に
、例えば５ＣＦＬによる差動増幅回路を基本として構成
される。このようなＥＣＬとのインターフェイス回路を
有することで、電源電圧・入出力レベルともにＥＣＬコ
ンパチブルとなり、システムでの実用が容易となる。
で構成されたＭＰＵのブロック図の一部である。図にお
いて、１はレジスタ・アレイの回路ブロック、２はマル
チプレクサの回路ブロック、３はＡＬＵの回路のブロッ
ク、４はアキュムレータの回路ブロック、５はシフタの
回路ブロック、６は入力インターフェイス回路、７は出
力インターフェイス回路である。順序回路を中心に構成
される１〜２．４〜５のブロックは主に５ＣＦＬで構成
され、ＶＥＥ電源（−５，２Ｖあるいは−４゜５Ｖ）が
供給されている。ＶＥＥ電源電圧は３〜４段の縦積みゲ
ートの５ＣＦＬを構成するのに十分な電圧であり、５Ｃ
ＦＬに高速性を活かした設計が可能である。ＡＬＵブロ
ック２は主にＤＣＦＬで構成されＶＴＴ電源（−２，Ｏ
Ｖ）に接続されている。ＡＬＵはインバータやＮＯＲな
どの組合せ論理ゲート回路を中心に構成され、また多く
のゲートを高密度に集積する必要があり、素子面積が小
さく消費電力の小さなりＣＦＬの特長が発揮される。ま
たＶＴＴ電源電圧はＤＣＦＬにとって十分大きな電圧で
あり、雑音余裕の面でも問題ない。また、入力インター
フェイス回路６はＥＣＬ入カシカレベルａＡｓＩＣ内部
の５ＣＦＬやＤＣＦＬに最適なレベルに変換する回路で
あり、例えば第６図に示すようなレベルシフト回路で構
成される。図において、Ｑ４１はソースフォロアＦＥＴ
、Ｑ４２は電流源ＦＥＴ、Ｄ４１〜４３はレベルシフト
ダイオードである。また出力インターフェイス回路７は
逆にＧａＡｓＩＣ内部の信号レベルをＥＣＬレベルに変
換する回路であり、５０Ωの負荷が十分駆動できる用に
、例えば５ＣＦＬによる差動増幅回路を基本として構成
される。このようなＥＣＬとのインターフェイス回路を
有することで、電源電圧・入出力レベルともにＥＣＬコ
ンパチブルとなり、システムでの実用が容易となる。
発明の詳細
な説明したように、本発明によれば、インバータやＮＯ
Ｒなどの組合せ論理ゲート回路を多く含むブロックはＤ
ＣＦＬの低消費電力、素子面積小の特長を活かして高集
積が可能となり、フリップフロップのような順序回路を
多く含むブロックは５ＣＦＬの高速性を活かして高速動
作が可能となり、高速・高機能・高集積な化合物半導体
集積回路が容易に実現できる。また、５ｉＥＣＬと同じ
電源電圧を用いるので容易に５ｉＥＣＬコンパチブルな
ＩＣが実現でき、豊富な品種を持つ５ｉＩＣをシステム
内で混在させることが可能となり、高速Φ高機能なシス
テムが容易に構築できるため、その実用的効果は極めて
大きい。
Ｒなどの組合せ論理ゲート回路を多く含むブロックはＤ
ＣＦＬの低消費電力、素子面積小の特長を活かして高集
積が可能となり、フリップフロップのような順序回路を
多く含むブロックは５ＣＦＬの高速性を活かして高速動
作が可能となり、高速・高機能・高集積な化合物半導体
集積回路が容易に実現できる。また、５ｉＥＣＬと同じ
電源電圧を用いるので容易に５ｉＥＣＬコンパチブルな
ＩＣが実現でき、豊富な品種を持つ５ｉＩＣをシステム
内で混在させることが可能となり、高速Φ高機能なシス
テムが容易に構築できるため、その実用的効果は極めて
大きい。
第１図は本発明の実施例におけるＧａＡｓ’ＭＥＳＦＥ
Ｔで構成されたＭＰＵの要部ブロック図、第２図はＤＣ
ＦＬインバータの回路図、第３図及び第４図は５ＣＦＬ
を用いたインバータ回路の回路図、第６図は５ＣＦＬ縦
積みゲート回路によるＮＯＲ組み込みフリップフロップ
回路の回路図、第６図はレベルシフト回路の回路図であ
る。 １・・・・・・レジスタ・アレイ回路ブロック、２・・
・・・・マルチプレクサ回路ブロック、３・・・・・・
ＡＬＵ回路ブロック、４・・・・・・アキュムレータ回
路ブロック、５・・・・・・シフタ回路ブロック、６・
・・・・・入力インターフェイス回路、７・・・・・・
出力インターフェイス回路、Ｄ４１〜４３・・・・・・
レベルシフト用ダイオード。 代理人の氏名 弁理士 粟計重孝 ほか１名第 図 第 図 Ｖ［）Ｉ）
Ｔで構成されたＭＰＵの要部ブロック図、第２図はＤＣ
ＦＬインバータの回路図、第３図及び第４図は５ＣＦＬ
を用いたインバータ回路の回路図、第６図は５ＣＦＬ縦
積みゲート回路によるＮＯＲ組み込みフリップフロップ
回路の回路図、第６図はレベルシフト回路の回路図であ
る。 １・・・・・・レジスタ・アレイ回路ブロック、２・・
・・・・マルチプレクサ回路ブロック、３・・・・・・
ＡＬＵ回路ブロック、４・・・・・・アキュムレータ回
路ブロック、５・・・・・・シフタ回路ブロック、６・
・・・・・入力インターフェイス回路、７・・・・・・
出力インターフェイス回路、Ｄ４１〜４３・・・・・・
レベルシフト用ダイオード。 代理人の氏名 弁理士 粟計重孝 ほか１名第 図 第 図 Ｖ［）Ｉ）
Claims (4)
- （１）電界効果トランジスタを用いた集積回路において
、前記集積回路がＥＣＬ集積回路に用いられる電源電圧
（接地電圧：ＧＮＤ、内部回路電源電圧：ＶＥＥ、出力
端子に負荷抵抗を介して供給される終端電源電圧：ＶＴ
Ｔ）のもとで動作し、前記集積回路の中で組合せ回路を
中心に構成される回路ブロックは前記ＶＴＴ電源で動作
するダイレクトカップルドＦＥＴロジックを基本ゲート
に用いて構成され、順序回路を中心に構成される回路ブ
ロックは前記ＶＥＥ電源で動作するソースカップルドＦ
ＥＴロジックを基本ゲートに用いて構成されることを特
徴とする集積回路。 - （２）化合物半導体基板上に形成された電界効果トラン
ジスタを用いた集積回路において、前記集積回路がＥＣ
Ｌ集積回路に用いられる電源電圧（接地電圧：ＧＮＤ、
内部回路電源電圧：ＶＥＥ、出力端子に負荷抵抗を介し
て供給される終端電源電圧：ＶＴＴ）のもとで動作し、
前記ＶＴＴ電源で動作するダイレクトカップルドＦＥＴ
ロジックを用いて構成された回路ブロックと、前記ＶＥ
Ｅ電源で動作するソースカップルドＦＥＴロジックを用
いて構成された回路ブロックが、同一チップ内に集積さ
れていることを特徴とする集積回路。 - （３）化合物半導体がＧａＡｓを含むことを特徴とする
特許請求の範囲第２項記載の集積回路。 - （４）電界効果トランジスタがＧａＡｓＭＥＳＦＥＴで
あることを特徴とする特許請求の範囲第２項記載の集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1069623A JPH02248115A (ja) | 1989-03-22 | 1989-03-22 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1069623A JPH02248115A (ja) | 1989-03-22 | 1989-03-22 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02248115A true JPH02248115A (ja) | 1990-10-03 |
Family
ID=13408183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1069623A Pending JPH02248115A (ja) | 1989-03-22 | 1989-03-22 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02248115A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0685659A (ja) * | 1992-04-01 | 1994-03-25 | Internatl Business Mach Corp <Ibm> | Ｂｉ−ｆｅｔロジック回路 |
-
1989
- 1989-03-22 JP JP1069623A patent/JPH02248115A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0685659A (ja) * | 1992-04-01 | 1994-03-25 | Internatl Business Mach Corp <Ibm> | Ｂｉ−ｆｅｔロジック回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9831853B2 (en) | Current-controlled CMOS logic family | |
| US4890017A (en) | CMOS-BiCMOS gate circuit | |
| US6982583B2 (en) | Current-controlled CMOS circuit using higher voltage supply in low voltage CMOS process | |
| US4943740A (en) | Ultra fast logic | |
| US6788103B1 (en) | Activ shunt-peaked logic gates | |
| JP2534346B2 (ja) | 高速論理回路 | |
| JPH02248115A (ja) | 集積回路 | |
| US5699007A (en) | High-speed solid state buffer circuit and method for producing the same | |
| JP2751419B2 (ja) | 半導体集積回路 | |
| WO1995022204A9 (en) | High-speed solid state buffer circuit and method for producing the same | |
| JPH0774620A (ja) | バツフア回路 | |
| JPH02248116A (ja) | 半導体集積回路 | |
| JPS6220420A (ja) | バッファ回路 | |
| JPS60217726A (ja) | 論理回路 | |
| JPH03272221A (ja) | 化合物半導体集積回路 | |
| JPH02231817A (ja) | 半導体集積回路 | |
| Morris et al. | Semiconductor Logic Circuits and Integrated Circuits | |
| Ueda et al. | A 2.0 Gbps multiplexer and a 2.7 Gbps demultiplexer using 0.35 µm SOI-CMOS technology | |
| JPS59163858A (ja) | ＧａＡｓ論理集積回路 | |
| JPH04304025A (ja) | 化合物半導体の論理回路 | |
| JPS62243199A (ja) | ＧａＡｓ集積回路 | |
| JPH02214221A (ja) | ＧａＡｓ集積回路とその製造方法 | |
| JPH053421A (ja) | フリツプフロツプ回路 | |
| JPS6299978A (ja) | 出力バツフア回路 | |
| JPH07177022A (ja) | 半導体集積回路装置 |