JPH0685659A - Ｂｉ−ｆｅｔロジック回路 - Google Patents
Ｂｉ−ｆｅｔロジック回路Info
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
- H03K17/6257—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only combined with selecting means
- H03K17/6264—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only combined with selecting means using current steering means
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- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
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- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
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- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
- H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration
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Abstract
(57)【要約】
【目的】 バイポーラ・トランジスタと電界効果トラン
ジスタを使用する高速集積ロジック回路を提供する。 【構成】 第１電界効果トランジスタ（１６）によって
オン、オフに切り替えられるバイポーラ・ロジック部
（１２）と、第２電界効果トランジスタ（１８）によっ
てオン、オフに切り替えられるバイポーラ・ラッチ部
（１４）から処理／保持システムが形成される。ロジッ
ク部とラッチ部の両方にエミッタ結合ロジックが用いら
れる。電界効果トランジスタは各々、オン／オフ・スイ
ッチとして用いられる。ロジック部とラッチ部のいずれ
か一方が活動状態となるように第１と第２の電界効果ト
ランジスタ（１６、１８）を制御するために相補クロッ
ク信号（Ｖｃｋ，Ｖｃｋｉ）が用いられる。 【効果】 本発明の処理／保持システムにより高速性と
低消費電力が実現される。
ジスタを使用する高速集積ロジック回路を提供する。 【構成】 第１電界効果トランジスタ（１６）によって
オン、オフに切り替えられるバイポーラ・ロジック部
（１２）と、第２電界効果トランジスタ（１８）によっ
てオン、オフに切り替えられるバイポーラ・ラッチ部
（１４）から処理／保持システムが形成される。ロジッ
ク部とラッチ部の両方にエミッタ結合ロジックが用いら
れる。電界効果トランジスタは各々、オン／オフ・スイ
ッチとして用いられる。ロジック部とラッチ部のいずれ
か一方が活動状態となるように第１と第２の電界効果ト
ランジスタ（１６、１８）を制御するために相補クロッ
ク信号（Ｖｃｋ，Ｖｃｋｉ）が用いられる。 【効果】 本発明の処理／保持システムにより高速性と
低消費電力が実現される。
Description
【０００１】
【産業上の利用分野】本発明は高速回路に関し、特にバ
イポーラ・トランジスタと電界効果トランジスタを使用
し、普通ＢＩ−ＦＥＴ回路と呼ばれる高速多レベル集積
回路に関する。
イポーラ・トランジスタと電界効果トランジスタを使用
し、普通ＢＩ−ＦＥＴ回路と呼ばれる高速多レベル集積
回路に関する。
【０００２】
【従来の技術】バイポーラ・トランジスタは少なくとも
１９６０年代以降はエミッタ結合ロジック（ＥＣＬ）回
路等の高速集積回路に用いられている。代表的（基本
的）なエミッタ結合ロジック回路は対になったｎ−ｐ−
ｎトランジスタにコレクタが接続されて、第１負荷抵抗
器と第２負荷抵抗器が分離され、エミッタが抵抗器また
は第３ｎ−ｐ−ｎトランジスタのコレクタに接続され、
第３ｎ−ｐ−ｎトランジスタのエミッタが第３抵抗器に
接続される。このような回路の立ち上がり／立ち下がり
時間はピコ秒の範囲にもなる。この回路の問題点は消費
電力がある用途に求められる値よりも大きいことであ
る。消費電力の問題はｎ−ｐ−ｎトランジスタのエミッ
タ結合対をそれぞれ積み重ねてツリー構造を作ること
で、部分的には解決される。トランジスタのエミッタ結
合対を２段にして、ｎ−ｐ−ｎトランジスタのコレクタ
を次段のエミッタに接続することは周知のとおりであ
る。これにより使用できるロジックがかなり多くなる一
方、速度と電力は１対のエミッタ結合トランジスタで用
いられる場合と同じレベルに維持することができる。こ
のようにして得られるツリー構造の速度と電力の積は基
本的なエミッタ結合構造に比べて大幅に改良される。
１９６０年代以降はエミッタ結合ロジック（ＥＣＬ）回
路等の高速集積回路に用いられている。代表的（基本
的）なエミッタ結合ロジック回路は対になったｎ−ｐ−
ｎトランジスタにコレクタが接続されて、第１負荷抵抗
器と第２負荷抵抗器が分離され、エミッタが抵抗器また
は第３ｎ−ｐ−ｎトランジスタのコレクタに接続され、
第３ｎ−ｐ−ｎトランジスタのエミッタが第３抵抗器に
接続される。このような回路の立ち上がり／立ち下がり
時間はピコ秒の範囲にもなる。この回路の問題点は消費
電力がある用途に求められる値よりも大きいことであ
る。消費電力の問題はｎ−ｐ−ｎトランジスタのエミッ
タ結合対をそれぞれ積み重ねてツリー構造を作ること
で、部分的には解決される。トランジスタのエミッタ結
合対を２段にして、ｎ−ｐ−ｎトランジスタのコレクタ
を次段のエミッタに接続することは周知のとおりであ
る。これにより使用できるロジックがかなり多くなる一
方、速度と電力は１対のエミッタ結合トランジスタで用
いられる場合と同じレベルに維持することができる。こ
のようにして得られるツリー構造の速度と電力の積は基
本的なエミッタ結合構造に比べて大幅に改良される。
【０００３】しかしエミッタ結合ロジック回路のツリー
構造は、非常な高速で動作させるためにはトランジスタ
をリニア・レンジと呼ばれる非飽和状態で動作させなけ
ればならない。そのためには各層のトランジスタのコレ
クタ／エミッタ領域の両端の電圧を約１ボルトにする必
要がある。普通、エミッタ結合回路の出力電圧信号レベ
ルは約０．７ボルトである。また第３トランジスタと第
３抵抗器より成る定電流源の両端の電圧は通常、約２ボ
ルト以上である。したがって適正動作のためには約５ボ
ルトの電源電圧が必要である。電源電圧は大きく下げる
ことはできない。きわめて高速な動作が得られるように
トランジスタを非飽和状態に保つ必要があるからであ
る。そのため消費電力はある用途で求められる場合より
も大きいままである。
構造は、非常な高速で動作させるためにはトランジスタ
をリニア・レンジと呼ばれる非飽和状態で動作させなけ
ればならない。そのためには各層のトランジスタのコレ
クタ／エミッタ領域の両端の電圧を約１ボルトにする必
要がある。普通、エミッタ結合回路の出力電圧信号レベ
ルは約０．７ボルトである。また第３トランジスタと第
３抵抗器より成る定電流源の両端の電圧は通常、約２ボ
ルト以上である。したがって適正動作のためには約５ボ
ルトの電源電圧が必要である。電源電圧は大きく下げる
ことはできない。きわめて高速な動作が得られるように
トランジスタを非飽和状態に保つ必要があるからであ
る。そのため消費電力はある用途で求められる場合より
も大きいままである。
【０００４】ＢＩ−ＦＥＴは電界効果トランジスタとバ
イポーラ・トランジスタを組合わせたものである。電界
効果トランジスタの高入力インピーダンス特性は入力デ
バイスとして有用な特性である。バイポーラ・トランジ
スタの低出力インピーダンスは出力デバイスとして有用
な特性である。
イポーラ・トランジスタを組合わせたものである。電界
効果トランジスタの高入力インピーダンス特性は入力デ
バイスとして有用な特性である。バイポーラ・トランジ
スタの低出力インピーダンスは出力デバイスとして有用
な特性である。
【０００５】ＳＲＡＭにはバイポーラ・トランジスタと
電界効果トランジスタを組合わせて用いるものがある。
米国特許第４８２５４１３号明細書（H．V．Tran）は、
エミッタ結合ｎ−ｐ−ｎトランジスタと電界効果トラン
ジスタ（ＦＥＴ）が対になったセンス増幅器を含むバイ
ポーラ−ＣＭＯＳスタティック・ランダム・アクセス・
メモリを示している。トランジスタのエミッタはＦＥＴ
のドレインに接続され、ＦＥＴのソースは基準電位に接
続される。ＦＥＴはオンの時にトランジスタの電流路を
与えるものとして述べられている。ゲート酸化物の厚み
等のＦＥＴの特性の変動や、そのゲートに印加される電
圧レベルの変動は、ＦＥＴを流れる電流の変動の原因に
なる。そのためこの種の構造は定電流源が求められる用
途では理想的とは言えない。
電界効果トランジスタを組合わせて用いるものがある。
米国特許第４８２５４１３号明細書（H．V．Tran）は、
エミッタ結合ｎ−ｐ−ｎトランジスタと電界効果トラン
ジスタ（ＦＥＴ）が対になったセンス増幅器を含むバイ
ポーラ−ＣＭＯＳスタティック・ランダム・アクセス・
メモリを示している。トランジスタのエミッタはＦＥＴ
のドレインに接続され、ＦＥＴのソースは基準電位に接
続される。ＦＥＴはオンの時にトランジスタの電流路を
与えるものとして述べられている。ゲート酸化物の厚み
等のＦＥＴの特性の変動や、そのゲートに印加される電
圧レベルの変動は、ＦＥＴを流れる電流の変動の原因に
なる。そのためこの種の構造は定電流源が求められる用
途では理想的とは言えない。
【０００６】定電流源を要するロジック用途に入力とし
て複数のロジック・レベル、電圧レベルを要する多段ツ
リー構造を用いるものがある。上記の米国特許第４８２
５４１３号明細書の構造はこうした用途には適していな
い。
て複数のロジック・レベル、電圧レベルを要する多段ツ
リー構造を用いるものがある。上記の米国特許第４８２
５４１３号明細書の構造はこうした用途には適していな
い。
【０００７】標準化されておりマスター・スライス回路
またはライブラリ回路と呼ばれるロジック回路等の用途
では通常、標準的なロジック・レベルしか用いられず、
バイポーラ・トランジスタや電界効果トランジスタに普
通に求められる複数の電圧ロジック・レベルの使用が問
題となる。
またはライブラリ回路と呼ばれるロジック回路等の用途
では通常、標準的なロジック・レベルしか用いられず、
バイポーラ・トランジスタや電界効果トランジスタに普
通に求められる複数の電圧ロジック・レベルの使用が問
題となる。
【０００８】
【発明が解決しようとする課題】動作がきわめて高速で
あり消費電力が従来のＥＣＬ回路よりも小さいＥＣＬ型
ロジック回路が求められており、本発明の目的はこのよ
うな要望に応えるロジック回路を提供することである。
あり消費電力が従来のＥＣＬ回路よりも小さいＥＣＬ型
ロジック回路が求められており、本発明の目的はこのよ
うな要望に応えるロジック回路を提供することである。
【０００９】
【課題を解決するための手段】本発明の対象は処理／保
持システムであり、このシステムは第１電界効果トラン
ジスタによってオンとオフに切り替えられるバイポーラ
・ロジック部と、第２電界効果トランジスタによってオ
ンとオフに切り替えられるバイポーラ・ラッチ部を含
む。高速動作を実現するためにロジック部とラッチ部の
両方にエミッタ結合ロジックが用いられる。電界効果ト
ランジスタは各々、活動化されて導通した状態の時にド
レインとソース間のインピーダンスが小さいオン／オフ
・スイッチとして用いられる。ロジック部の出力はラッ
チ部の入力に接続される。一時にロジック部とラッチ部
のいずれか一方が活動状態となるように、第１、第２電
界効果トランジスタを制御するのに相補クロック信号が
用いられる。ロジック部はロジック機能を拡張するため
に２段のエミッタ結合ツリー構造をとる。電界効果トラ
ンジスタを用いることで電圧レベルが＋３．６ボルトの
電源を使用しやすくなる。これは従来のエミッタ結合ツ
リー構造に用いられる通常＋５ボルトの電源と対照的で
ある。すなわち本発明の処理／保持システムを採用する
ことで高速化と低消費電力が実現される。
持システムであり、このシステムは第１電界効果トラン
ジスタによってオンとオフに切り替えられるバイポーラ
・ロジック部と、第２電界効果トランジスタによってオ
ンとオフに切り替えられるバイポーラ・ラッチ部を含
む。高速動作を実現するためにロジック部とラッチ部の
両方にエミッタ結合ロジックが用いられる。電界効果ト
ランジスタは各々、活動化されて導通した状態の時にド
レインとソース間のインピーダンスが小さいオン／オフ
・スイッチとして用いられる。ロジック部の出力はラッ
チ部の入力に接続される。一時にロジック部とラッチ部
のいずれか一方が活動状態となるように、第１、第２電
界効果トランジスタを制御するのに相補クロック信号が
用いられる。ロジック部はロジック機能を拡張するため
に２段のエミッタ結合ツリー構造をとる。電界効果トラ
ンジスタを用いることで電圧レベルが＋３．６ボルトの
電源を使用しやすくなる。これは従来のエミッタ結合ツ
リー構造に用いられる通常＋５ボルトの電源と対照的で
ある。すなわち本発明の処理／保持システムを採用する
ことで高速化と低消費電力が実現される。
【００１０】本発明は、１態様では、ロジック部、ラッ
チ部、第１、第２の電界効果トランジスタ、及び第１抵
抗素子の組合わせとみることができる。ロジック部はバ
イポーラ・トランジスタを含む。第１、第２の電界効果
トランジスタはそれぞれゲートと第１、第２の端子を持
つ。電界効果トランジスタの第１端子はバイポーラ・ト
ランジスタの少なくとも１つに接続される。第１電界効
果トランジスタはロジック部のバイポーラ・トランジス
タの少なくとも１つに電流が流れるように、ロジック部
を選択的に活動状態にするように動作し、またロジック
部のトランジスタを流れる電流を遮断するように、ロジ
ック部を選択的に非活動状態にするように動作する。ラ
ッチ部はバイポーラ・トランジスタを含む。第２電界効
果トランジスタの第１端子は、ロジック部のバイポーラ
・トランジスタの少なくとも１つに接続される。第２電
界効果トランジスタは、ロジック部が活動状態の時にラ
ッチ部を選択的に非活動状態にするように、またロジッ
ク部が非活動状態の時にラッチ部のバイポーラ・トラン
ジスタの少なくとも１つを通って電流が流れることがで
きるようにする。ロジック部の出力はラッチ部の入力に
接続される。第１、第２の電界効果トランジスタの第２
端子は第１抵抗素子に接続される。
チ部、第１、第２の電界効果トランジスタ、及び第１抵
抗素子の組合わせとみることができる。ロジック部はバ
イポーラ・トランジスタを含む。第１、第２の電界効果
トランジスタはそれぞれゲートと第１、第２の端子を持
つ。電界効果トランジスタの第１端子はバイポーラ・ト
ランジスタの少なくとも１つに接続される。第１電界効
果トランジスタはロジック部のバイポーラ・トランジス
タの少なくとも１つに電流が流れるように、ロジック部
を選択的に活動状態にするように動作し、またロジック
部のトランジスタを流れる電流を遮断するように、ロジ
ック部を選択的に非活動状態にするように動作する。ラ
ッチ部はバイポーラ・トランジスタを含む。第２電界効
果トランジスタの第１端子は、ロジック部のバイポーラ
・トランジスタの少なくとも１つに接続される。第２電
界効果トランジスタは、ロジック部が活動状態の時にラ
ッチ部を選択的に非活動状態にするように、またロジッ
ク部が非活動状態の時にラッチ部のバイポーラ・トラン
ジスタの少なくとも１つを通って電流が流れることがで
きるようにする。ロジック部の出力はラッチ部の入力に
接続される。第１、第２の電界効果トランジスタの第２
端子は第１抵抗素子に接続される。
【００１１】本発明は、別の態様では、第１、第２、第
３の対を成すエミッタ結合バイポーラ・トランジスタと
電界効果トランジスタ、第１、第２、第３の抵抗素子を
含む回路に関するものとみることができる。バイポーラ
・トランジスタは各々、ベース、エミッタ及びコレクタ
を持ち、電界効果トランジスタはゲート、第１、第２の
端子を持つ。第１対のトランジスタのエミッタは第３対
の第１トランジスタのコレクタに接続される。第２対の
トランジスタのエミッタは、第３対の第２トランジスタ
のコレクタに接続される。第３対のトランジスタのエミ
ッタは電界効果トランジスタの第１端子に接続される。
第１対と第２対の第１トランジスタのベースは各々、回
路の第１、第２入力データ端子に接続される。第３対の
第１、第２のトランジスタのベースは各々、回路の第
１、第２の入力選択端子に接続される。電界効果トラン
ジスタのゲートは回路のクロック端子に接続される。第
１対と第２対の第１トランジスタのコレクタは回路の第
１出力端子に接続される。第１対と第２対の第２トラン
ジスタのコレクタは回路の第２出力端子に接続される。
第１対と第２対の第１及び第２のトランジスタのコレク
タは各々第１、第２の抵抗素子に接続される。電界効果
トランジスタの第２端子は第３抵抗素子に接続される。
３の対を成すエミッタ結合バイポーラ・トランジスタと
電界効果トランジスタ、第１、第２、第３の抵抗素子を
含む回路に関するものとみることができる。バイポーラ
・トランジスタは各々、ベース、エミッタ及びコレクタ
を持ち、電界効果トランジスタはゲート、第１、第２の
端子を持つ。第１対のトランジスタのエミッタは第３対
の第１トランジスタのコレクタに接続される。第２対の
トランジスタのエミッタは、第３対の第２トランジスタ
のコレクタに接続される。第３対のトランジスタのエミ
ッタは電界効果トランジスタの第１端子に接続される。
第１対と第２対の第１トランジスタのベースは各々、回
路の第１、第２入力データ端子に接続される。第３対の
第１、第２のトランジスタのベースは各々、回路の第
１、第２の入力選択端子に接続される。電界効果トラン
ジスタのゲートは回路のクロック端子に接続される。第
１対と第２対の第１トランジスタのコレクタは回路の第
１出力端子に接続される。第１対と第２対の第２トラン
ジスタのコレクタは回路の第２出力端子に接続される。
第１対と第２対の第１及び第２のトランジスタのコレク
タは各々第１、第２の抵抗素子に接続される。電界効果
トランジスタの第２端子は第３抵抗素子に接続される。
【００１２】
【実施例】図１を参照する。これは本発明に従った処理
／保持システム（回路）１０を示す。システム１０はバ
イポーラ・ロジック部１２、バイポーラ・ラッチ部１
４、ｎチャネル電界効果トランジスタ１６、１８、及び
抵抗器（抵抗素子）２０を含む。バイポーラ・ロジック
部１２の入力端子Ｖｉｎ１、Ｖｉｎ２、．．．Ｖｉｎｘ
はバイポーラ・ロジック部１２で処理されるデータ入力
信号を受信するように形成される。バイポーラ・ロジッ
ク部１２の入力端子Ｖｓｅｌ１、Ｖｓｅｌ２、．．．Ｖ
ｓｅｌｘは所定時間にＶｉｎ１、Ｖｉｎ２、．．．Ｖｉ
ｎｘのどの入力データ信号がバイポーラ・ロジック部１
２によって処理されるかを決定する選択入力信号を受信
するように形成される。バイポーラ・ロジック部１２の
出力はバイポーラ・ラッチ部１４の入力端子３２、３４
に接続される。バイポーラ・ラッチ部１４の出力Ｖｏｕ
ｔ、Ｖｏｕｔｉ（Ｖｏｕｔの反転出力）はシステム１０
の出力となる。相補クロック信号Ｖｃｋ、Ｖｃｋｉは各
々トランジスタ１６、１８のゲートに接続される。トラ
ンジスタ１６がそのゲートのＨＩＧＨ信号 "１" によっ
て活動状態（"ＯＮ"）になった時、バイポーラ・ロジッ
ク部１２は入力端子Ｖｉｎ１、Ｖｉｎ２、．．．Ｖｉｎ
ｘのいずれか１端子で受信された信号を処理し、その端
子３２、３４に出力信号を生成することができる。トラ
ンジスタ１６が活動状態になった時、トランジスタ１８
はそのゲートのＬＯＷ信号"０"によって非活動状態（"
ＯＦＦ"）となり、バイポーラ・ラッチ部１４は非活動
状態となる。ＶｃｋとＶｃｋｉが各々"１"、"０"から"
０"、"１"に切り替わるとバイポーラ・ロジック部１２
は非活動状態になり、バイポーラ・ラッチ部１４は活動
状態となって、入力データ端子Ｖｉｎ１、Ｖｉｎ
２、．．．Ｖｉｎｘのうち選択された端子に印加された
ものと同じロジック・レベルである出力Ｖｏｕｔで信号
を生成し保持するようにラッチ・アップする。
／保持システム（回路）１０を示す。システム１０はバ
イポーラ・ロジック部１２、バイポーラ・ラッチ部１
４、ｎチャネル電界効果トランジスタ１６、１８、及び
抵抗器（抵抗素子）２０を含む。バイポーラ・ロジック
部１２の入力端子Ｖｉｎ１、Ｖｉｎ２、．．．Ｖｉｎｘ
はバイポーラ・ロジック部１２で処理されるデータ入力
信号を受信するように形成される。バイポーラ・ロジッ
ク部１２の入力端子Ｖｓｅｌ１、Ｖｓｅｌ２、．．．Ｖ
ｓｅｌｘは所定時間にＶｉｎ１、Ｖｉｎ２、．．．Ｖｉ
ｎｘのどの入力データ信号がバイポーラ・ロジック部１
２によって処理されるかを決定する選択入力信号を受信
するように形成される。バイポーラ・ロジック部１２の
出力はバイポーラ・ラッチ部１４の入力端子３２、３４
に接続される。バイポーラ・ラッチ部１４の出力Ｖｏｕ
ｔ、Ｖｏｕｔｉ（Ｖｏｕｔの反転出力）はシステム１０
の出力となる。相補クロック信号Ｖｃｋ、Ｖｃｋｉは各
々トランジスタ１６、１８のゲートに接続される。トラ
ンジスタ１６がそのゲートのＨＩＧＨ信号 "１" によっ
て活動状態（"ＯＮ"）になった時、バイポーラ・ロジッ
ク部１２は入力端子Ｖｉｎ１、Ｖｉｎ２、．．．Ｖｉｎ
ｘのいずれか１端子で受信された信号を処理し、その端
子３２、３４に出力信号を生成することができる。トラ
ンジスタ１６が活動状態になった時、トランジスタ１８
はそのゲートのＬＯＷ信号"０"によって非活動状態（"
ＯＦＦ"）となり、バイポーラ・ラッチ部１４は非活動
状態となる。ＶｃｋとＶｃｋｉが各々"１"、"０"から"
０"、"１"に切り替わるとバイポーラ・ロジック部１２
は非活動状態になり、バイポーラ・ラッチ部１４は活動
状態となって、入力データ端子Ｖｉｎ１、Ｖｉｎ
２、．．．Ｖｉｎｘのうち選択された端子に印加された
ものと同じロジック・レベルである出力Ｖｏｕｔで信号
を生成し保持するようにラッチ・アップする。
【００１３】トランジスタ１６のドレインはバイポーラ
・ロジック部１２に端子３６で接続される。トランジス
タ１８のドレインはバイポーラ・ラッチ部１４に端子３
８で接続される。トランジスタ１６、１８のソースは抵
抗器２０の第１端子３０に接続される。
・ロジック部１２に端子３６で接続される。トランジス
タ１８のドレインはバイポーラ・ラッチ部１４に端子３
８で接続される。トランジスタ１６、１８のソースは抵
抗器２０の第１端子３０に接続される。
【００１４】バイポーラ・ロジック部１２とバイポーラ
・ラッチ部１４は両方とも電圧Ｖｃｃの正電源が印加さ
れる端子２２に接続される。抵抗器２０の第２端子２４
は電圧Ｖｓｓの第１基準電源に接続される。バイポーラ
・ロジック部１２はまた端子２６及び電圧Ｖｒｅｆの基
準電源に接続される。バイポーラ・ラッチ部１４はまた
端子２８及び電圧Ｖｅｅの正電源にも接続される。
・ラッチ部１４は両方とも電圧Ｖｃｃの正電源が印加さ
れる端子２２に接続される。抵抗器２０の第２端子２４
は電圧Ｖｓｓの第１基準電源に接続される。バイポーラ
・ロジック部１２はまた端子２６及び電圧Ｖｒｅｆの基
準電源に接続される。バイポーラ・ラッチ部１４はまた
端子２８及び電圧Ｖｅｅの正電源にも接続される。
【００１５】図２は図１のバイポーラ・ロジック部１２
の実施例（破線内）と図１のトランジスタ１６及び抵抗
器２０を示す。
の実施例（破線内）と図１のトランジスタ１６及び抵抗
器２０を示す。
【００１６】バイポーラ・ロジック回路１２の実施例は
エミッタ結合ｎ−ｐ−ｎトランジスタＴ１、Ｔ２の第１
対、エミッタ結合ｎ−ｐ−ｎトランジスタＴ３、Ｔ４の
第２対、エミッタ結合ｎ−ｐ−ｎトランジスタＴ５、Ｔ
６の第３対、ｎ−ｐ−ｎトランジスタＴ７、Ｔ８、Ｔ９
及び抵抗器（抵抗素子）５０、５２を含む。
エミッタ結合ｎ−ｐ−ｎトランジスタＴ１、Ｔ２の第１
対、エミッタ結合ｎ−ｐ−ｎトランジスタＴ３、Ｔ４の
第２対、エミッタ結合ｎ−ｐ−ｎトランジスタＴ５、Ｔ
６の第３対、ｎ−ｐ−ｎトランジスタＴ７、Ｔ８、Ｔ９
及び抵抗器（抵抗素子）５０、５２を含む。
【００１７】Ｔ１、Ｔ４、Ｔ５のコレクタは抵抗器５０
の第１端子及び端子３２に接続される。Ｔ２、Ｔ３、Ｔ
６のコレクタは抵抗器５２の第１端子及び端子３４に接
続される。抵抗器５０、５２の第２端子は端子２２及び
Ｖｃｃに接続される。Ｔ１、Ｔ２のエミッタはＴ７のコ
レクタ及び端子５４に接続される。Ｔ３、Ｔ４のエミッ
タはＴ８のコレクタ及び端子５６に接続される。Ｔ５、
Ｔ６のエミッタはＴ９のコレクタ及び端子５８に接続さ
れる。Ｔ７、Ｔ８、Ｔ９のエミッタはすべてトランジス
タ１６のドレイン及び端子３６に接続される。Ｔ１、Ｔ
４、Ｔ５のベースはＶｉｎ１、Ｖｉｎ２、Ｖｉｎｘにそ
れぞれ接続される。Ｔ２、Ｔ３、Ｔ６のベースは端子２
６及びＶｒｅｆに接続される。Ｔ７、Ｔ８、Ｔ９のベー
スはＶｓｅｌ１、Ｖｓｅｌ２、Ｖｓｅｌｘにそれぞれ接
続される。
の第１端子及び端子３２に接続される。Ｔ２、Ｔ３、Ｔ
６のコレクタは抵抗器５２の第１端子及び端子３４に接
続される。抵抗器５０、５２の第２端子は端子２２及び
Ｖｃｃに接続される。Ｔ１、Ｔ２のエミッタはＴ７のコ
レクタ及び端子５４に接続される。Ｔ３、Ｔ４のエミッ
タはＴ８のコレクタ及び端子５６に接続される。Ｔ５、
Ｔ６のエミッタはＴ９のコレクタ及び端子５８に接続さ
れる。Ｔ７、Ｔ８、Ｔ９のエミッタはすべてトランジス
タ１６のドレイン及び端子３６に接続される。Ｔ１、Ｔ
４、Ｔ５のベースはＶｉｎ１、Ｖｉｎ２、Ｖｉｎｘにそ
れぞれ接続される。Ｔ２、Ｔ３、Ｔ６のベースは端子２
６及びＶｒｅｆに接続される。Ｔ７、Ｔ８、Ｔ９のベー
スはＶｓｅｌ１、Ｖｓｅｌ２、Ｖｓｅｌｘにそれぞれ接
続される。
【００１８】図の実施例で、Ｖｃｃ＝＋３．６ボルト、
Ｖｒｅｆ＝＋２．３５ボルト、Ｖｓｓ＝０ボルト、Ｖｉ
ｎ１、Ｖｉｎ２、．．．Ｖｉｎｘの"１"レベル＝＋２．
６ボルト、Ｖｉｎ１、Ｖｉｎ２、．．．Ｖｉｎｘの"０"
レベル＝＋２．１ボルト、Ｖｓｅｌ１、Ｖｓｅｌ
２、．．．Ｖｓｅｌｘの"１"レベル＝＋１．７５ボル
ト、Ｖｓｅｌ１、Ｖｓｅｌ２、．．．Ｖｓｅｌｘの"０"
レベル＝＋１．４５ボルト、Ｖｃｋの"１"レベル＝＋
３．０ボルト、Ｖｃｋの"０"レベル＝０ボルト、抵抗器
５０、５２、２０はそれぞれ１１４０、１１４０、２１
３０オームである。これらの値を用いて測定したステー
ジ遅延は６２−７３ピコ秒の範囲であった。
Ｖｒｅｆ＝＋２．３５ボルト、Ｖｓｓ＝０ボルト、Ｖｉ
ｎ１、Ｖｉｎ２、．．．Ｖｉｎｘの"１"レベル＝＋２．
６ボルト、Ｖｉｎ１、Ｖｉｎ２、．．．Ｖｉｎｘの"０"
レベル＝＋２．１ボルト、Ｖｓｅｌ１、Ｖｓｅｌ
２、．．．Ｖｓｅｌｘの"１"レベル＝＋１．７５ボル
ト、Ｖｓｅｌ１、Ｖｓｅｌ２、．．．Ｖｓｅｌｘの"０"
レベル＝＋１．４５ボルト、Ｖｃｋの"１"レベル＝＋
３．０ボルト、Ｖｃｋの"０"レベル＝０ボルト、抵抗器
５０、５２、２０はそれぞれ１１４０、１１４０、２１
３０オームである。これらの値を用いて測定したステー
ジ遅延は６２−７３ピコ秒の範囲であった。
【００１９】バイポーラ・ロジック部１２はＶｃｋが"
１"の時に活動状態となり、Ｖｃｋが"０"の時に非活動
状態となる。トランジスタ１６はそのゲートに印加され
た"１"によって活動状態となった時に、端子３６、３０
間の低インピーダンスの短絡路として働くスイッチであ
る。図の実施例のトランジスタ１６は０．８ミクロンの
ｎチャネル・エンハンスメント絶縁ゲート電界効果トラ
ンジスタで、ドレイン／ソース間電圧（すなわち端子３
４、３０間電圧）はバイポーラ・ロジック部１２が活動
状態の時に約２０ミリボルトである。
１"の時に活動状態となり、Ｖｃｋが"０"の時に非活動
状態となる。トランジスタ１６はそのゲートに印加され
た"１"によって活動状態となった時に、端子３６、３０
間の低インピーダンスの短絡路として働くスイッチであ
る。図の実施例のトランジスタ１６は０．８ミクロンの
ｎチャネル・エンハンスメント絶縁ゲート電界効果トラ
ンジスタで、ドレイン／ソース間電圧（すなわち端子３
４、３０間電圧）はバイポーラ・ロジック部１２が活動
状態の時に約２０ミリボルトである。
【００２０】バイポーラ・ロジック部１２は次のように
動作する。まずＶｃｋによってトランジスタ１６のゲー
トに"１"が印加された時、バイポーラ・ロジック部１２
は活動状態となり、電流がＶｃｃから抵抗器５０または
５２に、次にトランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ
５、Ｔ６のいずれかを通り、次にトランジスタＴ７、Ｔ
８、Ｔ９のいずれかを通り、さらにトランジスタ１６と
抵抗器２０を通り、Ｖｓｓに流れる。この電流の実際の
経路はＴ１、Ｔ４、Ｔ６、Ｔ７、Ｔ８、Ｔ９のベースに
印加されるロジック・レベルによって決まる。Ｔ７、Ｔ
８、Ｔ９のベースのうち１つだけが"１"を受取る。ベー
スが"１"を受取るトランジスタはＶｃｃからの電流が通
過できるトランジスタである。Ｖｃｋ＝"１"、Ｖｓｅｌ
＝"１"、Ｖｓｅｌ２、．．．Ｖｓｅｌｘ＝"０"、及びＶ
ｉｎ１＝"１"とする。この条件下で電流はＶｃｃから抵
抗器５０、Ｔ１、Ｔ７、トランジスタ１６、抵抗器２０
及びＶｓｓへ流れる。これによる抵抗器５０両端の電圧
低下のため、端子３２の出力電圧は"０"になる。抵抗器
５２には電流が流れないため端子３４はＶｃｃすなわ
ち"１"にとどまる。
動作する。まずＶｃｋによってトランジスタ１６のゲー
トに"１"が印加された時、バイポーラ・ロジック部１２
は活動状態となり、電流がＶｃｃから抵抗器５０または
５２に、次にトランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ
５、Ｔ６のいずれかを通り、次にトランジスタＴ７、Ｔ
８、Ｔ９のいずれかを通り、さらにトランジスタ１６と
抵抗器２０を通り、Ｖｓｓに流れる。この電流の実際の
経路はＴ１、Ｔ４、Ｔ６、Ｔ７、Ｔ８、Ｔ９のベースに
印加されるロジック・レベルによって決まる。Ｔ７、Ｔ
８、Ｔ９のベースのうち１つだけが"１"を受取る。ベー
スが"１"を受取るトランジスタはＶｃｃからの電流が通
過できるトランジスタである。Ｖｃｋ＝"１"、Ｖｓｅｌ
＝"１"、Ｖｓｅｌ２、．．．Ｖｓｅｌｘ＝"０"、及びＶ
ｉｎ１＝"１"とする。この条件下で電流はＶｃｃから抵
抗器５０、Ｔ１、Ｔ７、トランジスタ１６、抵抗器２０
及びＶｓｓへ流れる。これによる抵抗器５０両端の電圧
低下のため、端子３２の出力電圧は"０"になる。抵抗器
５２には電流が流れないため端子３４はＶｃｃすなわ
ち"１"にとどまる。
【００２１】ここでＶｃｋ＝"１"、Ｖｓｅｌ１＝Ｖｓｅ
ｌｘ＝"０"、Ｖｓｅｌ２＝"１"、及びＶｉｎ２＝"０"と
する。この条件下で電流はＶｃｃから抵抗器５２、Ｔ
３、Ｔ８、トランジスタ１６、抵抗器２０及びＶｓｓへ
流れる。これにより抵抗器５２両端の電圧が低下し、端
子３４の出力電圧が"０"になる。抵抗器５０には電流が
流れないため端子３４はＶｃｃすなわち"１"にとどま
る。
ｌｘ＝"０"、Ｖｓｅｌ２＝"１"、及びＶｉｎ２＝"０"と
する。この条件下で電流はＶｃｃから抵抗器５２、Ｔ
３、Ｔ８、トランジスタ１６、抵抗器２０及びＶｓｓへ
流れる。これにより抵抗器５２両端の電圧が低下し、端
子３４の出力電圧が"０"になる。抵抗器５０には電流が
流れないため端子３４はＶｃｃすなわち"１"にとどま
る。
【００２２】ここでＶｃｋ＝"１"、Ｖｓｅｌ１＝Ｖｓｅ
ｌ２＝"０"、Ｖｓｅｌｘ＝"１"、及びＶｉｎｘ＝"１"と
する。この条件下で電流はＶｃｃから抵抗器５０、Ｔ
５、Ｔ９、トランジスタ１６、抵抗器２０、及びＶｓｓ
へ流れる。これにより抵抗器５０両端の電圧が低下し、
端子３２の出力電圧が"０"になる。抵抗器５２には電流
が流れないため端子３２はＶｃｃすなわち"１"にとどま
る。
ｌ２＝"０"、Ｖｓｅｌｘ＝"１"、及びＶｉｎｘ＝"１"と
する。この条件下で電流はＶｃｃから抵抗器５０、Ｔ
５、Ｔ９、トランジスタ１６、抵抗器２０、及びＶｓｓ
へ流れる。これにより抵抗器５０両端の電圧が低下し、
端子３２の出力電圧が"０"になる。抵抗器５２には電流
が流れないため端子３２はＶｃｃすなわち"１"にとどま
る。
【００２３】トランジスタ１６が"ＯＮ"（活動状態）の
とき、比較的一定の電流がロジック部１２を流れること
に注意されたい。これはＶｓｅｌ１、Ｖｓｅｌ２、Ｖｓ
ｅｌｘのいずれかに印加されるＨＩＧＨレベルが同じで
Ｔ７、Ｔ８、Ｔ９のエミッタ／ベース間電圧も同じだか
らである。このようにＴ７、Ｔ８、Ｔ９の１つが"ＯＮ"
のとき、Ｔ７、Ｔ８、またはＴ９のいずれかのエミッタ
／ベースのＨＩＧＨ電圧レベルより低い端子３６の電圧
は一定である。この電圧をトランジスタ１６の抵抗と抵
抗器２０の抵抗との和で割った値がロジック部１２に流
れる電流を決定する。
とき、比較的一定の電流がロジック部１２を流れること
に注意されたい。これはＶｓｅｌ１、Ｖｓｅｌ２、Ｖｓ
ｅｌｘのいずれかに印加されるＨＩＧＨレベルが同じで
Ｔ７、Ｔ８、Ｔ９のエミッタ／ベース間電圧も同じだか
らである。このようにＴ７、Ｔ８、Ｔ９の１つが"ＯＮ"
のとき、Ｔ７、Ｔ８、またはＴ９のいずれかのエミッタ
／ベースのＨＩＧＨ電圧レベルより低い端子３６の電圧
は一定である。この電圧をトランジスタ１６の抵抗と抵
抗器２０の抵抗との和で割った値がロジック部１２に流
れる電流を決定する。
【００２４】端子３２、３４の出力信号を図２のバイポ
ーラ・ラッチ部１４に転送する場合、Ｖｃｋは"０"に切
り替えられ、Ｖｃｋｉ（図１）は"０"から"１"に切り替
わる。これによりバイポーラ・ロジック部１２は非活動
状態、バイポーラ・ラッチ部１４は活動状態となる。
ーラ・ラッチ部１４に転送する場合、Ｖｃｋは"０"に切
り替えられ、Ｖｃｋｉ（図１）は"０"から"１"に切り替
わる。これによりバイポーラ・ロジック部１２は非活動
状態、バイポーラ・ラッチ部１４は活動状態となる。
【００２５】電界効果トランジスタ１６が活動化され導
通状態となると、バイポーラ・ロジック部１２のスイッ
チング速度はエミッタ結合トランジスタＴ１−Ｔ９の反
応時間（通常はビコ秒の範囲）によって決定される。Ｔ
１−Ｔ９の制御に用いられる電圧ロジック・レベルは従
来のツリー構造に用いられる標準のエミッタ結合ロジッ
ク・レベルである。電界効果の電圧ロジック・レベルは
バイポーラ・ロジック部１２の動作サイクルの初めと終
わりにのみ必要である。電界効果トランジスタ１２はそ
の特性上、バイポーラ・トランジスタＴ１−Ｔ９よりも
反応の遅いトランジスタであるが、バイポーラ・ロジッ
ク部１２のスイッチング速度はＴ１−Ｔ９の反応時間に
対応しており、電界効果トランジスタ１６のスイッチン
グ時間によって制限されない。
通状態となると、バイポーラ・ロジック部１２のスイッ
チング速度はエミッタ結合トランジスタＴ１−Ｔ９の反
応時間（通常はビコ秒の範囲）によって決定される。Ｔ
１−Ｔ９の制御に用いられる電圧ロジック・レベルは従
来のツリー構造に用いられる標準のエミッタ結合ロジッ
ク・レベルである。電界効果の電圧ロジック・レベルは
バイポーラ・ロジック部１２の動作サイクルの初めと終
わりにのみ必要である。電界効果トランジスタ１２はそ
の特性上、バイポーラ・トランジスタＴ１−Ｔ９よりも
反応の遅いトランジスタであるが、バイポーラ・ロジッ
ク部１２のスイッチング速度はＴ１−Ｔ９の反応時間に
対応しており、電界効果トランジスタ１６のスイッチン
グ時間によって制限されない。
【００２６】トランジスタ１６のドレイン／ソース間電
圧は数十ミリボルト（２０ミリボルト等）になるため、
Ｖｃｃは（従来のエミッタ結合ツリー構造に用いられる
＋５ボルトに対して）＋３．６にすることができるほ
か、バイポーラ・トランジスタの入力を同じロジック・
レベルとすることが可能であり、それでもピコ秒単位の
反応時間を達成することができる。これにより消費電力
は約３９％低下する。一方、図１、図２のバイポーラ・
ロジック部と比べた場合、従来のエミッタ結合ツリー構
造を用いるためには基準の３．６ボルトのほかに１．４
ボルトが必要になる。
圧は数十ミリボルト（２０ミリボルト等）になるため、
Ｖｃｃは（従来のエミッタ結合ツリー構造に用いられる
＋５ボルトに対して）＋３．６にすることができるほ
か、バイポーラ・トランジスタの入力を同じロジック・
レベルとすることが可能であり、それでもピコ秒単位の
反応時間を達成することができる。これにより消費電力
は約３９％低下する。一方、図１、図２のバイポーラ・
ロジック部と比べた場合、従来のエミッタ結合ツリー構
造を用いるためには基準の３．６ボルトのほかに１．４
ボルトが必要になる。
【００２７】図３は破線１４ａ内に図１のバイポーラ・
ラッチ部１４の実施例を示す。バイポーラ・ラッチ部１
４の実施例はｎ−ｐ−ｎトランジスタＴ１０、Ｔ１１、
Ｔ１２、Ｔ１３、及び抵抗器（抵抗素子）８０、８２を
含む。抵抗器２０、５０、５２は図２と同じである。こ
れらはラッチ部１４の実施例１４ａの動作に必要ではあ
るがロジック部１２と共用してもよい。Ｔ１０、Ｔ１１
のコレクタは端子２２及びＶｃｃに接続される。抵抗器
８０、８２の第１端子は端子２８及び電圧Ｖｅｅの電源
に接続される。Ｖｃｋｉ＝"１"のとき、トランジスタ１
８とラッチ部１４は活動状態になり、図１、図２のロジ
ック部１０の端子３２、３４の出力信号によりラッチ部
１４がラッチ・アップする。つまり出力端子Ｖｏｕｔが
図１、図２のロジック部１２のデータ入力端子Ｖｉｎ
１、Ｖｉｎ２、またはＶｉｎｘと同じロジック・レベル
に近づく。これに対し出力端子ＶｏｕｔｉはＶｉｎ１、
Ｖｉｎ２、またはＶｉｎｘの補数となる。
ラッチ部１４の実施例を示す。バイポーラ・ラッチ部１
４の実施例はｎ−ｐ−ｎトランジスタＴ１０、Ｔ１１、
Ｔ１２、Ｔ１３、及び抵抗器（抵抗素子）８０、８２を
含む。抵抗器２０、５０、５２は図２と同じである。こ
れらはラッチ部１４の実施例１４ａの動作に必要ではあ
るがロジック部１２と共用してもよい。Ｔ１０、Ｔ１１
のコレクタは端子２２及びＶｃｃに接続される。抵抗器
８０、８２の第１端子は端子２８及び電圧Ｖｅｅの電源
に接続される。Ｖｃｋｉ＝"１"のとき、トランジスタ１
８とラッチ部１４は活動状態になり、図１、図２のロジ
ック部１０の端子３２、３４の出力信号によりラッチ部
１４がラッチ・アップする。つまり出力端子Ｖｏｕｔが
図１、図２のロジック部１２のデータ入力端子Ｖｉｎ
１、Ｖｉｎ２、またはＶｉｎｘと同じロジック・レベル
に近づく。これに対し出力端子ＶｏｕｔｉはＶｉｎ１、
Ｖｉｎ２、またはＶｉｎｘの補数となる。
【００２８】バイポーラ・ラッチ部１４の動作は次のと
おりである。Ｖｃｋｉが"０"から"１"へ、Ｖｃｋが"１"
から"０"へ切り替わる時点で出力端子３２、３４は各
々"１"、"０"になるものとする。これによりＴ１１のベ
ースは"１"にＴ１０のベースは"０"となる。Ｔ１０、Ｔ
１１は両方ともエミッタ・フォロワとして機能するた
め、そのエミッタは、そのベース電圧よりも１Ｖｂｅ
（ベース／エミッタ）だけ低い電位にセットされる。よ
って、Ｔ１３のベース（Ｔ１１のエミッタに接続され
る）は、Ｔ１０のエミッタに接続されたＴ１２のベース
よりも電圧が高くなる。これにより電流がＶｃｃから抵
抗器５２、Ｔ１３、トランジスタ１８、抵抗器２０、及
びＶｓｓに流れる。そのため端子３４の電圧は図１、図
２のロジック部１０がこの時点で非活動状態になって端
子３４を"０"に保つことがなくても、"０"に保たれる。
このようにＴ１０のベースが"０"になることで、Ｔ１０
のエミッタ、したがってＴ１２のベースはＴ１３のベー
スよりも低い正電圧に保たれる。これによってＴ１３は
活動／導通状態に保たれるため、Ｔ１２のベースの電圧
はＴ１３のベースよりも低く維持される結果になる。Ｖ
ｏｕｔの出力電圧レベルは能動的に"０"レベルに保たれ
る。よってＨＩＧＨレベルまたはＴ１１のベースはＴ１
１のＶｂｅによって下方へシフトし"１"レベルに維持さ
れる。
おりである。Ｖｃｋｉが"０"から"１"へ、Ｖｃｋが"１"
から"０"へ切り替わる時点で出力端子３２、３４は各
々"１"、"０"になるものとする。これによりＴ１１のベ
ースは"１"にＴ１０のベースは"０"となる。Ｔ１０、Ｔ
１１は両方ともエミッタ・フォロワとして機能するた
め、そのエミッタは、そのベース電圧よりも１Ｖｂｅ
（ベース／エミッタ）だけ低い電位にセットされる。よ
って、Ｔ１３のベース（Ｔ１１のエミッタに接続され
る）は、Ｔ１０のエミッタに接続されたＴ１２のベース
よりも電圧が高くなる。これにより電流がＶｃｃから抵
抗器５２、Ｔ１３、トランジスタ１８、抵抗器２０、及
びＶｓｓに流れる。そのため端子３４の電圧は図１、図
２のロジック部１０がこの時点で非活動状態になって端
子３４を"０"に保つことがなくても、"０"に保たれる。
このようにＴ１０のベースが"０"になることで、Ｔ１０
のエミッタ、したがってＴ１２のベースはＴ１３のベー
スよりも低い正電圧に保たれる。これによってＴ１３は
活動／導通状態に保たれるため、Ｔ１２のベースの電圧
はＴ１３のベースよりも低く維持される結果になる。Ｖ
ｏｕｔの出力電圧レベルは能動的に"０"レベルに保たれ
る。よってＨＩＧＨレベルまたはＴ１１のベースはＴ１
１のＶｂｅによって下方へシフトし"１"レベルに維持さ
れる。
【００２９】端子３２、３４の電圧が各々"０"、"１"で
あれば、Ｖｏｕｔ＝"１"、Ｖｏｕｔｉ＝"０"である。
あれば、Ｖｏｕｔ＝"１"、Ｖｏｕｔｉ＝"０"である。
【００３０】新しいデータがロジック部１２に入力され
るようにする場合はＶｃｋｉが"１"から"０"へ、Ｖｃｋ
が"０"から"１"へ切り替えられる。Ｖｃｋｉが"１"か
ら"０"へ切り替えられる時、Ｖｃｋは"０"から"１"へ切
り替えられる。これらの条件によりロジック部１２は活
動状態、ラッチ部１４は非活動状態となる。通常、Ｖｃ
ｋが"１"となる時点よりも少なくとも遅くならない時点
で、新しいデータ入力信号が図１、図２のＶｉｎ１、Ｖ
ｉｎ２、．．．Ｖｉｎｘに印加され、新しい選択入力信
号がＶｓｅｌ１、Ｖｓｅｌ２、．．．Ｖｓｅｌｘに印加
される。
るようにする場合はＶｃｋｉが"１"から"０"へ、Ｖｃｋ
が"０"から"１"へ切り替えられる。Ｖｃｋｉが"１"か
ら"０"へ切り替えられる時、Ｖｃｋは"０"から"１"へ切
り替えられる。これらの条件によりロジック部１２は活
動状態、ラッチ部１４は非活動状態となる。通常、Ｖｃ
ｋが"１"となる時点よりも少なくとも遅くならない時点
で、新しいデータ入力信号が図１、図２のＶｉｎ１、Ｖ
ｉｎ２、．．．Ｖｉｎｘに印加され、新しい選択入力信
号がＶｓｅｌ１、Ｖｓｅｌ２、．．．Ｖｓｅｌｘに印加
される。
【００３１】図の実施例ではＶｃｃ＝＋３．６ボルト、
Ｖｓｓ＝０ボルト、Ｖｅｅ＝＋１．１ボルト、及び抵抗
器５０、５２、８０、８２、２０＝１１４０、１１４
０、１０００、１０００、２１３０オームである。
Ｖｓｓ＝０ボルト、Ｖｅｅ＝＋１．１ボルト、及び抵抗
器５０、５２、８０、８２、２０＝１１４０、１１４
０、１０００、１０００、２１３０オームである。
【００３２】電界効果トランジスタ１８は"ＯＮ"（活動
状態）に切り替わってラッチ部１４の動作サイクルを起
動し、"ＯＦＦ"（非活動状態）に切り替わってラッチ部
１４のサイクルを停止する。トランジスタ１８が活動状
態にある時間、ラッチ部は"ラッチ・アップ"し、その時
の反応時間はそのバイポーラ・トランジスタによって決
定される。したがって"ラッチ・アップ"時間は、エミッ
タ結合バイポーラ回路に伴う高速度で得られる。これに
よりラッチ部１４はピコ秒単位で反応する。
状態）に切り替わってラッチ部１４の動作サイクルを起
動し、"ＯＦＦ"（非活動状態）に切り替わってラッチ部
１４のサイクルを停止する。トランジスタ１８が活動状
態にある時間、ラッチ部は"ラッチ・アップ"し、その時
の反応時間はそのバイポーラ・トランジスタによって決
定される。したがって"ラッチ・アップ"時間は、エミッ
タ結合バイポーラ回路に伴う高速度で得られる。これに
よりラッチ部１４はピコ秒単位で反応する。
【００３３】
【発明の効果】本発明の処理／保持システムを採用する
ことで高速化と低消費電力が実現される。
ことで高速化と低消費電力が実現される。
【図１】本発明に従った処理／保持システムの図であ
る。
る。
【図２】図１の処理／保持システムの一部の実施例を示
す図である。
す図である。
【図３】図１の処理／保持システムの一部の実施例を示
す図である。
す図である。
１０ 処理／保持システム（回路） １２ バイポーラ・ロジック部 １４ バイポーラ・ラッチ部 １６、１８ ｎチャネル電界効果トランジスタ ２０、５０、５２ 抵抗器（抵抗素子）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・フランシス・マッケイブ アメリカ合衆国12603、ニューヨーク州ポ キプシ、オーク・ベンド・ロード 10 (72)発明者 ケニー・キーオン・シン アメリカ合衆国78729、テキサス州オース ティン、ナンバー 1716、ハンターズ・チ ェイス・ドライブ 12343
Claims (5)
- 【請求項１】第１抵抗素子と、 バイポーラ・トランジスタを含むロジック部と、 ゲートと第１及び第２の端子を有し、第１端子が上記ロ
ジック部のバイポーラ・トランジスタの少なくとも１つ
に接続され、上記ロジック部のバイポーラ・トランジス
タの少なくとも１つに電流が流れるように上記ロジック
部を選択的に活動状態にし、上記ロジック部のトランジ
スタに流れる電流を遮断するように上記ロジック部を選
択的に非活動状態にする第１電界効果トランジスタと、 バイポーラ・トランジスタを含むラッチ部と、 ゲートと第１及び第２の端子を有し、第１端子が上記ロ
ジック部のバイポーラ・トランジスタの少なくとも１つ
に接続され、上記ロジック部が活動状態の時に上記ラッ
チ部を選択的に非活動状態にし、上記ロジック部が非活
動状態の時に上記ラッチ部のバイポーラ・トランジスタ
の少なくとも１つを導通状態にする第２電界効果トラン
ジスタとを含み、 上記ロジック部の出力が上記ラッチ部の入力に接続さ
れ、 第１及び第２の電界効果トランジスタの第２端子が上記
第１抵抗素子に接続されたＢＩ−ＦＥＴロジック回路。 - 【請求項２】第２及び第３の抵抗素子を含み、 上記ロジック部は少なくとも３対のエミッタ結合ｎ−ｐ
−ｎトランジスタを含み、第１対のトランジスタのエミ
ッタが第３対の第１トランジスタのコレクタに接続さ
れ、第２対のトランジスタのエミッタが第３対の第２ト
ランジスタに接続され、第３対のトランジスタのエミッ
タが上記第１電界効果トランジスタの上記第１端子に接
続されており、 第１対の第１トランジスタのコレクタが上記第２抵抗素
子に接続され、 第１対の第２トランジスタのコレクタが上記第３抵抗素
子に接続された、 請求項１記載のＢＩ−ＦＥＴロジック回路。 - 【請求項３】第４及び第５の抵抗素子を含み、 上記ラッチ部は第４対のエミッタ結合ｎ−ｐ−ｎトラン
ジスタと第９及び第１０のｎ−ｐ−ｎトランジスタとを
含み、 上記第９トランジスタのエミッタが上記第４抵抗素子及
び上記第４対の第１トランジスタに接続され、 上記第１０トランジスタのエミッタが上記第５抵抗素子
及び上記第４対の第２トランジスタに接続され、 上記第４対のトランジスタのエミッタが上記第２電界効
果トランジスタの上記第１端子に接続され、 上記第２電界効果トランジスタの第２端子が上記第１電
界効果トランジスタの第２端子に接続され、 上記第４対のトランジスタのコレクタがそれぞれ上記第
２抵抗素子、第３抵抗素子に接続された、 請求項２記載のＢＩ−ＦＥＴロジック回路。 - 【請求項４】各々がベース、エミッタ、及びコレクタを
持つエミッタ結合バイポーラ・トランジスタの第１、第
２、及び第３の対と、 ゲートと第１及び第２の端子を有する電界効果トランジ
スタと、 第１、第２、及び第３の抵抗素子とを含み、 第１対のトランジスタのエミッタが第３対の第１トラン
ジスタのコレクタに接続され、 第２対のトランジスタのエミッタが、第３対の第２トラ
ンジスタのコレクタに接続され、 第３対のトランジスタのエミッタが、上記電界効果トラ
ンジスタの第１端子に接続され、 第１対及び第２対の第１トランジスタのベースが各々、
第１、第２の入力データ端子に接続され、 第３対の第１及び第２のトランジスタのベースが各々、
第１、第２の入力選択端子に接続され、 上記電界効果トランジスタのゲートがクロック端子に接
続され、 第１対及び第２対の第１トランジスタのコレクタが第１
出力端子に接続され、 第１対及び第２対の第２トランジスタのコレクタが第２
出力端子に接続され、 第１対及び第２対の第１及び第２のトランジスタのコレ
クタが各々第１、第２の抵抗素子に接続され、 上記電界効果トランジスタの第２端子が第３抵抗素子に
接続されたＢＩ−ＦＥＴロジック回路。 - 【請求項５】第１対及び第２対の各々の第２トランジス
タのベースが基準電圧端子に接続され、 第１対及び第２対の第１トランジスタのベースが各々第
１、第２のデータ入力端子に接続され、 第３対の第１及び第２のトランジスタのベースが、相補
信号を受信するように形成された独立した第１及び第２
の選択端子に接続された、 請求項４記載のＢＩ−ＦＥＴロジック回路。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09153593A (ja) * | 1995-11-30 | 1997-06-10 | Nec Corp | ＢｉＭＯＳ論理回路 |
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Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2713167B2 (ja) * | 1994-06-14 | 1998-02-16 | 日本電気株式会社 | 比較器 |
| FR2724073A1 (fr) * | 1994-08-31 | 1996-03-01 | Sgs Thomson Microelectronics | Circuit logique a etages differentiels |
| US5748643A (en) * | 1996-07-31 | 1998-05-05 | International Business Machines Corporation | Fast scan GRA cell circuit |
| JP2005295006A (ja) * | 2004-03-31 | 2005-10-20 | Matsushita Electric Ind Co Ltd | フリップフロップ回路及びそれを用いた分周期回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02231817A (ja) * | 1989-03-06 | 1990-09-13 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| JPH02248115A (ja) * | 1989-03-22 | 1990-10-03 | Matsushita Electric Ind Co Ltd | 集積回路 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3446989A (en) * | 1966-08-15 | 1969-05-27 | Motorola Inc | Multiple level logic circuitry |
| US3885169A (en) * | 1971-03-04 | 1975-05-20 | Bell Telephone Labor Inc | Storage-processor element including a bistable circuit and a steering circuit |
| US3953746A (en) * | 1974-07-29 | 1976-04-27 | Honeywell Information Systems, Inc. | Selector latch gate |
| JPS58209212A (ja) * | 1982-05-31 | 1983-12-06 | Hitachi Ltd | トランジスタ回路 |
| JPH0648595B2 (ja) * | 1982-08-20 | 1994-06-22 | 株式会社東芝 | 半導体記憶装置のセンスアンプ |
| JPS60141019A (ja) * | 1983-12-28 | 1985-07-26 | Nec Corp | 論理回路 |
| JPS60194614A (ja) * | 1984-03-16 | 1985-10-03 | Hitachi Ltd | インタ−フエ−ス回路 |
| US4617475A (en) * | 1984-03-30 | 1986-10-14 | Trilogy Computer Development Partners, Ltd. | Wired logic voting circuit |
| US4725979A (en) * | 1986-12-05 | 1988-02-16 | Monolithic Memories, Inc. | Emitter coupled logic circuit having fuse programmable latch/register bypass |
| US4844563A (en) * | 1987-05-19 | 1989-07-04 | Gazelle Microcircuits, Inc. | Semiconductor integrated circuit compatible with compound standard logic signals |
| US4963767A (en) * | 1988-08-25 | 1990-10-16 | National Semiconductor Corporation | Two-level ECL multiplexer without emitter dotting |
| JPH02137418A (ja) * | 1988-11-18 | 1990-05-25 | Hitachi Ltd | 半導体回路 |
| US5027005A (en) * | 1989-01-20 | 1991-06-25 | Fujitsu Limited | Logic circuit which can be selected to function as a d or t type flip-flop |
| JP2519580B2 (ja) * | 1990-06-19 | 1996-07-31 | 三菱電機株式会社 | 半導体集積回路 |
| JP2990785B2 (ja) * | 1990-10-25 | 1999-12-13 | ソニー株式会社 | 論理回路 |
| US5134312A (en) * | 1991-04-25 | 1992-07-28 | Digital Equipment Corporation | Shared current source for alpha particle insensitive bipolar latch |
-
1992
- 1992-04-01 US US07/861,755 patent/US5287016A/en not_active Expired - Fee Related
-
1993
- 1993-01-25 JP JP5009721A patent/JP2682783B2/ja not_active Expired - Lifetime
- 1993-03-23 EP EP93480029A patent/EP0564390A2/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02231817A (ja) * | 1989-03-06 | 1990-09-13 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| JPH02248115A (ja) * | 1989-03-22 | 1990-10-03 | Matsushita Electric Ind Co Ltd | 集積回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09153593A (ja) * | 1995-11-30 | 1997-06-10 | Nec Corp | ＢｉＭＯＳ論理回路 |
| US5850155A (en) * | 1995-11-30 | 1998-12-15 | Nec Corporation | BIMOS logic circuit directly controllable by a CMOS block formed on same IC chip |
| US7626433B2 (en) | 2003-04-28 | 2009-12-01 | Austriamicrosystems Ag | Flip-flop circuit assembly |
Also Published As
| Publication number | Publication date |
|---|---|
| US5287016A (en) | 1994-02-15 |
| EP0564390A2 (en) | 1993-10-06 |
| EP0564390A3 (ja) | 1994-03-09 |
| JP2682783B2 (ja) | 1997-11-26 |
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