JPH0648595B2 - 半導体記憶装置のセンスアンプ - Google Patents
半導体記憶装置のセンスアンプInfo
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- JPH0648595B2 JPH0648595B2 JP57144235A JP14423582A JPH0648595B2 JP H0648595 B2 JPH0648595 B2 JP H0648595B2 JP 57144235 A JP57144235 A JP 57144235A JP 14423582 A JP14423582 A JP 14423582A JP H0648595 B2 JPH0648595 B2 JP H0648595B2
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- Japan
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- sense amplifier
- mos transistor
- transistor
- pair
- semiconductor memory
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
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- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） この発明は半導体記憶装置、特にＭＯＳ型のメモリセル
を有する半導体記憶装置に用いる出力取出し用のいわゆ
るセンスアンプに関する。
を有する半導体記憶装置に用いる出力取出し用のいわゆ
るセンスアンプに関する。
（従来の技術） 第７図は従来のセンスアンプとその周辺回路を示した回
路図である。この回路は、高速のＭＯＳ型半導体記憶装
置において広く採用されているもので、最もパフォーマ
ンスが良いとされているＣＭＯＳ回路を採用している。
１はメモリセル、２はセンスアンプ、３，４はビット
線、Ｗはワード線をそれぞれ示す。ＭＯＳトランジスタ
５，６，７，１０はそれぞれプリチャージ実行用のスイ
ッチ、データ取り出し用のトランスフアゲート、メモリ
セル、及び定電流源を構成している。また、８，９はそ
れぞれビットライン３，４に結合されるビットライン容
量である。
路図である。この回路は、高速のＭＯＳ型半導体記憶装
置において広く採用されているもので、最もパフォーマ
ンスが良いとされているＣＭＯＳ回路を採用している。
１はメモリセル、２はセンスアンプ、３，４はビット
線、Ｗはワード線をそれぞれ示す。ＭＯＳトランジスタ
５，６，７，１０はそれぞれプリチャージ実行用のスイ
ッチ、データ取り出し用のトランスフアゲート、メモリ
セル、及び定電流源を構成している。また、８，９はそ
れぞれビットライン３，４に結合されるビットライン容
量である。
このような回路において、センスアンプ２の高速化のた
めにはプリチャージ用のトランジスタ５、トランスファ
ゲート用トランジスタ６、及びメモリセル用トランジス
タ７の寸法を最適化し、ビット線３，４の電位差をハイ
レベル“１”側とローレベル“０”側とでできるだけ小
さくする必要がある。
めにはプリチャージ用のトランジスタ５、トランスファ
ゲート用トランジスタ６、及びメモリセル用トランジス
タ７の寸法を最適化し、ビット線３，４の電位差をハイ
レベル“１”側とローレベル“０”側とでできるだけ小
さくする必要がある。
この場合、一般にビット線３又は４の電位がΔＶだけ変
化するのに必要な時間ｔはビット線容量８，９をＣＢＬ
として、 ｔ＝ＣＢＬ・ΔＶ／Ｉ………………………（１） と表わされる。ここで、Ｉはビット線３，４に流れる電
流である。
化するのに必要な時間ｔはビット線容量８，９をＣＢＬ
として、 ｔ＝ＣＢＬ・ΔＶ／Ｉ………………………（１） と表わされる。ここで、Ｉはビット線３，４に流れる電
流である。
（１）式によれば、高速化のためには、Ｉを大きく、Ｃ
ＢＬおよびΔＶを小さくすれば良い。しかし、メモリセ
ル用トランジスタ７の寸法、特に幅Ｗはできるだけ小さ
くしなければならないため、ビット線３，４に流れる電
流Ｉは小さくなってしまう。また、高集積化のためにト
ランスフアゲート用トランジスタ６を多数接続する場合
には、そのドレインと基板との間に形成される接合容量
によるビット線容量８，９が増加する。
ＢＬおよびΔＶを小さくすれば良い。しかし、メモリセ
ル用トランジスタ７の寸法、特に幅Ｗはできるだけ小さ
くしなければならないため、ビット線３，４に流れる電
流Ｉは小さくなってしまう。また、高集積化のためにト
ランスフアゲート用トランジスタ６を多数接続する場合
には、そのドレインと基板との間に形成される接合容量
によるビット線容量８，９が増加する。
従って、（１）式に基づいて時間ｔを小さくするために
はビット線の変化電圧ΔＶを小さくし、ビット線３，４
の遷移時間（回復時間）を小さくする以外に方法がな
い。
はビット線の変化電圧ΔＶを小さくし、ビット線３，４
の遷移時間（回復時間）を小さくする以外に方法がな
い。
しかし、第７図に示した構成では、ビット線３，４の電
圧をセンスアンプ２のＮチャネルのＭＯＳ型トランジス
タのゲートで受けているため、遷移電圧ΔＶを大きく取
る必要があった。すなわち、ＭＯＳ型トランジスタの相
互コンダクタンスｇｍを大きくしようとすると、その寸
法が大きくなってしまうため、集積度を上げるためには
これを低く押えざるをえず、必然的に遷移電圧ΔＶを大
きくせざるを得ない。従って、従来のセンスアンプでは
微小電流を検出することが極めて難かしいという欠点を
有していた。しかも、ビット線３，４の電位は電源電圧
ＶＤＤ付近で変化するよう構成されているため、センス
アンプ２の最も感度の良いスレシュホールド電圧Ｖｔｈ
付近からは大幅に外れて動作しているという問題もあっ
た。
圧をセンスアンプ２のＮチャネルのＭＯＳ型トランジス
タのゲートで受けているため、遷移電圧ΔＶを大きく取
る必要があった。すなわち、ＭＯＳ型トランジスタの相
互コンダクタンスｇｍを大きくしようとすると、その寸
法が大きくなってしまうため、集積度を上げるためには
これを低く押えざるをえず、必然的に遷移電圧ΔＶを大
きくせざるを得ない。従って、従来のセンスアンプでは
微小電流を検出することが極めて難かしいという欠点を
有していた。しかも、ビット線３，４の電位は電源電圧
ＶＤＤ付近で変化するよう構成されているため、センス
アンプ２の最も感度の良いスレシュホールド電圧Ｖｔｈ
付近からは大幅に外れて動作しているという問題もあっ
た。
この様な欠点を解決するために、定電流源用のトランジ
スタ１０のコンダクタンスを抑えたり、センスアンプ用
トランジスタの負荷にＰチャネルトランジスタを採用す
る等の手段を講じていた。しかし、前者の対策はセンス
用トランジスタのドレイン電流を減少させることにな
り、一方後者の対策は特性的に劣るＰチャネルＭＯＳト
ランジスタをＮチャネルＭＯＳトランジスタの代りに使
用することになるので、高速動作に関して問題があっ
た。
スタ１０のコンダクタンスを抑えたり、センスアンプ用
トランジスタの負荷にＰチャネルトランジスタを採用す
る等の手段を講じていた。しかし、前者の対策はセンス
用トランジスタのドレイン電流を減少させることにな
り、一方後者の対策は特性的に劣るＰチャネルＭＯＳト
ランジスタをＮチャネルＭＯＳトランジスタの代りに使
用することになるので、高速動作に関して問題があっ
た。
また、第８図に示すような、エミッタカップル型のバイ
ポーラＮＰＮトランジスタを用いてセンスアンプを構成
することが考えられる。この場合、各ビット線の電位差
ΔＶを各々のベースに受けるように構成している。
ポーラＮＰＮトランジスタを用いてセンスアンプを構成
することが考えられる。この場合、各ビット線の電位差
ΔＶを各々のベースに受けるように構成している。
ここで、高電位側のビット線に流れる電流をＩＨとし、
低電位側のビット線に流れる電流をＩＬとした場合に、
その比は、 で表わされる。従って、例えば ΔＶ＝０．４ＶとすればＩＨ／ＩＬ＝１０７となる。
低電位側のビット線に流れる電流をＩＬとした場合に、
その比は、 で表わされる。従って、例えば ΔＶ＝０．４ＶとすればＩＨ／ＩＬ＝１０７となる。
また、負荷抵抗Ｒを介して取出される出力電圧ＶＯＨ、
ＶＯＬの差は、 ＶＯＨ−ＶＯＬ＝Ｒ（ＩＨ−ＩＬ）−ＲＩＨ−ＲＩ……
（３） となる。
ＶＯＬの差は、 ＶＯＨ−ＶＯＬ＝Ｒ（ＩＨ−ＩＬ）−ＲＩＨ−ＲＩ……
（３） となる。
以上から分かる様に、ビット線の電位差を関知するため
にバイポーラトランジスタを用いると、そのコレクタ電
流の電流差から極めて感度良くレベル変化を検出するこ
とができる。
にバイポーラトランジスタを用いると、そのコレクタ電
流の電流差から極めて感度良くレベル変化を検出するこ
とができる。
しかし、この様なバイポーラトランジスタを用いたセン
スアンプを半導体記憶装置に用いると次の様な欠点があ
る。すなわち、センスアンプを構成するために多くの素
子を必要とし、また定電流源を構成するトランジスタ１
１の制御用の電源ＶＣＣＢが必要となる。更に、ビット
線検出用のトランジスタに供給するベース電流を大きく
とれないこととなる。
スアンプを半導体記憶装置に用いると次の様な欠点があ
る。すなわち、センスアンプを構成するために多くの素
子を必要とし、また定電流源を構成するトランジスタ１
１の制御用の電源ＶＣＣＢが必要となる。更に、ビット
線検出用のトランジスタに供給するベース電流を大きく
とれないこととなる。
従って、（３）式に示す様に出力電圧の差を大きく取る
ために負荷抵抗Ｒが大きくしなければならず、これに伴
い大面積の抵抗領域を必要とする。これは半導体記憶装
置の集積度を低下させることになり、望ましくない。
ために負荷抵抗Ｒが大きくしなければならず、これに伴
い大面積の抵抗領域を必要とする。これは半導体記憶装
置の集積度を低下させることになり、望ましくない。
この発明は、このような従来の問題を解決するためにな
されたもので、バイポーラトランジスタの高増幅特性と
ＭＯＳトランジスタの高インピーダンス、及び高集積度
性とを組合わせた高性能のセンスアンプを提供すること
を目的とする。
されたもので、バイポーラトランジスタの高増幅特性と
ＭＯＳトランジスタの高インピーダンス、及び高集積度
性とを組合わせた高性能のセンスアンプを提供すること
を目的とする。
（課題を解決するための手段） この発明によれば、少なくともＮチャネルＭＯＳトラン
ジスタとＰチャネルＭＯＳトランジスタで構成された周
辺回路と、ＭＯＳトランジスタで構成されたメモリセル
を含み、このメモリセルに接続された相補的なビット線
対に選択されたメモリセルの情報が現われるようにした
半導体記憶装置に用いられるセンスアンプにおいて、前
記相補的なビット線対にそれぞれベースが接続され、前
記ＭＯＳトランジスタのウエルと同一工程で形成された
コレクタを有し、エミッタが共通接続された一対のバイ
ポーラトランジスタと、前記バイポーラトランジスタの
エミッタ共通接続点にドレインが、接地線あるいは電源
線にソースが接続された定電流源ＭＯＳトランジスタよ
りなり、前記センスアンプが活性化しているときには前
記バイポーラトランジスタを非飽和状態、前記定電流源
ＭＯＳトランジスタを飽和状態で動作させるようにゲー
ト電位が設定された定電流源手段とを備え、前記一対の
バイポーラトランジスタの各コレクタ端子から前記ビッ
ト線対の電位差に対応する増幅信号を得るようにしたこ
とを特徴としている。
ジスタとＰチャネルＭＯＳトランジスタで構成された周
辺回路と、ＭＯＳトランジスタで構成されたメモリセル
を含み、このメモリセルに接続された相補的なビット線
対に選択されたメモリセルの情報が現われるようにした
半導体記憶装置に用いられるセンスアンプにおいて、前
記相補的なビット線対にそれぞれベースが接続され、前
記ＭＯＳトランジスタのウエルと同一工程で形成された
コレクタを有し、エミッタが共通接続された一対のバイ
ポーラトランジスタと、前記バイポーラトランジスタの
エミッタ共通接続点にドレインが、接地線あるいは電源
線にソースが接続された定電流源ＭＯＳトランジスタよ
りなり、前記センスアンプが活性化しているときには前
記バイポーラトランジスタを非飽和状態、前記定電流源
ＭＯＳトランジスタを飽和状態で動作させるようにゲー
ト電位が設定された定電流源手段とを備え、前記一対の
バイポーラトランジスタの各コレクタ端子から前記ビッ
ト線対の電位差に対応する増幅信号を得るようにしたこ
とを特徴としている。
前記定電流源ＭＯＳトランジスタのゲートに与えられる
所定電位は一定のバイアス電位または一定の信号レベル
であるとよい。
所定電位は一定のバイアス電位または一定の信号レベル
であるとよい。
前記一対のバイポーラトランジスタのコレクタに、ゲー
トが共通された一対のトランスファゲートを介してそれ
ぞれ能動負荷が接続されるとよく、この能動負荷がＭＯ
Ｓトランジスタであることが望ましい。
トが共通された一対のトランスファゲートを介してそれ
ぞれ能動負荷が接続されるとよく、この能動負荷がＭＯ
Ｓトランジスタであることが望ましい。
前記能動負荷用ＭＯＳトランジスタの相互コンダクタン
スが前記定電流源ＭＯＳトランジスタの相互コンダクタ
ンスよりも大きく定されるとよい。
スが前記定電流源ＭＯＳトランジスタの相互コンダクタ
ンスよりも大きく定されるとよい。
前記一対のビット線にドレインを、前記一対のバイポー
ラトランジスタのベースにソースをそれぞれ接続したレ
ベルシフト用ＭＯＳトランジスタを設けるとよい。
ラトランジスタのベースにソースをそれぞれ接続したレ
ベルシフト用ＭＯＳトランジスタを設けるとよい。
前記一対のバイポーラトランジスタのベースにエミッタ
を、前記一対のビット線にベースをそれぞれ接続したバ
イポーラトランジスタを設けるとよい。
を、前記一対のビット線にベースをそれぞれ接続したバ
イポーラトランジスタを設けるとよい。
（作用） 電位差検出に使用するトランジスタはエミッタ共通接続
されたバイポーラトランジスタであり、ビット線をベー
スに接続している。また、定電流源となるＭＯＳトラン
ジスタを飽和状態、バイポーラトランジスタを非飽和状
態にしているため、ビット線の電位差が微小な場合でも
コレクタからは、ビット線の電位変化を高速に検出し、
しかも高増幅度で電位差が増幅された信号を取り出すこ
とができる。また、定電流源に高インピーダンスのＭＯ
Ｓトランジスタを用いるようにしているので、素子の増
加を招かず、集積度を向上させることができる。また、
ＭＯＳトランジスタのウェルと同一工程で形成されたコ
レクタを有しているので、製造工程が簡略化される。
されたバイポーラトランジスタであり、ビット線をベー
スに接続している。また、定電流源となるＭＯＳトラン
ジスタを飽和状態、バイポーラトランジスタを非飽和状
態にしているため、ビット線の電位差が微小な場合でも
コレクタからは、ビット線の電位変化を高速に検出し、
しかも高増幅度で電位差が増幅された信号を取り出すこ
とができる。また、定電流源に高インピーダンスのＭＯ
Ｓトランジスタを用いるようにしているので、素子の増
加を招かず、集積度を向上させることができる。また、
ＭＯＳトランジスタのウェルと同一工程で形成されたコ
レクタを有しているので、製造工程が簡略化される。
この電位差検出に使用するトランジスタはＭＯＳトラン
ジスタによる負荷が接続されることにより素子面積を増
加させずに高インピーダンスを実現できる。
ジスタによる負荷が接続されることにより素子面積を増
加させずに高インピーダンスを実現できる。
能動負荷用ＭＯＳトランジスタの相互コンダクタンスが
定電流源ＭＯＳトランジスタの相互コンダクタンスより
も大きく設定されると負荷トランジスタの飽和ドレイン
電流は電位差検出に使用するトランジスタの飽和ドレイ
ン電流よりも小さくなり、高速化を達成することができ
る。
定電流源ＭＯＳトランジスタの相互コンダクタンスより
も大きく設定されると負荷トランジスタの飽和ドレイン
電流は電位差検出に使用するトランジスタの飽和ドレイ
ン電流よりも小さくなり、高速化を達成することができ
る。
レベルシフト用トランジスタを設けることによりビット
線電位を電源電圧によりも低くでき、ダーリントン接続
のトランジスタを採用することにより入力ベース電流が
減少し、入力の高インピーダンス化が可能となる。
線電位を電源電圧によりも低くでき、ダーリントン接続
のトランジスタを採用することにより入力ベース電流が
減少し、入力の高インピーダンス化が可能となる。
（実施例） 以下、添付図面に従ってこの発明の実施例を説明する。
第１図はこの発明の実施例を示す回路図示であり、エミ
ッタ共通接続型のバイポーラＮＰＮトランジスタ１５，
１５′のベースをそれぞれビット線３，４に接続してビ
ット線電位差ΔＶを検出するように構成されている。ま
た、エミッタ共通接続点に対して定電流を供給する定電
流源を構成するトランジスタとしてＮチャネルＭＯＳト
ランジスタ１４が用いられ、トランジスタ１５，１５′
の負荷としてゲートが共通接続されたＰチャネルＭＯＳ
トランジスタ１３，１３′がトランジスタ１５，１５′
のコレクタに接続されている。
ッタ共通接続型のバイポーラＮＰＮトランジスタ１５，
１５′のベースをそれぞれビット線３，４に接続してビ
ット線電位差ΔＶを検出するように構成されている。ま
た、エミッタ共通接続点に対して定電流を供給する定電
流源を構成するトランジスタとしてＮチャネルＭＯＳト
ランジスタ１４が用いられ、トランジスタ１５，１５′
の負荷としてゲートが共通接続されたＰチャネルＭＯＳ
トランジスタ１３，１３′がトランジスタ１５，１５′
のコレクタに接続されている。
このように負荷や定電流源にＭＯＳトランジスタを用い
たのは占有面積が低いにもかかわらずその内部インピー
ダンスが高いという利点を利用したためである。
たのは占有面積が低いにもかかわらずその内部インピー
ダンスが高いという利点を利用したためである。
第１図に示した実施例では、エミッタ共通接続型のバイ
ポーラＮＰＰトランジスタに対して定電流源としてのＮ
チャネルＭＯＳトランジスタを用いていたが、それぞれ
逆導電型のものでもよい。このような関係があるときは
定電流源として最も良好な特性を得ることができる。
ポーラＮＰＰトランジスタに対して定電流源としてのＮ
チャネルＭＯＳトランジスタを用いていたが、それぞれ
逆導電型のものでもよい。このような関係があるときは
定電流源として最も良好な特性を得ることができる。
次に、この実施例の動作について説明する。
一般に、ＭＯＳトランジスタのゲート・ソース間電圧Ｖ
ＧＳを一定として、ドレイン電流ＩＤとドレイン・ソー
ス間電圧ＶＤＳの関係は第２図で示す様である。ここ
で、飽和ドレイン電流ＩＤｍａｘの値は概略的に、 ＩＤｍａｘ＝β（ＶＧＳ−Ｖｔｈ）２……（４） で表わされる。ただし、 である。
ＧＳを一定として、ドレイン電流ＩＤとドレイン・ソー
ス間電圧ＶＤＳの関係は第２図で示す様である。ここ
で、飽和ドレイン電流ＩＤｍａｘの値は概略的に、 ＩＤｍａｘ＝β（ＶＧＳ−Ｖｔｈ）２……（４） で表わされる。ただし、 である。
ここで、バイポーラトランジスタは飽和領域で使用する
と少数キャリアの蓄積効果のため動作スピードが大幅に
損なわれてしまう。そこで、電圧検出用のトランジスタ
１５，１５′を非飽和の状態で使用する必要があり、こ
のためにはコレクタ電位がベース電位より極端に降下し
ないように設計する必要がある。
と少数キャリアの蓄積効果のため動作スピードが大幅に
損なわれてしまう。そこで、電圧検出用のトランジスタ
１５，１５′を非飽和の状態で使用する必要があり、こ
のためにはコレクタ電位がベース電位より極端に降下し
ないように設計する必要がある。
従って、負荷のＭＯＳトランジスタ１３，１３′は、第
２図に示した非飽和領域すなわち線形領域で動作させる
必要がある。なすわち、動作点をＡ点ではなくＢ点付近
に設定する必要がある。そこで、定電流源を構成するＭ
ＯＳトランジスタ１４の飽和ドレイン電流を負荷ＭＯＳ
トランジスタ１３，１３′の飽和ドレイン電流より低く
選ぶことにより、定電流源を構成するＭＯＳトランジス
タを確実に飽和させることが高速化の条件となる。
２図に示した非飽和領域すなわち線形領域で動作させる
必要がある。なすわち、動作点をＡ点ではなくＢ点付近
に設定する必要がある。そこで、定電流源を構成するＭ
ＯＳトランジスタ１４の飽和ドレイン電流を負荷ＭＯＳ
トランジスタ１３，１３′の飽和ドレイン電流より低く
選ぶことにより、定電流源を構成するＭＯＳトランジス
タを確実に飽和させることが高速化の条件となる。
この関係を式で表わすと、負荷ＭＯＳトランジスタ１
３，１３′のβ値をβＬ、定電流源用のＭＯＳトランジ
スタ１４のβの値をβＣとして、 βＬ（ＶGS，Ｌ−Ｖth，Ｌ）２≫βＣ（ＶGS，Ｃ−Ｖ
th，Ｃ）２…（５） の関係が成立するようにする。ただし、ＶGS，Ｌ及びＶ
GS，Ｃはそれぞれトランジスタ１３，１３′及びトラン
ジスタ１４のゲート・ソース間電圧、Ｖth，Ｌ及びＶ
th，Ｃはそれぞれスレシュホールド電圧である。
３，１３′のβ値をβＬ、定電流源用のＭＯＳトランジ
スタ１４のβの値をβＣとして、 βＬ（ＶGS，Ｌ−Ｖth，Ｌ）２≫βＣ（ＶGS，Ｃ−Ｖ
th，Ｃ）２…（５） の関係が成立するようにする。ただし、ＶGS，Ｌ及びＶ
GS，Ｃはそれぞれトランジスタ１３，１３′及びトラン
ジスタ１４のゲート・ソース間電圧、Ｖth，Ｌ及びＶ
th，Ｃはそれぞれスレシュホールド電圧である。
尚、ここで、ＶGS，Ｌ＝ＶGS，Ｃ＝ＶDD，Ｖth，Ｌ＝Ｖ
th，Ｃとすれば、 βＬ≫βＣ………………………………（６） となる。これは、負荷ＭＯＳトランジスタ１３，１３′
の相互コンダクタンスｇｍＬを定電流源用トランジスタ
１４の相互コンダクタンスｇｍｃより大きく設定しなけ
ればならないことを意味する。
th，Ｃとすれば、 βＬ≫βＣ………………………………（６） となる。これは、負荷ＭＯＳトランジスタ１３，１３′
の相互コンダクタンスｇｍＬを定電流源用トランジスタ
１４の相互コンダクタンスｇｍｃより大きく設定しなけ
ればならないことを意味する。
ただし、相互コンダクタンスｇｍｃを余り小さくすると
トランジスタ１５，１５′のコレクタから取出される出
力電圧の振幅を大きくとることができなくなるので適当
な値を選ぶ必要がある。
トランジスタ１５，１５′のコレクタから取出される出
力電圧の振幅を大きくとることができなくなるので適当
な値を選ぶ必要がある。
第３図は、以上の様なセンスアンプ（ただし、ｇｍＬ／
ｇｍｃ＝４とした）の入力電圧を変化させた場合の出力
電圧の変化を過渡解析シミュレーションにより求めた特
性図である。同図（ａ）はこの発明による出力電圧の波
形図、同図（ｂ）は第７図に示す従来のセンスアンプの
出力電圧波形図、同図（ｃ）は入力電圧の変化を示す波
形図である。
ｇｍｃ＝４とした）の入力電圧を変化させた場合の出力
電圧の変化を過渡解析シミュレーションにより求めた特
性図である。同図（ａ）はこの発明による出力電圧の波
形図、同図（ｂ）は第７図に示す従来のセンスアンプの
出力電圧波形図、同図（ｃ）は入力電圧の変化を示す波
形図である。
これらから明らかな様に、この発明によるセンスアンプ
ではビット線の増幅度及び応答速度が大幅に改善させる
ことが分かる。
ではビット線の増幅度及び応答速度が大幅に改善させる
ことが分かる。
第４図はこの発明の第２の実施例を示すものである。こ
の実施例によれば、ビット線の電圧検出用のトランジス
タ１５，１５′をそれぞれ２つのＰＮＰトランジスタを
ダーリントン接続したものにより構成している。
の実施例によれば、ビット線の電圧検出用のトランジス
タ１５，１５′をそれぞれ２つのＰＮＰトランジスタを
ダーリントン接続したものにより構成している。
この様に、ダーリントン接続を用いた場合には、入力ベ
ース電流を大幅に減少させることができ、しかも入力を
高インピーダンスにできる。また、ベース・エミッタ間
の順方向電圧降下分ＶｆだけＮＰＮトランジスタの飽和
マージンが上がるため、出力電圧を大きく取れるという
利点がある。
ース電流を大幅に減少させることができ、しかも入力を
高インピーダンスにできる。また、ベース・エミッタ間
の順方向電圧降下分ＶｆだけＮＰＮトランジスタの飽和
マージンが上がるため、出力電圧を大きく取れるという
利点がある。
第５図は、第１図に示した実施例をＭＯＳ型半導体記憶
装置に適用した場合の回路図である。同図によれば、ビ
ット線３，４に対してＰチャネルＭＯＳ型のプリチャ−
ジトランジスタ５，５′が接続され、また、負荷ＭＯＳ
トランジスタ１３，１３′はコラムデコーダ信号により
制御されるトランスファゲート２０を介してＮＰＮトラ
ンジスタのコレクタに接続されている。なお、複数対の
ビット線における対応するコレクタはそれぞれ共通に接
続されて共通の負荷ＭＯＳトランジスタに接続されてい
る。
装置に適用した場合の回路図である。同図によれば、ビ
ット線３，４に対してＰチャネルＭＯＳ型のプリチャ−
ジトランジスタ５，５′が接続され、また、負荷ＭＯＳ
トランジスタ１３，１３′はコラムデコーダ信号により
制御されるトランスファゲート２０を介してＮＰＮトラ
ンジスタのコレクタに接続されている。なお、複数対の
ビット線における対応するコレクタはそれぞれ共通に接
続されて共通の負荷ＭＯＳトランジスタに接続されてい
る。
更に、レベルシフトのためのＭＯＳトランジスタ１９に
より、ビット線３，４が電源電圧ＶＤＤより比較的低い
電圧で動作するようにしてある。このことにより、セン
スアンプの出力電圧差を大きくとることができ、センス
アンプから出力端１７までのゲート１６の段数を減らす
ことができるのでその分高速化が図れることとなる。
より、ビット線３，４が電源電圧ＶＤＤより比較的低い
電圧で動作するようにしてある。このことにより、セン
スアンプの出力電圧差を大きくとることができ、センス
アンプから出力端１７までのゲート１６の段数を減らす
ことができるのでその分高速化が図れることとなる。
尚、以上の説明においてはビット線の検出用トランジス
タ１５，１５′をＮＰＮトランジスタとして構成した場
合について説明したが、ＰＮＰトランジスタとしてもよ
いのはもちろんのことである。この場合、定電流源用ト
ランジスタ１４及び負荷ＭＯＳトランジスタ１３，１
３′の極性を合わせる必要がある。
タ１５，１５′をＮＰＮトランジスタとして構成した場
合について説明したが、ＰＮＰトランジスタとしてもよ
いのはもちろんのことである。この場合、定電流源用ト
ランジスタ１４及び負荷ＭＯＳトランジスタ１３，１
３′の極性を合わせる必要がある。
第６図は、半導体集積回路によって第１図で示すセンス
アンプの片側を実現する場合の素子構成を示す素子断面
図である。
アンプの片側を実現する場合の素子構成を示す素子断面
図である。
同図によれば、Ｐ型シリコン基板２１内に、負荷トラン
ジスタ１３、定電流源用トランジスタ１４、及び検出用
トランジスタ１５が形成されている。すなわち、負荷ト
ランジスタ１３はＮ型ウエル２２内にＰ型領域を形成す
ることでソースＳ及びドレインＤを形成し、また定電流
源用トランジスタ１４は基板２１の表面に直接ｎ型領域
を形成することでソースＳ及びドレインＤを形成し、更
に検出用トランジスタ１５はＮ型ウエル２３をコレクタ
Ｃとし、このウエル２３内のＰ型領域をベースＢに、こ
のＰ型領域内のＮ型領域をエミッタＥにするようにして
形成する。
ジスタ１３、定電流源用トランジスタ１４、及び検出用
トランジスタ１５が形成されている。すなわち、負荷ト
ランジスタ１３はＮ型ウエル２２内にＰ型領域を形成す
ることでソースＳ及びドレインＤを形成し、また定電流
源用トランジスタ１４は基板２１の表面に直接ｎ型領域
を形成することでソースＳ及びドレインＤを形成し、更
に検出用トランジスタ１５はＮ型ウエル２３をコレクタ
Ｃとし、このウエル２３内のＰ型領域をベースＢに、こ
のＰ型領域内のＮ型領域をエミッタＥにするようにして
形成する。
この様な構成は周知のＣＭＯＳプロセスを採用すること
により比較的容易に形成し、かつ集積化できる。
により比較的容易に形成し、かつ集積化できる。
以上の様に、本発明によれば、ＣＭＯＳ構成の周辺回路
を含み、電位差検出に使用するトランジスタをエミッタ
共通接続され、コレクタがＭＯＳトランジスタのウェル
と同一工程で形成されたバイポーラトランジスタとし、
ビット線をベースに接続し、コレクタから電位差の増幅
された信号を取り出すようにするとともに、定電流源に
ＭＯＳトランジスタを用いるようにし、バイポーラトラ
ンジスタを非飽和状態、定電流源ＭＯＳトランジスタを
飽和状態で使用するようしているので、ビット線の電圧
差が微小な場合でもその変化を高速に検出し、しかも高
増幅度で出力することができるとともに、製造工程が簡
略で、集積度を向上させた半導体記憶装置のセンスアン
プを提供することができる。
を含み、電位差検出に使用するトランジスタをエミッタ
共通接続され、コレクタがＭＯＳトランジスタのウェル
と同一工程で形成されたバイポーラトランジスタとし、
ビット線をベースに接続し、コレクタから電位差の増幅
された信号を取り出すようにするとともに、定電流源に
ＭＯＳトランジスタを用いるようにし、バイポーラトラ
ンジスタを非飽和状態、定電流源ＭＯＳトランジスタを
飽和状態で使用するようしているので、ビット線の電圧
差が微小な場合でもその変化を高速に検出し、しかも高
増幅度で出力することができるとともに、製造工程が簡
略で、集積度を向上させた半導体記憶装置のセンスアン
プを提供することができる。
第１図はこの発明の実施例を示す回路図、第２図はＭＯ
Ｓトランジスタのドレイン・ソース間電圧とドレイン電
流との関係を示したグラフ、第３図は入出力電圧の変化
を示す特性図、第４図はこの発明の第２の実施例を示す
回路図、第５図は第１図に示した本発明によるセンスア
ンプをＭＯＳ型記憶装置に適用した場合の回路図、第６
図は第１図の実施例の一部をシリコン基板内に実現した
場合の素子断面図、第７図は従来のセンスアンプ及びそ
の周辺回路を示す回路図、第８図は従来提案されている
センスアンプの他の例を示す回路図である。 ３，４……ビット線、１３，１３′……負荷トランジス
タ、１４……定電流源用トランジスタ、１５，１５′…
…検出用トランジスタ、１９，１９′……レベルシフト
用トランジスタ、２０……トランスファゲート。
Ｓトランジスタのドレイン・ソース間電圧とドレイン電
流との関係を示したグラフ、第３図は入出力電圧の変化
を示す特性図、第４図はこの発明の第２の実施例を示す
回路図、第５図は第１図に示した本発明によるセンスア
ンプをＭＯＳ型記憶装置に適用した場合の回路図、第６
図は第１図の実施例の一部をシリコン基板内に実現した
場合の素子断面図、第７図は従来のセンスアンプ及びそ
の周辺回路を示す回路図、第８図は従来提案されている
センスアンプの他の例を示す回路図である。 ３，４……ビット線、１３，１３′……負荷トランジス
タ、１４……定電流源用トランジスタ、１５，１５′…
…検出用トランジスタ、１９，１９′……レベルシフト
用トランジスタ、２０……トランスファゲート。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 5/02 Ａ 7402−5Ｊ
Claims (7)
- 【請求項１】少なくともＮチャネルＭＯＳトランジスタ
とＰチャネルＭＯＳトランジスタで構成された周辺回路
と、ＭＯＳトランジスタで構成されたメモリセルを含
み、このメモリセルに接続された相補的なビット線対に
選択されたメモリセルの情報が現われるようにした半導
体記憶装置に用いられるセンスアンプにおいて、 前記相補的なビット線対にそれぞれベースが接続され、
前記ＭＯＳトランジスタのウェルと同一工程で形成され
たコレクタを有し、エミッタが共通接続された一対のバ
イポーラトランジスタと、 前記バイポーラトランジスタのエミッタ共通接続点にド
レインが、接地線あるいは電源線にソースが接続された
定電流源ＭＯＳトランジスタよりなり、前記センスアン
プが活性化しているときには前記バイポーラトランジス
タを非飽和状態、前記定電流源ＭＯＳトランジスタを飽
和状態で動作させるようにゲート電位が設定された定電
流源手段とを備え、 前記一対のバイポーラトランジスタの各コレクタ端子か
ら前記ビット線対の電位差に対応する増幅信号を得るよ
うにしたことを特徴とする半導体記憶装置のセンスアン
プ。 - 【請求項２】特許請求の範囲第１項記載のセンスアンプ
において、前記定電流源ＭＯＳトランジスタのゲートに
与えられる所定電位は一定のバイアス電位または一定の
信号レベルであることを特徴とする半導体記憶装置のセ
ンスアンプ。 - 【請求項３】特許請求の範囲第１項記載のセンスアンプ
において、前記一対のバイポーラトランジスタのコレク
タに、ゲートが共通された一対のトランスファゲートを
介してそれぞれ能動負荷が接続されたことを特徴とする
半導体記憶装置のセンスアンプ。 - 【請求項４】特許請求の範囲第３項記載のセンスアンプ
において、前記能動負荷がＭＯＳトランジスタであるこ
とを特徴とする半導体記憶装置のセンスアンプ。 - 【請求項５】特許請求の範囲第４項記載のセンスアンプ
において、前記能動負荷用ＭＯＳトランジスタの相互コ
ンダクタンスが前記定電流源ＭＯＳトランジスタの相互
コンダクタンスよりも大きく設定されたことを特徴とす
る半導体記憶装置のセンスアンプ。 - 【請求項６】特許請求の範囲第１項記載のセンスアンプ
において、 前記一対のビット線にドレインを、前記一対のバイポー
ラトランジスタのベースにソースをそれぞれ接続したレ
ベルシフト用ＭＯＳトランジスタを設けたことを特徴と
する半導体記憶装置のセンスアンプ。 - 【請求項７】特許請求の範囲第１項記載のセンスアンプ
において、 前記一対のバイポーラトランジスタのベースにエミッタ
を、前記一対のビット線にベースをそれぞれ接続したバ
イポーラトランジスタを設けたことを特徴とする半導体
記憶装置のセンスアンプ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57144235A JPH0648595B2 (ja) | 1982-08-20 | 1982-08-20 | 半導体記憶装置のセンスアンプ |
| DE8383304743T DE3381762D1 (de) | 1982-08-20 | 1983-08-16 | Leseverstaerkerschaltung fuer eine halbleiterspeicheranordnung. |
| EP83304743A EP0102218B1 (en) | 1982-08-20 | 1983-08-16 | Sense amplifier circuit for semiconductor memory |
| US06/850,082 US4658159A (en) | 1982-08-20 | 1986-04-09 | Sense amplifier circuit for semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57144235A JPH0648595B2 (ja) | 1982-08-20 | 1982-08-20 | 半導体記憶装置のセンスアンプ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1214447A Division JPH0740434B2 (ja) | 1989-08-21 | 1989-08-21 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5934656A JPS5934656A (ja) | 1984-02-25 |
| JPH0648595B2 true JPH0648595B2 (ja) | 1994-06-22 |
Family
ID=15357387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57144235A Expired - Lifetime JPH0648595B2 (ja) | 1982-08-20 | 1982-08-20 | 半導体記憶装置のセンスアンプ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4658159A (ja) |
| EP (1) | EP0102218B1 (ja) |
| JP (1) | JPH0648595B2 (ja) |
| DE (1) | DE3381762D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180081365A (ko) * | 2017-01-06 | 2018-07-16 | 엘지전자 주식회사 | 발전 시스템 및 발전 시스템의 발전기 제동 방법 |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5265060A (en) * | 1983-12-26 | 1993-11-23 | Hitachi, Ltd. | Semiconductor integrated circuit device with power consumption reducing arrangement |
| JPS60136084A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 半導体集積回路装置 |
| JPS613390A (ja) * | 1984-06-15 | 1986-01-09 | Hitachi Ltd | 記憶装置 |
| JPS61117787A (ja) * | 1984-11-13 | 1986-06-05 | Hitachi Ltd | 半導体メモリ回路 |
| US4604534A (en) * | 1984-12-03 | 1986-08-05 | International Business Machines Corporation | Highly sensitive high performance sense amplifiers |
| JP2532831B2 (ja) * | 1985-06-03 | 1996-09-11 | 日本電信電話株式会社 | メモリ回路 |
| JPS6273487A (ja) * | 1985-09-25 | 1987-04-04 | Toshiba Corp | センスアンプ回路 |
| JPS62117190A (ja) * | 1985-11-15 | 1987-05-28 | Hitachi Ltd | 半導体記憶装置 |
| JPH07118642B2 (ja) * | 1986-01-08 | 1995-12-18 | 株式会社東芝 | レベル変換回路 |
| EP0258715B1 (en) * | 1986-08-15 | 1994-06-08 | Nec Corporation | Static random access memory having bi-cmos construction |
| US4961168A (en) * | 1987-02-24 | 1990-10-02 | Texas Instruments Incorporated | Bipolar-CMOS static random access memory device with bit line bias control |
| US4825413A (en) * | 1987-02-24 | 1989-04-25 | Texas Instruments Incorporated | Bipolar-CMOS static ram memory device |
| JP2531671B2 (ja) * | 1987-03-31 | 1996-09-04 | 株式会社東芝 | 半導体記憶装置 |
| JP2598412B2 (ja) * | 1987-07-10 | 1997-04-09 | 株式会社日立製作所 | 半導体記憶装置 |
| US4862421A (en) * | 1988-02-16 | 1989-08-29 | Texas Instruments Incorporated | Sensing and decoding scheme for a BiCMOS read/write memory |
| DE68905240T2 (de) * | 1988-06-01 | 1993-07-15 | Nippon Electric Co | Halbleiterspeichereinrichtung mit hochgeschwindigkeits-lesevorrichtung. |
| US4939693A (en) * | 1989-02-14 | 1990-07-03 | Texas Instruments Incorporated | BiCMOS static memory with improved performance stability |
| US5091879A (en) * | 1989-02-14 | 1992-02-25 | Texas Instruments Incorporated | BiCMOS static memory with improved performance stability |
| JP2601903B2 (ja) * | 1989-04-25 | 1997-04-23 | 株式会社東芝 | 半導体記憶装置 |
| IT1236879B (it) * | 1989-11-22 | 1993-04-26 | Sgs Thomson Microelectronics | Circuito elettronico comparatore |
| JP2533399B2 (ja) * | 1990-05-25 | 1996-09-11 | 三菱電機株式会社 | センスアンプ |
| US5222045A (en) * | 1990-05-25 | 1993-06-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device operable with power supply voltage variation |
| US5239210A (en) * | 1991-01-15 | 1993-08-24 | Crystal Semiconductor, Inc. | Low distortion unity gain amplifier for dac |
| JP2666604B2 (ja) * | 1991-05-31 | 1997-10-22 | 株式会社日立製作所 | 差動増幅器およびこれを用いたラッチ回路並びにラッチ回路を用いたメモリ装置及びその情報読み出し方法 |
| US5270591A (en) * | 1992-02-28 | 1993-12-14 | Xerox Corporation | Content addressable memory architecture and circuits |
| US5287016A (en) * | 1992-04-01 | 1994-02-15 | International Business Machines Corporation | High-speed bipolar-field effect transistor (BI-FET) circuit |
| US5287314A (en) * | 1992-05-26 | 1994-02-15 | Motorola, Inc. | BICMOS sense amplifier with reverse bias protection |
| US5339067A (en) * | 1993-05-07 | 1994-08-16 | Crystal Semiconductor Corporation | Integrated voltage divider and circuit employing an integrated voltage divider |
| JP2004335031A (ja) * | 2003-05-09 | 2004-11-25 | Toshiba Corp | 半導体記憶装置 |
| US8659964B2 (en) * | 2012-03-06 | 2014-02-25 | Freescale Semiconductor, Inc. | Bipolar primary sense amplifier |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1174720A (en) * | 1968-10-29 | 1969-12-17 | Associated Semiconductor Mft | Amplifier Circuit Arrangements |
| US3594590A (en) * | 1968-12-09 | 1971-07-20 | Us Navy | Memory sense amplifier |
| US3760194A (en) * | 1972-01-31 | 1973-09-18 | Advanced Mamory Systems | High speed sense amplifier |
| US3745539A (en) * | 1972-03-20 | 1973-07-10 | Ibm | Latch type regenerative circuit for reading a dynamic memory cell |
| US3789243A (en) * | 1972-07-05 | 1974-01-29 | Ibm | Monolithic memory sense amplifier/bit driver having active bit/sense line pull-up |
| DE2460146C3 (de) * | 1974-12-19 | 1981-11-05 | Ibm Deutschland Gmbh, 7000 Stuttgart | Bipolare Leseschaltung für integrierte Speichermatrix |
| US3986041A (en) * | 1974-12-20 | 1976-10-12 | International Business Machines Corporation | CMOS digital circuits with resistive shunt feedback amplifier |
| US4032801A (en) * | 1975-10-10 | 1977-06-28 | Honeywell Inc. | Electromagnetic radiation intensity comparator apparatus |
| JPS5342633A (en) * | 1976-09-30 | 1978-04-18 | Toshiba Corp | Voltage sense circuit of semiconductor memory device |
| JPS55129994A (en) * | 1979-03-26 | 1980-10-08 | Nec Corp | Semiconductor memory device |
| US4348596A (en) * | 1979-12-27 | 1982-09-07 | Rca Corporation | Signal comparison circuit |
| DE3033174C2 (de) * | 1980-09-03 | 1982-10-21 | Siemens AG, 1000 Berlin und 8000 München | Leseverstärker für einen Bipolar-Speicherbaustein |
| JPS5838873B2 (ja) * | 1980-10-15 | 1983-08-25 | 富士通株式会社 | センス回路 |
| US4425516A (en) * | 1981-05-01 | 1984-01-10 | Zytrex Corporation | Buffer circuit and integrated semiconductor circuit structure formed of bipolar and CMOS transistor elements |
| US4586000A (en) * | 1982-02-10 | 1986-04-29 | Ford Aerospace & Communications Corporation | Transformerless current balanced amplifier |
| JPS58209212A (ja) * | 1982-05-31 | 1983-12-06 | Hitachi Ltd | トランジスタ回路 |
-
1982
- 1982-08-20 JP JP57144235A patent/JPH0648595B2/ja not_active Expired - Lifetime
-
1983
- 1983-08-16 EP EP83304743A patent/EP0102218B1/en not_active Expired
- 1983-08-16 DE DE8383304743T patent/DE3381762D1/de not_active Expired - Lifetime
-
1986
- 1986-04-09 US US06/850,082 patent/US4658159A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180081365A (ko) * | 2017-01-06 | 2018-07-16 | 엘지전자 주식회사 | 발전 시스템 및 발전 시스템의 발전기 제동 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
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| EP0102218B1 (en) | 1990-07-25 |
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| JPS5934656A (ja) | 1984-02-25 |
| EP0102218A3 (en) | 1986-03-19 |
| US4658159A (en) | 1987-04-14 |
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