JPH03286496A - 信号増幅回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の概要〕 信号増幅回路特に、ＤＲＡＭやＳＲＡＭなど半導体メモ
リのメモリセルアレーからセルのデータを引出すデータ
・バス上の微小振幅信号を増幅するのに適した、ＣＭＯ
Ｓでかつ電圧増幅率を高くとれる増幅回路に関し、 ＭＯＳトランジスタのｇｍを高く動作させることにより
増幅段数を減らし、電流を抑制することを目的とし、 ＭＯＳトランジスタと電流制限手段を直列にして電源に
接続し、該ＭＯＳトランジスタのバックゲートを入力端
とし、該ＭＯＳトランジスタと電流制限手段の接続点を
出力端としてなり、該電流制限手段は、該トランジスタ
のＭＯＳゲートを電源に接続したときにドレインに流れ
る最大ドレイン電流と同等以下に該トランジスタのドレ
イン電流を制限する手段である構威とし、またある導電
型の第１のウェル領域の中に形成された逆導電型の第２
のウェル領域に形成されたＭｏ３トランジスタを増幅素
子として有し、該第２のウェル領域を該ＭＯＳトランジ
スタの信号入力端とした構成とする。

［産業上の利用分野〕 本発明は、信号増幅回路特に、ＤＲＡＭやＳＲＡＭなど
半導体メモリのメモリセルアレーからセルのデータを引
出すデータバス上の微小振幅信号を増幅するのに適した
、ＣＭＯ５でかつ電圧増幅率を高くとれる増幅回路に関
する。

メモリセルのデータバスには高々２００ｍＶ〜３００ｍ
Ｖ程度の微小振幅のセル信号しか現われないため、これ
を高速で大振幅に増幅し、それ以降のディジタル系回路
（これは大振幅の入出力信号で動作する）に適した振幅
にしなければならない。

〔従来の技術〕 従来はＣｒ２Ｏ２−ＩＣではこの目的にいわゆるカレン
トミラー型増幅回路が用いられてきた。第５図はその代
表的な例を示す。Ｑ、−Ｑ、がデータバスＤＢ、［）百
に接続された増幅用トランジスタで、Ｑ５〜Ｑｓが負荷
用トランジスタである。トランジスタＱ５とＱ、はカレ
ント稟う一回路を構威し、この構、戒ではＱｓのドレイ
ン電流と同じ電流がＱ。

に流れようとする。このためトランジスタＱ、とＱ、を
ドライブする電流に差があると、その差に応してトラン
ジスタＱ２０Ｑ、のドレイン電圧に差が生し、トランジ
スタＱ５．Ｑ６の電流を均等化するように内部電圧が変
化するので、高い電圧利得が得られる。トランジスタＱ
２０Ｑｓの関係もトランジスタＱｓ＋Ｑ、と同等である
。増幅用トランジスタをＱ２０Ｑ、とＱ！、Ｑ−０２組
もつ理由は、データバスＤＢ、Ｄ百〇差動入力信号に対
して差動出力り、Ｄを得るためである。

なおこの第５図でＱ　Ｉｏ　＋　Ｑ　＋　＋は差動対Ｑ
、とＱｚ＋Ｑ３とＱ４の動作／不動作を制御するトラン
ジスタで、活性化クロックＳＥによりオン／オフする。

データバスＤＢ、Ｉ）百はメモリセルアレイＭＣＡから
延びており、そして■Ｃｅは電源である。差動対は相補
出力を生じるので、Ｄ、［）を得るには本質的には１つ
でよい。しかしこの差動対の相補出力は正確に等振幅、
逆位相ではなく、対称性がよくない。ゲートバイアスを
とる方Ｑｓ＋Ｑ、側の方が、Ｑ６．Ｑｙ側より振幅が小
さく、また波形が歪んでいる。図示のように差動対を２
Ｉ！用いて一方は正相（Ｄ）専用、他方は逆相（Ｄ）専
用とする、０かもり、［）はゲ′−ト電圧を取出す方と
は反対の側から取出すと、対称性のよい相補出力り、Ｄ
が得られる。

〔発明が解決しようとする課題〕

ところで従来のこの回路では、トランジスタＱ１〜Ｑ４
には１００μＡ〜３００μＡ程度の、ある程度大きな電
流を流す必要があった。この理由はトランジスタＱ、〜
Ｑ４のｇｍがもともと低く、微小信号入力を増幅するた
めには、Ｍｏ３トランジスタのｇｍがある程度高くなる
大電流ドレイン領域で動作させる必要があるためである
。ｇｍが低い（バイポーラトランジスタに比べて）のは
ＭｏＳトランジスタの動作機構上の本質であるので、Ｂ
ｉＣＭＯ５構造でバイポーラトランジスタが使用できる
場合は別としてＭｏ３トランジスタだけのＣＭＯＳＩＣ
ではどうしようもなく、増幅回路を多段に接続する′こ
とで電圧利得を得るしかなかった。このため増幅回路の
数が多くなることの上に１段当りの消費電流も多いので
、メモリチップの消費電流が多くなる欠点があった。

このようにＭｏ３トランジスタによる微小信号増幅回路
は消費電流が多く、大容量メモリで一度に多数のデータ
バスのデータを増幅することができない。従ってメモリ
の欠陥検査を出荷時に行うとき、メモリ容量が多いと、
検査時間が膨大になってしまう。この検査コストを下げ
るために、同時検査ビット数を増すことが有効であるが
、従来技術では増幅回路の消費電流の制限からこれは不
可能であった。

本発明は、ＭＯＳトランジスタのｇｍを高く動作させる
ことにより増幅段数を減らし、電流を抑制することを目
的とするものである。

〔課題を解決するための手段〕

第１図に示すように本発明ではＭＯＳ　トランジスタＱ
２°と電流制限手段ＩＬを直列にして電源ＶＣＣとグラ
ンド間に接続して信号増幅回路を構成する。

トランジスタＱｚｏへは人力信号ＶＩＮをそのバックゲ
ートに加える。出力Ｖ。ＵアはトランジスタＱ２゜と電
流制限手段ＩＬとの接続点から取出す。

電流制限手段■、は、トランジスタＱ２°の電流を、そ
のＭＯＳゲートを電源に接続したときにドレインに流れ
る最大ドレイン電流と同等以下に制限する。

ＭＯＳトランジスタＱ２°と電流制限手段ＩＬは第１図
（ａ）に示すようにＩＬが電源ｖＣｃ側であっても、ま
た第１図（ｂ）に示すようにＱ、。がｖｅｃ側であって
もよい。

ＭＯＳトランジスタＱ２°は第１図（ｄ）に示すように
、ある導電型本例ではｎ型の第１の領域ｌｌ内に形成さ
れた反対導電型本例ではＰ型の第２の領域１２内に形成
するとよい。バックゲートである第２の領域１２へ、コ
ンタクト領域１６を介して入力信号Ｖ、Ｎを加える。１
３．１４はソース、ドレイン領域、１５はＭＯＳゲート
である。この第１図（ｄ）は、第１図（ａ）で■、＝０
の場合である。他もこれに準する。

〔作用〕

ＭＯＳトランジスタのバックゲートを入力端子とすると
高いｇｍガ得られ、従って第１図の増幅回路は高い電圧
増幅率を有し、増幅段数を減らして所要電流を抑制する
ことができる。

ＭＯ３Ｉ−ランジスタのバックゲートを入力端子とする
と、入力電圧が過大になったとき、バックゲートとソー
ス間のｐｎ接合が順バイアスされてハックゲートへ少数
キャリヤの注入が起るなどの問題が生しるが、これは電
流制限手段ＩＬにより回避することができる。また、該
少数キャリアの注入で基板電流が発生する恐れがあるが
、これは２重ウェル構造とすることにより回避すること
ができる。

〔実施例〕

第１図で本発明の詳細な説明すると、ＭＯＳトランジス
タＱｚｏのバックゲートに人力信号ＶＩＮを与え、ＭＯ
Ｓゲートへは第１図（ａ）では直流バイアス■Ｇ（ＯＶ
を含む）を与え、第１図（１））ではＭＯＳゲートをソ
ースへ接続する。Ｃは入力容量である。

入力ＶＩＮをＭＯＳトランジスタのバックゲートに与え
ると、該トランジスタのｇｍが大になる。

第１図（Ｃ）はこれを示す図で、曲線Ｃ３はＭＯＳゲー
ト電圧■６は０にしてパックゲート電圧Ｖ、を変化させ
たときのドレイン電流■６を示し、曲線ＣｔはＶ、を０
にしてＶ６を変化させたときのＩａを示す。曲線Ｃ８で
は、 Ｔ の関係があり、曲線Ｃ２では １、＝ｋ　（Ｖ、−Ｖい）？ の関係がある。こ＼でｋはボルツマン定数、Ｔは絶対温
度、ｑは単位素電荷である。図示のようにＭＯＳゲート
に電圧を与えると閾値■いより大きい電圧からドレイン
電流が流れ始め、近似的にはショックレーの解析式によ
れば電流は（ＶＧ−Ｖい）２に比例する。一方、バック
ゲートに電圧を与えると、いわゆる闇値のＭＯＳトラン
ジスタであっても必らず０．８Ｖ以下の電圧Ｖ、でドレ
イン電流Ｉ６が流れ、Ｉｄは近似的にｅｘｐ（ｑ　Ｖ　
ｍ　／　ｋ　Ｔ　）に比例する。０．８　Ｖ以下の電圧
で電流が流れるのは、■おをソースに対して正方向に加
える（ｎＭＯＳで）ので、ハックゲートとソースのｐｎ
接合が順方向にバイアスされるためである。ソースに対
してハックゲートを順バイアスにするとＭＯＳトランジ
スタのチャネル部分の表面ポテンシャルがＶ。

だけ下がるので、ポルツマン分布しているチャネル部分
のキャリア数は■、に対してｅｘｐ　（２０Ｖ　ｍ　）
倍に増大する。このことにより、ＶＧを変化させるより
もＶＩを変化たせた方がＩ、の変化は大きく、言いかえ
ればｇｍが大きい。逆に欠点もある。

これは ■バックゲートとソース間のバイアスを順方向に加える
ので、わずかに入力電流が流れ入力電圧が大きくなると
（０，６５Ｖ以上程度）この電流はｐｎ接合ダイオード
の順方向と同じ極めて大きな電流になること、言いかえ
れば直流的人力インピーダンスが低いことである。更に
交流的入力インピーダンスも低い。即ちこのトランジス
タは第１図（ｄ）の如き断面構造を有するが、入力端子
はＰウェル１２になるため、基板１１との間で広い接合
面積をもつ空乏層が入力容量となる。これによって交流
的入力インピーダンスも低い。

■また、入力電圧が過大になると、ソースルウエル間の
接合の順方向バイアスが深くなり、ウェルの中に少数キ
ャリアの注入が起る。こうすると入力電圧がゼロとなっ
てトランジスタがターンオフするときに、注入されたキ
ャリアの蓄積効果でトランジスタのターンオフが遅くな
ることである。

■同様に入力電圧が過大になると、ソースからウェル中
に注入されたキャリアが拡散して、ｐウェル周囲のｎ領
域に入り、ｎ基板への電流になることである。これは寄
生ｎｐｎバイポーラ動作である。

以上の問題のため、−船釣にはバックゲートを入力端子
にしてスイッチング回路が構成されることはない。

しかしデータバス上の微小電圧を増幅する場合には、も
ともとデータバスは２ＰＦ程度の大きな容量をもってい
るので入力容量が大きいという■の欠点は問題にならな
い。むしろｇｍが大きいという利点が大きい。入力電圧
が過大になったときに少数キャリア注入が起る■■の点
は、回路的工夫で避けられる。即ち、トランジスタに直
列に電流源を接続し、この電流よりも過大なドレイン電
流が流れるバイアス条件になればソース電圧を自動的に
上昇させるという方法で、バックゲート電圧の増大を抑
え、少数キャリアの注入を避けることができる。

第２図に本発明の実施例回路を示す。第５図と同様の回
路であるが、カレントミラー負荷増幅回路の増幅用トラ
ンジスタＱ□〜Ｑｚａがバックゲート入力型になってい
る点と、差動対の動作／不動作制御用トランジスタＱｌ
　ｚ　＋　Ｑ　ｓ　＋が定電流化されている点が異なる
。

従来回路である第５図ではトランジスタＱ、。。

Ｑｌｌは単に差動対（増幅系）の活性化を制御するスイ
ッチ手段にすぎず、これらがオンのときはトランジスタ
Ｑ、〜Ｑ４のソース電圧ははイ接地電位に等しい。しか
し第２図ではこのＱ　Ｉｏ　ｙ　Ｑ　＋　＋相当のトラ
ンジスタＱ３１１　　Ｑｓ□は定電流特性を示すので、
トランジスタＱｚ＋〜Ｑ　ｔａのソース電圧は、Ｑｚｔ
＋　Ｑｚｚが規定する電流を流すのに見合った電圧骨だ
けゲート電圧から降下した電圧に追従する。

これで、バックゲート電圧が過大になってｐウェル１２
中に少数キャリアが過剰注入されることが防げる。この
第２図は第１図（ロ）の実施例である。

トランジスタＱ　３＋　＋　　Ｑ　３　Ｚのゲート電圧
は、ダイオード接続のトランジスタＱ３３によりクラン
プされており、いわゆる５極管領域で動作して定電流性
を示す。トランジスタＱ！ｔ＋Ｑ、２の定電流の値とト
ランジスタＱ、〜Ｑ　ｚ　＜の設計の間に次の関係が成
立てば、少数キャリアの過剰注入はない。

即ち、トランジスタＱ　ｚ　ｌのバックゲートとソース
を接続し、Ｖｗ＝Ｏとした状態でｖＧ側を高くする。■
。＝■ｏ、としたとき流れるドレイン最大電流を１１１
ｓ３と称する。この電流はＭＯ３！−ランジスタとして
流せる最大電流である。従ってトランジスタＱ３□　Ｑ
３□の出力ドレイン電流もこのＩ□、に近い値に設定す
る。そうすればトランジスタＱ　ｚ　Ｉ−Ｑ　ｚ　＜に
はＩ　ＤＳＳ以上の電流は流れないので少数キャリア注
入（バイポーラモード）にはならない。トランジスタＱ
２０、Ｑ、□の出力電流は、トランジスタＱ　３３がゲ
ートに入っており、カレントくラーを構成しているので
、Ｑ、３に流す電流つまりクロックＳＥの振幅と抵抗Ｒ
で決る電流のＱ　ｓｓのｇｍとＱ３２（又はＱ、）のｇ
ｍ比倍の電流になる。

尚、この回路の場合Ｑ　ｚ　＋〜Ｑ　２４のソース電圧
が入力電圧に対して実際には約０．５重程度降下した値
になるので、Ｑｚ＋〜Ｑｚａのドレイン出力電圧は下限
でソース電圧までなので、入力電圧の平衡レベルはあま
り高く設定しない方が出力振幅を大きくとれる。

第３図は別の実施例を示す。こ回路ではバックゲート入
力のＭＯＳトランジスタはＱｚｓ〜Ｑ０、電流制限手段
はトランジスタＱａｓ＋Ｑａｂ等である。

トランジスタＱｔｓとＱｚ７がカレントくラーを構威し
ＱｚｂとＱ、も同様である。Ｃｈｓのドレイン電流はＱ
ｚ７と同じ（又は一定の比率をかけた値）になり、ＤＢ
線の電流に比例する。同様にトランジスタＱｚｂのドレ
イン電流は、百百線の電流に比例する。やはりカレント
ミラーであるトランジスタＱ。。

Ｑ４□で両者の差成分を検出するようにするので、トラ
ンジスタＱｚｂのドレイン電流とトランジスタＱａ３の
ドレインを流の差はＤＢ、　　百百線の電流差に比例す
るようになる。

従ってこの回路でデータバスＤＢ、Ｄ百の信号電流差を
増幅できる。データバスは列選択スイッチ回路Ｃ３Ｗで
アクセスすべきメモリセルのビット線ＢＬ、　百Ｅに接
続される。ここではデータバスは直接ビット線に接続さ
れるのではなく、トランジスタＱａｓ＋Ｑａｂのゲート
とソース・ドレインを介して接続する。このためトラン
ジスタＱｚｑ＋Ｑ００バックゲート入力ＭＯＳトランジ
スタの最大ドレイン電流は、トランジスタＱｓｓ＋Ｑａ
ｂのオン抵抗と電源電圧ＶＣＣで決まる。このオン抵抗
値を適当な値に設定すれば、トランジスタＱｚｓ−Ｑｚ
ｍに過剰な電流が流れて少数キャリアが基板内に顕著に
注入されるという問題は起らない。

第４図は第３図の入力部分のトランジスタＱｚｓ＋Ｑｔ
ｒの断面構造を示す。トランジスタＱ　！＆＋　Ｑｚｓ
も同様である。ｎ型シリコン基板１１にｐウェル２７を
作り、更にその中に作ったｎウェル２６にｐＭＯＳトラ
ンジスタＱｚｓ＋　　ＱＺ？のソース・ドレイン２２〜
２４を形成し、ｎウェルを共通化してこれを入力端とし
ている。ウェルを２重にしたのは次の理由による。即ち
、ｐウェル２７を除いてｎウェル２６のみにすると、前
記順バイアスで基板１１に少数キャリアで注入され、基
板電流が流れる。この処理は厄介であり、これを防ぐに
は２重ウェル構造がよい。ｎ″領域２１はｎウェル２６
へのコンタクト用であり、トランジスタＱｚｓ＋Ｑｔ、
の共通ソース２３とＣＭＯＳゲー）３１．３２は電源Ｖ
ＣＣへ接続し、またＱｚｓのドレイン２４はトランジス
タＱ０へ接続する。トランジスタＱｚ７のドレイン２２
はデータバスＤＢへ接続する。ｐ“領域２５はｐウェル
２７へのコンタクト用である。

ｐウェル２７はバイアス電圧上接地して良いが、別の方
法として入力端子ＤＢまたは出力側のトランジスタＱ□
に接続しても良い。第４図中）はｐウェル２７を接地し
た場合、同（Ｃ）はＱ４Ｉへ接続した場合、同（ｄ）は
ＤＢへ接続した場合の第４図（ａ）の等価回路を示す。

ＱｓｏはＱｚｓ＋Ｑ２？の共通ソース２３とｎウェル２
６とＰウェル２７で形成されるＰｎｐ寄生バイポーラト
ランジスタである。実線矢印ｉ、ばｎウェル２６への注
入電流、点線矢印１２は１１がベース電流となってＱ１
０のエミッタ・コレクタに流れる寄生バイポーラ電流で
ある。

第４図（ａ）ではＱ　ｚ　ｓ　、　Ｑ　ｚ　？　（Ｄ共
通／−４２３をエミッタ、ｎウェル２６をベース、ドレ
イン２２゜２４をコレクタとするラテラルｐｎｐトラン
ジスタもできるが、このトランジスタは１１流増幅率が
小さいので無視することができる。

第４図（ｄ）のようにＰウェル２７を入力端ＤＢへ接続
すると、ｐウェル２７とｎウェル２６は同一信号型位に
なるので、ｐウェル２７とｎウェル２６との間の寄生接
合容量は入力容量にならず、代ってＰウェル２７とｎ基
板１１との間の寄生容量が入力容量になる。これらの入
力容量は差が大きくなく、どちらが有利とも言えないが
、Ｐウェル２７を入力端ＤＢへ接続しておくと、万一過
剰入力電流が流れても、ｎウェル中に注入された少数キ
ャリア（ホール）が拡散して生じる寄生バイポーラ電流
ｉ、は、接地側へ流れるのではなく、データバス側へそ
の負荷電流に加算さして流れる。

このようにすれば、電流の無駄がない。また第４図（Ｃ
）のようにｐウェル２７をトランジスタＱ４１のドレイ
ンに接続すると、寄生バイポーラ電流１２は増幅回路の
出力電流に加算され、電流増幅率が見掛上更に向上して
都合良い。同図（ハ）では寄生バイポーラ電流を単にグ
ランドへ排出するが、これでも前述の基板電流発生は防
げる。

〔発明の効果〕

以上説明したように本発明ではバックゲートを入力端子
としたＭＯＳトランジスタを増幅素子として用いるので
高利得が得られ、少い増幅段数でディジタル回路の論理
レベルに変換できるため、回路の消費電力を減少でき、
メモリのデータバスのように寄生容量の大きい配線上の
微小電圧振幅信号を増幅するのに好適である。

また、寄生バイポーラのターンオンによる電流に対して
は、バックゲート入力トランジスタの電流を制限する回
路を入れることで対応でき、もしくは多重ウェル（ｎウ
ェル中にｎウェルを作る、又はｎウェル中にｐウェルを
作る）構造として外側のウェルを入力端子に接続する、
又は当該回路の出力端子に接続することで、基板あるい
は電源に対して無駄な電流成分とすることが避けられる
。

なお、本回路の方式を用いれば説明に用いたＤＲＡＭの
データバス信号増幅部分だけでなく　ＳＲＡＭやＲＯＭ
等にも用いられる。またメモリ以外にも計測用アナログ
アンプ等にも用いることができる。

【図面の簡単な説明】

第１図は本発明の原理図、 第２１図および第３図は本発明の実施例１および２を示
す回路図、 第４図は第１図で用いるトランジスタの断面構造と等価
回路図、 第５図は従来例を示す回路図である。 第１図でＱ１０はＭＯＳトランジスタ、ＩＬは電流制限
手段、ＶＩＮは入力、ＶＯＵＴは出力、１１゜１２は第
１、第２のウェル領域である。

Claims (1)

1. 【特許請求の範囲】 １、ＭＯＳトランジスタ（Ｑ＿２＿０）と電流制限手段
   （Ｉ＿Ｌ）を直列にして電源に接続し、該ＭＯＳトラン
   ジスタのバックゲートを入力端（Ｖ＿Ｉ＿Ｎ）とし、該
   ＭＯＳトランジスタと電流制限手段の接続点を出力端（
   Ｖ＿Ｏ＿Ｕ＿Ｔ）としてなり、該電流制限手段は、該ト
   ランジスタのＭＯＳゲートを電源に接続したときにドレ
   インに流れる最大ドレイン電流と同等以下に該トランジ
   スタのドレイン電流を制限する手段であることを特徴と
   する信号増幅回路。 ２、ある導電型の第１のウェル領域（１１、２７）の中
   に形成された逆導電型の第２のウェル領域（１２、２６
   ）に形成されたＭＯＳトランジスタを増幅素子として有
   し、 該第２のウェル領域を該ＭＯＳトランジスタの信号入力
   端としたことを特徴とする信号増幅回路。 ３、第１のウェル領域は、信号入力端、信号出力端、電
   源のいずれかに接続されたことを特徴とする請求項２記
   載の信号増幅回路。