JP3320445B2 - 電流メモリセル - Google Patents
電流メモリセルInfo
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- JP3320445B2 JP3320445B2 JP11484992A JP11484992A JP3320445B2 JP 3320445 B2 JP3320445 B2 JP 3320445B2 JP 11484992 A JP11484992 A JP 11484992A JP 11484992 A JP11484992 A JP 11484992A JP 3320445 B2 JP3320445 B2 JP 3320445B2
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
- G11C27/028—Current mode circuits, e.g. switched current memories
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Description
【０００１】
【産業上の利用分野】本発明は保持期間前のサンプル期
間中に電流端子に現われる入力電流にほぼ等しい出力電
流を保持期間中電流端子に供給する電流メモリセルであ
って、第１電流端子と、ソース、ドレインおよびゲート
を有し、ドレインを前記第１電流端子に結合する第１ト
ランジスタと、前の第１トランジスタのソースおよびゲ
ート間に挿入されたコンデンサと、サンプル期間中前の
第１トランジスタのゲートを第１電流端子に結合する第
１スイッチとを具える電流メモリセルに関するものであ
る。
間中に電流端子に現われる入力電流にほぼ等しい出力電
流を保持期間中電流端子に供給する電流メモリセルであ
って、第１電流端子と、ソース、ドレインおよびゲート
を有し、ドレインを前記第１電流端子に結合する第１ト
ランジスタと、前の第１トランジスタのソースおよびゲ
ート間に挿入されたコンデンサと、サンプル期間中前の
第１トランジスタのゲートを第１電流端子に結合する第
１スイッチとを具える電流メモリセルに関するものであ
る。
【０００２】
【従来の技術】この型の電流メモリセルは米国特許第
４，９６７，１４０号から既知である。この従来の型の
電流メモリセルはデジタル−アナログ変換器を正確に較
正し得る電流源として、並びにアナログ離散時間信号処
理（スイッチド電流技術）の電流メモリ、ダイナミック
電流ミラー回路および電流ドライバとして用いることが
できる。これら素子は電流コピアとも称される。
４，９６７，１４０号から既知である。この従来の型の
電流メモリセルはデジタル−アナログ変換器を正確に較
正し得る電流源として、並びにアナログ離散時間信号処
理（スイッチド電流技術）の電流メモリ、ダイナミック
電流ミラー回路および電流ドライバとして用いることが
できる。これら素子は電流コピアとも称される。
【０００３】
【発明が解決しようとする課題】電流メモリセルの第１
トランジスタはしばしば集積回路のＰ型基板のＮＭＯＳ
トランジスタとする。この電流メモリセルは、基板効果
のため、例えば同一基板に形成されたデジタル回路によ
り生ずる基板電圧変化に感応するようになる。保持期間
中、ＮＭＯＳトランジスタのゲートはトリステートとな
り、サンプル期間中生じる電流により確立されるコンデ
ンサの電圧は供給電流を保持するようになる。従ってソ
ースおよび基板間の電圧変化によって基板効果のため、
供給電流に悪影響を及ぼすようになる。この効果は基板
をソースに部分的に接続することにより低減させること
ができる。しかし、これは単に部分効果である。その理
由はゲートが基板の下に直接到達し得ないからである。
また、種々の理由で、電流メモリセルのソースを基板に
接続するのが不所望である場合がしばしばある。さら
に、ＮＭＯＳ電流メモリセルは、同一チップに配置され
た雑音源により発生し、ＮＭＯＳトランジスタにより捕
捉される少数電荷キャリアにも感応するようになる。
トランジスタはしばしば集積回路のＰ型基板のＮＭＯＳ
トランジスタとする。この電流メモリセルは、基板効果
のため、例えば同一基板に形成されたデジタル回路によ
り生ずる基板電圧変化に感応するようになる。保持期間
中、ＮＭＯＳトランジスタのゲートはトリステートとな
り、サンプル期間中生じる電流により確立されるコンデ
ンサの電圧は供給電流を保持するようになる。従ってソ
ースおよび基板間の電圧変化によって基板効果のため、
供給電流に悪影響を及ぼすようになる。この効果は基板
をソースに部分的に接続することにより低減させること
ができる。しかし、これは単に部分効果である。その理
由はゲートが基板の下に直接到達し得ないからである。
また、種々の理由で、電流メモリセルのソースを基板に
接続するのが不所望である場合がしばしばある。さら
に、ＮＭＯＳ電流メモリセルは、同一チップに配置され
た雑音源により発生し、ＮＭＯＳトランジスタにより捕
捉される少数電荷キャリアにも感応するようになる。
【０００４】特定の用途に対してはＮＭＯＳ電流メモリ
セルの代わりにＰＭＯＳ電流メモリセルを用いることが
でき、この際、ＰＭＯＳトランジスタは任意の雑音のな
い電圧源に接続し得るＮ型ウエル内に埋設する。この解
決手段はシステムに供給する入力電流およびこれから出
る出力電流の方向が何ら影響を及ぼさない場合にのみ可
能である。しかし、両型式の電流メモリセル、例えば２
方向デジタル−アナログ変換器を用いる必要のあるシス
テムも存在する。この場合には一方の電流メモリセル
（ＮＭＯＳ）が電流シンクとして作用し、他方の電流メ
モリセル（ＰＭＯＳ）が電流源として作用する。
セルの代わりにＰＭＯＳ電流メモリセルを用いることが
でき、この際、ＰＭＯＳトランジスタは任意の雑音のな
い電圧源に接続し得るＮ型ウエル内に埋設する。この解
決手段はシステムに供給する入力電流およびこれから出
る出力電流の方向が何ら影響を及ぼさない場合にのみ可
能である。しかし、両型式の電流メモリセル、例えば２
方向デジタル−アナログ変換器を用いる必要のあるシス
テムも存在する。この場合には一方の電流メモリセル
（ＮＭＯＳ）が電流シンクとして作用し、他方の電流メ
モリセル（ＰＭＯＳ）が電流源として作用する。
【０００５】本発明の目的は、基板電圧の変化には殆ど
感応せず、同一チップの雑音源の少数電荷キャリアにも
感応しない電流シンク型の電流メモリセルを提供せんと
するにある。
感応せず、同一チップの雑音源の少数電荷キャリアにも
感応しない電流シンク型の電流メモリセルを提供せんと
するにある。
【０００６】
【課題を解決するための手段】本発明は保持期間前のサ
ンプル期間中に電流端子に現われる入力電流にほぼ等し
い出力電流を保持期間中電流端子に供給する電流メモリ
セルであって、第１電流端子と、ソース、ドレインおよ
びゲートを有し、ドレインを前記第１電流端子に結合す
る第１トランジスタと、前の第１トランジスタのソース
およびゲート間に挿入されたコンデンサと、サンプル期
間中前の第１トランジスタのゲートを第１電流端子に結
合する第１スイッチとを具えるものにおいて、第２電流
端子と、各々がソース、ドレインおよびゲートを有し、
第１トランジスタの導電型とは逆の導電型の第２および
第３トランジスタとを具え、第２トランジスタのドレイ
ンを前記第１電流端子に結合し、第３トランジスタのド
レインを第２電流端子に結合し、第２トランジスタのゲ
ートを第３トランジスタのゲートに接続し、第２および
第３トランジスタのゲートおよびソースにより形成され
るゲート−ソース接合を並列に接続し、他に前記第２お
よび第３トランジスタのゲートを保持期間中前記第１電
流端子に結合し、サンプル期間中第２電流端子に結合す
る第２スイッチを具えることを特徴とする。
ンプル期間中に電流端子に現われる入力電流にほぼ等し
い出力電流を保持期間中電流端子に供給する電流メモリ
セルであって、第１電流端子と、ソース、ドレインおよ
びゲートを有し、ドレインを前記第１電流端子に結合す
る第１トランジスタと、前の第１トランジスタのソース
およびゲート間に挿入されたコンデンサと、サンプル期
間中前の第１トランジスタのゲートを第１電流端子に結
合する第１スイッチとを具えるものにおいて、第２電流
端子と、各々がソース、ドレインおよびゲートを有し、
第１トランジスタの導電型とは逆の導電型の第２および
第３トランジスタとを具え、第２トランジスタのドレイ
ンを前記第１電流端子に結合し、第３トランジスタのド
レインを第２電流端子に結合し、第２トランジスタのゲ
ートを第３トランジスタのゲートに接続し、第２および
第３トランジスタのゲートおよびソースにより形成され
るゲート−ソース接合を並列に接続し、他に前記第２お
よび第３トランジスタのゲートを保持期間中前記第１電
流端子に結合し、サンプル期間中第２電流端子に結合す
る第２スイッチを具えることを特徴とする。
【０００７】
【作用】第２および第３トランジスタは第２スイッチと
組合せてサンプル期間および保持期間で反転する入力お
よび出力を有するＮＭＯＳ電流ミラー回路を形成する。
サンプル期間では、第２電流端子に供給される電流を第
１電流端子でコピーし且つ第１トランジスタに入力す
る。保持期間では、第１トランジスタを保持すべき電流
を第１電流端子に流すとともに第２電流端子にコピーす
る。従って保持期間における不正確さは何らの役目も呈
さない。その理由はこの保持期間中の不正確さがサンプ
ル期間の不正確さの反転となるからである。従って基板
電圧の変化は電流ミラー回路の電流転送に何ら影響を及
ぼさない。その理由はこれらの電流変化は両トランジス
タに同様の効果を呈するからである。電流源として配列
された第１トランジスタおよび電流ミラー回路は基板電
圧の変化に感応しない電流シンク型の電流メモリセルを
構成する。第１トランジスタが逆導電型（ＰＭＯＳ）の
トランジスタであるため、このトランジスタは少数電荷
キャリアが流入するのを防止するために分離Ｎウエル内
に形成するようにする。
組合せてサンプル期間および保持期間で反転する入力お
よび出力を有するＮＭＯＳ電流ミラー回路を形成する。
サンプル期間では、第２電流端子に供給される電流を第
１電流端子でコピーし且つ第１トランジスタに入力す
る。保持期間では、第１トランジスタを保持すべき電流
を第１電流端子に流すとともに第２電流端子にコピーす
る。従って保持期間における不正確さは何らの役目も呈
さない。その理由はこの保持期間中の不正確さがサンプ
ル期間の不正確さの反転となるからである。従って基板
電圧の変化は電流ミラー回路の電流転送に何ら影響を及
ぼさない。その理由はこれらの電流変化は両トランジス
タに同様の効果を呈するからである。電流源として配列
された第１トランジスタおよび電流ミラー回路は基板電
圧の変化に感応しない電流シンク型の電流メモリセルを
構成する。第１トランジスタが逆導電型（ＰＭＯＳ）の
トランジスタであるため、このトランジスタは少数電荷
キャリアが流入するのを防止するために分離Ｎウエル内
に形成するようにする。
【０００８】本発明電流メモリセルの第２例は、保持期
間前のサンプル期間中に電流端子に現われる入力電流に
ほぼ等しい出力電流を保持期間中電流端子に供給する電
流メモリセルであって、第１電流端子と、ソース、ドレ
インおよびゲートを有し、ドレインを前記第１電流端子
に結合する第１トランジスタと、前の第１トランジスタ
のソースおよびゲート間に挿入されたコンデンサと、サ
ンプル期間中前の第１トランジスタのゲートを第１電流
端子に結合する第１スイッチとを具えるものにおいて、
第２電流端子と、各々がソース、ドレインおよびゲート
を有し、第１トランジスタの導電型とは逆の導電型の第
２および第３トランジスタとを具え、第２トランジスタ
のドレインを前記第１電流端子に結合し、第３トランジ
スタのドレインを第２電流端子に結合し、第２トランジ
スタのゲートを第３トランジスタのゲートに接続し、第
２および第３トランジスタのゲートおよびソースにより
形成されるゲート−ソース接合を並列に接続し、他に前
記第３トランジスタのゲートおよび第２電流端子間にほ
ぼ一定の電圧差を発生する手段と、前記第２電流端子に
結合されたバイアス電流源とを具えることを特徴とす
る。
間前のサンプル期間中に電流端子に現われる入力電流に
ほぼ等しい出力電流を保持期間中電流端子に供給する電
流メモリセルであって、第１電流端子と、ソース、ドレ
インおよびゲートを有し、ドレインを前記第１電流端子
に結合する第１トランジスタと、前の第１トランジスタ
のソースおよびゲート間に挿入されたコンデンサと、サ
ンプル期間中前の第１トランジスタのゲートを第１電流
端子に結合する第１スイッチとを具えるものにおいて、
第２電流端子と、各々がソース、ドレインおよびゲート
を有し、第１トランジスタの導電型とは逆の導電型の第
２および第３トランジスタとを具え、第２トランジスタ
のドレインを前記第１電流端子に結合し、第３トランジ
スタのドレインを第２電流端子に結合し、第２トランジ
スタのゲートを第３トランジスタのゲートに接続し、第
２および第３トランジスタのゲートおよびソースにより
形成されるゲート−ソース接合を並列に接続し、他に前
記第３トランジスタのゲートおよび第２電流端子間にほ
ぼ一定の電圧差を発生する手段と、前記第２電流端子に
結合されたバイアス電流源とを具えることを特徴とす
る。
【０００９】また、第２および第３トランジスタもＮＭ
ＯＳ電流ミラー回路を構成する。この場合その入力端子
は第２電流端子を形成するとともにバイアス電流源から
電流を受ける。さらにその出力端子は第１電流端子に結
合する。サンプル期間中、第１電流端子に供給される電
流とバイアス電流源のミラー電流との差に等しい電流が
ダイオード配列の第１トランジスタに流れるようにな
る。また、保持期間中電流源として作用する第１トラン
ジスタの電流とバイアス電流源のミラー電流源との和に
等しい電流が第１電流端子に得られるようになる。この
第２例では電流ミラー回路の不正確さは何ら影響を与え
ない。従って基板電圧変化も電流ミラー回路の電流転送
には何ら影響を与えない。その理由はこれら電圧変化が
両トランジスタに同様に影響するからである。また電流
源配列の第１トランジスタと電流ミラー回路の組合せに
よっても基板電圧変化に感応しない電流シンク型の電流
メモリセルを構成する。さらに、この場合には第１トラ
ンジスタは逆導電型（ＰＭＯＳ）を呈するとともに少数
電荷キャリアが導入するのを防止する分離Ｎウエルに形
成する。
ＯＳ電流ミラー回路を構成する。この場合その入力端子
は第２電流端子を形成するとともにバイアス電流源から
電流を受ける。さらにその出力端子は第１電流端子に結
合する。サンプル期間中、第１電流端子に供給される電
流とバイアス電流源のミラー電流との差に等しい電流が
ダイオード配列の第１トランジスタに流れるようにな
る。また、保持期間中電流源として作用する第１トラン
ジスタの電流とバイアス電流源のミラー電流源との和に
等しい電流が第１電流端子に得られるようになる。この
第２例では電流ミラー回路の不正確さは何ら影響を与え
ない。従って基板電圧変化も電流ミラー回路の電流転送
には何ら影響を与えない。その理由はこれら電圧変化が
両トランジスタに同様に影響するからである。また電流
源配列の第１トランジスタと電流ミラー回路の組合せに
よっても基板電圧変化に感応しない電流シンク型の電流
メモリセルを構成する。さらに、この場合には第１トラ
ンジスタは逆導電型（ＰＭＯＳ）を呈するとともに少数
電荷キャリアが導入するのを防止する分離Ｎウエルに形
成する。
【００１０】両電圧変化において、基板およびトランジ
スタの導電型が互いに逆の導電型、即ち、Ｐ型ウエルに
Ｎ型基板、ＰＭＯＳ電流ミラー回路およびＮＭＯＳ蓄積
トランジスタとなるように選定することができる。
スタの導電型が互いに逆の導電型、即ち、Ｐ型ウエルに
Ｎ型基板、ＰＭＯＳ電流ミラー回路およびＮＭＯＳ蓄積
トランジスタとなるように選定することができる。
【００１１】本発明の第３例では、前記第１、第２およ
び第３トランジスタのドレインの少なくとも１つをカス
コード回路を経て関連する電流端子に結合し、このカス
コード回路は、他のバイアス電流源と、ソース、ドレイ
ンおよびゲートを有し、関連する前記第１，第２および
第３トランジスタの導電型と同一導電型のカスコードト
ランジスタおよび負帰還トランジスタとを具え、カスコ
ードトランジスタのドレインを関連する電流端子に接続
し、カスコードトランジスタのソースおよび負帰還トラ
ンジスタのゲートを関連する第１，第２および第３トラ
ンジスタのドレインに接続し、負帰還トランジスタのソ
ースを関連する第１，第２および第３トランジスタのソ
ースに接続し、負帰還トランジスタのドレインおよびカ
スコードトランジスタのゲートをバイアス電流源に接続
するようにしたことを特徴とする。
び第３トランジスタのドレインの少なくとも１つをカス
コード回路を経て関連する電流端子に結合し、このカス
コード回路は、他のバイアス電流源と、ソース、ドレイ
ンおよびゲートを有し、関連する前記第１，第２および
第３トランジスタの導電型と同一導電型のカスコードト
ランジスタおよび負帰還トランジスタとを具え、カスコ
ードトランジスタのドレインを関連する電流端子に接続
し、カスコードトランジスタのソースおよび負帰還トラ
ンジスタのゲートを関連する第１，第２および第３トラ
ンジスタのドレインに接続し、負帰還トランジスタのソ
ースを関連する第１，第２および第３トランジスタのソ
ースに接続し、負帰還トランジスタのドレインおよびカ
スコードトランジスタのゲートをバイアス電流源に接続
するようにしたことを特徴とする。
【００１２】カスコード回路によれば、第１，第２およ
び／または第３トランジスタの出力インピーダンスを著
しく増大する。これがため、第１および第２電流端子の
電圧変化は電流端子を流れる電流に殆ど影響を与えず、
これにより電流メモリセルの精度を増大させるようにす
る。
び／または第３トランジスタの出力インピーダンスを著
しく増大する。これがため、第１および第２電流端子の
電圧変化は電流端子を流れる電流に殆ど影響を与えず、
これにより電流メモリセルの精度を増大させるようにす
る。
【００１３】
【実施例】図面につき本発明の実施例を説明する。図１
は本発明電流メモリセルの第１例を示す。即ち、ＰＭＯ
ＳトランジスタＰ１のソースを正の給電端子１に接続す
る。このトランジスタのゲート−ソース接合をコンデン
サ２により側路し、このコンデンサは別個のコンデン
サ、またはトランジスタＰ１の内部ゲート−ソース容量
により形成する。トランジスタＰ１のドレインを第１電
流端子３に結合する。トランジスタＰ１のゲートおよび
電流端子３間には第１スイッチＳ１を挿入する。このス
イッチＳ１は２つの状態ＡおよびＢを有する。状態Ａで
は、スイッチＳ１によりトランジスタＰ１のゲートを第
１電流端子３に接続する。状態Ｂでは、この接続を遮断
する。また電流メモリセルには２つのＮＭＯＳトランジ
スタＮ１およびＮ２を具え、これらトランジスタのソー
スを負の給電端子４に接続するとともにそのゲートを相
互接続する。トランジスタＮ１のドレインを第１電流端
子３に結合する。トランジスタＮ２のドレインを第２電
流端子５に結合する。第２スイッチＳ２によって、両ト
ランジスタＮ１およびＮ２のゲートを状態Ａ電流端子第
２電流端子に接続するとともに状態Ｂでは第１電流端子
に接続する。トランジスタＮ１およびＮ２は基板に形成
し、これに基板電圧を基板端子６を経て印加する。トラ
ンジスタＰ１は例えば正の給電端子１に接続されたＮ−
ウエル内に形成する。
は本発明電流メモリセルの第１例を示す。即ち、ＰＭＯ
ＳトランジスタＰ１のソースを正の給電端子１に接続す
る。このトランジスタのゲート−ソース接合をコンデン
サ２により側路し、このコンデンサは別個のコンデン
サ、またはトランジスタＰ１の内部ゲート−ソース容量
により形成する。トランジスタＰ１のドレインを第１電
流端子３に結合する。トランジスタＰ１のゲートおよび
電流端子３間には第１スイッチＳ１を挿入する。このス
イッチＳ１は２つの状態ＡおよびＢを有する。状態Ａで
は、スイッチＳ１によりトランジスタＰ１のゲートを第
１電流端子３に接続する。状態Ｂでは、この接続を遮断
する。また電流メモリセルには２つのＮＭＯＳトランジ
スタＮ１およびＮ２を具え、これらトランジスタのソー
スを負の給電端子４に接続するとともにそのゲートを相
互接続する。トランジスタＮ１のドレインを第１電流端
子３に結合する。トランジスタＮ２のドレインを第２電
流端子５に結合する。第２スイッチＳ２によって、両ト
ランジスタＮ１およびＮ２のゲートを状態Ａ電流端子第
２電流端子に接続するとともに状態Ｂでは第１電流端子
に接続する。トランジスタＮ１およびＮ２は基板に形成
し、これに基板電圧を基板端子６を経て印加する。トラ
ンジスタＰ１は例えば正の給電端子１に接続されたＮ−
ウエル内に形成する。
【００１４】サンプル期間中スイッチＳ１およびＳ２は
状態Ａをとる。従ってトランジスタＮ１およびＮ２は電
流ミラー回路を構成し、この場合その第２電流端子５は
入力端子を形成するとともに第１電流端子３は出力端子
を構成する。電流源（図示せず）により第２電流端子５
に供給される電流源Ｉは電流端子３にコピーされるとと
もにダイオードとして配列されたトランジスタＰ１を経
て流れる。トランジスタＰ１を流れる電流を示す電圧を
コンデンサ２の両端間に形成する。サンプル期間後に保
持期間が到来する。次いでスイッチＳ１およびＳ２は状
態Ｂをとる。この場合トランジスタＮ１およびＮ２は電
流ミラー回路を構成し、この場合その第１電流端子３は
入力端子を構成し、第２電流端子５は出力端子を構成す
る。従ってトランジスタＰ１は電流源として配列され、
これにより電流端子３に、前のサンプル期間中にトラン
ジスタＰ１を流れる電流よりも大きな電流を供給する。
この電流はトランジスタＮ１およびＮ２により第２電流
端子５にコピーされるとともに負荷（図示せず）に流れ
るようになる。
状態Ａをとる。従ってトランジスタＮ１およびＮ２は電
流ミラー回路を構成し、この場合その第２電流端子５は
入力端子を形成するとともに第１電流端子３は出力端子
を構成する。電流源（図示せず）により第２電流端子５
に供給される電流源Ｉは電流端子３にコピーされるとと
もにダイオードとして配列されたトランジスタＰ１を経
て流れる。トランジスタＰ１を流れる電流を示す電圧を
コンデンサ２の両端間に形成する。サンプル期間後に保
持期間が到来する。次いでスイッチＳ１およびＳ２は状
態Ｂをとる。この場合トランジスタＮ１およびＮ２は電
流ミラー回路を構成し、この場合その第１電流端子３は
入力端子を構成し、第２電流端子５は出力端子を構成す
る。従ってトランジスタＰ１は電流源として配列され、
これにより電流端子３に、前のサンプル期間中にトラン
ジスタＰ１を流れる電流よりも大きな電流を供給する。
この電流はトランジスタＮ１およびＮ２により第２電流
端子５にコピーされるとともに負荷（図示せず）に流れ
るようになる。
【００１５】電流端子５では、トランジスタ構体Ｐ１、
Ｎ１およびＮ２は電流シンクとして作用し、従って電流
Ｉは電流端子５で捕捉されるようになる。かかる電流シ
ンクは、トランジスタＰ１およびスイッチＳ１の構体と
相補を成す構体でスイッチを有する単一ＮＭＯＳトラン
ジスタにより達成させることができる。この場合には基
板電圧は基板効果のため供給電流に影響を与えるように
なる。この効果は基板を単一ＮＭＯＳトランジスタのソ
ースに部分的に接続することにより低減させることがで
きる。これは常時満足に行い得るものではない。その理
由はこれがゲートの下側の基板まで到達し得ないからで
ある。さらに、特に複雑な集積回路ではソースが接続さ
れた負の給電端子４を基板接続部６に結合するのは不所
望である。図に示す電流メモリセルは基板電圧に不感応
となる電流シンクの特性を示す。ＰＭＯＳトランジスタ
Ｐ１は雑音のない電圧源に接続され得るＮ−ウエルに埋
設する。電流ミラー回路Ｎ１−Ｎ２の電流転送は基板電
圧には影響を受けない。その理由はこれら電流ミラー回
路がこれらトランジスタＮ１およびＮ２に等しく影響を
受けるからである。
Ｎ１およびＮ２は電流シンクとして作用し、従って電流
Ｉは電流端子５で捕捉されるようになる。かかる電流シ
ンクは、トランジスタＰ１およびスイッチＳ１の構体と
相補を成す構体でスイッチを有する単一ＮＭＯＳトラン
ジスタにより達成させることができる。この場合には基
板電圧は基板効果のため供給電流に影響を与えるように
なる。この効果は基板を単一ＮＭＯＳトランジスタのソ
ースに部分的に接続することにより低減させることがで
きる。これは常時満足に行い得るものではない。その理
由はこれがゲートの下側の基板まで到達し得ないからで
ある。さらに、特に複雑な集積回路ではソースが接続さ
れた負の給電端子４を基板接続部６に結合するのは不所
望である。図に示す電流メモリセルは基板電圧に不感応
となる電流シンクの特性を示す。ＰＭＯＳトランジスタ
Ｐ１は雑音のない電圧源に接続され得るＮ−ウエルに埋
設する。電流ミラー回路Ｎ１−Ｎ２の電流転送は基板電
圧には影響を受けない。その理由はこれら電流ミラー回
路がこれらトランジスタＮ１およびＮ２に等しく影響を
受けるからである。
【００１６】トランジスタＮ１およびＮ２の不等性は保
持期間の電流メモリセルはサンプル期間に存在する電流
をコピーする精度には何ら影響を与えない。サンプル期
間および保持期間のにおけるコピーは互いに逆となるた
め、この不等性は除去されるようになる。
持期間の電流メモリセルはサンプル期間に存在する電流
をコピーする精度には何ら影響を与えない。サンプル期
間および保持期間のにおけるコピーは互いに逆となるた
め、この不等性は除去されるようになる。
【００１７】スイッチＳ１およびＳ２は例えばＭＯＳト
ランジスタによって既知のように形成することができ
る。 また、電流メモリセルの精度は電流端子３および
５の電圧変化によっても決まる。これら変化はトランジ
スタＰ１、Ｎ１およびＮ２の有限出力インピーダンスか
ら生じる電流端子を流れる電流に影響を与えるようにな
る。これらトランジスタをカスコード接続することによ
り出力インピーダンスを大きくすることができる。
ランジスタによって既知のように形成することができ
る。 また、電流メモリセルの精度は電流端子３および
５の電圧変化によっても決まる。これら変化はトランジ
スタＰ１、Ｎ１およびＮ２の有限出力インピーダンスか
ら生じる電流端子を流れる電流に影響を与えるようにな
る。これらトランジスタをカスコード接続することによ
り出力インピーダンスを大きくすることができる。
【００１８】図２はトランジスタＰ１、Ｎ１およびＮ２
がそれぞれカスコード回路を具える電流メモリセル第１
例の他の例を示す。しかし、全てのトランジスタがカス
コード回路を具えない場合も存在する。本例では、トラ
ンジスタＮ１のカスコード回路はカスコードトランジス
タＮＣ１と、負帰還トランジスタＮＦ１と、バイアス電
流源７とを具える。カスコードトランジスタＮＣ１およ
び負帰還トランジスタＮＦ１はトランジスタＮ１と同一
導電型とする。カスコードトランジスタＮＣ１のドレイ
ンを第１電流端子３に接続する。カスコードトランジス
タＮＣ１のソースをトランジスタＮ１のドレインに接続
するとともに負帰還トランジスタＮＦ１のゲートに接続
し、この負帰還トランジスタのソースを負の給電端子４
に接続する。カスコードトランジスタＮＣ１のゲートを
負帰還トランジスタＮＦ１のドレインに接続する。バイ
アス電流源７によって負帰還トランジスタＮＦ１のドレ
インにバイアス電流を供給するとともに負帰還トランジ
スタＮＦ１に対する高インピーダンス負荷を形成する。
トランジスタＮ１のドレイン−ソース電圧の変化は負帰
還トランジスタＮＦ１により増幅するとともに反転し、
且つカスコードトランジスタＮＣ１を経て帰還する。こ
れがため、トランジスタＮ１により供給された電流はほ
ぼ一定となる。トランジスタＮ２およびＰ１に対しても
同様のカスコード回路を配列し、従ってカスコードトラ
ンジスタに対しＮＣ２およびＰＣ１の符号を付し、負帰
還トランジスタに対しＮＦ２およびＰＦ１を付し、バイ
アス電流源に対し８および９をそれぞれ付す。
がそれぞれカスコード回路を具える電流メモリセル第１
例の他の例を示す。しかし、全てのトランジスタがカス
コード回路を具えない場合も存在する。本例では、トラ
ンジスタＮ１のカスコード回路はカスコードトランジス
タＮＣ１と、負帰還トランジスタＮＦ１と、バイアス電
流源７とを具える。カスコードトランジスタＮＣ１およ
び負帰還トランジスタＮＦ１はトランジスタＮ１と同一
導電型とする。カスコードトランジスタＮＣ１のドレイ
ンを第１電流端子３に接続する。カスコードトランジス
タＮＣ１のソースをトランジスタＮ１のドレインに接続
するとともに負帰還トランジスタＮＦ１のゲートに接続
し、この負帰還トランジスタのソースを負の給電端子４
に接続する。カスコードトランジスタＮＣ１のゲートを
負帰還トランジスタＮＦ１のドレインに接続する。バイ
アス電流源７によって負帰還トランジスタＮＦ１のドレ
インにバイアス電流を供給するとともに負帰還トランジ
スタＮＦ１に対する高インピーダンス負荷を形成する。
トランジスタＮ１のドレイン−ソース電圧の変化は負帰
還トランジスタＮＦ１により増幅するとともに反転し、
且つカスコードトランジスタＮＣ１を経て帰還する。こ
れがため、トランジスタＮ１により供給された電流はほ
ぼ一定となる。トランジスタＮ２およびＰ１に対しても
同様のカスコード回路を配列し、従ってカスコードトラ
ンジスタに対しＮＣ２およびＰＣ１の符号を付し、負帰
還トランジスタに対しＮＦ２およびＰＦ１を付し、バイ
アス電流源に対し８および９をそれぞれ付す。
【００１９】図３はトランジスタＰ１、Ｎ１およびＮ２
に対し交互のカスコード回路を具える第２の例を示す。
図２に示す回路の負帰還トランジスタＮＦ１、ＮＦ２お
よびＰＦ１は省略するとともにバイアス電流源７、８お
よび９の代わりにバイアス電圧源１０、１１および１２
を用い、これにより好適に選択されたバイアス電流をカ
スコードトランジスタＮＣ１、ＮＣ２およびＰＣ１のゲ
ートに供給する。
に対し交互のカスコード回路を具える第２の例を示す。
図２に示す回路の負帰還トランジスタＮＦ１、ＮＦ２お
よびＰＦ１は省略するとともにバイアス電流源７、８お
よび９の代わりにバイアス電圧源１０、１１および１２
を用い、これにより好適に選択されたバイアス電流をカ
スコードトランジスタＮＣ１、ＮＣ２およびＰＣ１のゲ
ートに供給する。
【００２０】図４は電流メモリセルの第２の例を示す。
本例では、字１に示す第１変形例の回路と同様の回路を
示す。この第２の変形例から明らかなようにスイッチＳ
２は省略する。トランジスタＮ２のゲートおよび第２電
流端子５間の電圧差を短絡回路ライン２１により一定レ
ベルに保持する。電圧ホロワ、例えばソースホロワによ
っても同様の高かを得ることができる。この場合ソース
ホロワのゲートを第２電流端子５に接続するとともにそ
のソースをトランジスタＮ２のゲートに接続する。これ
がため、トランジスタＮ１およびＮ２によって電流ミラ
ー回路を形成し、この場合その第２電流端子５を入力端
子とし、第１電流端子を出力端子とする。第２電流端子
５はバイアス電流源２０に結合し、これによりバイアス
電流ＩＯを発生する。このバイアス電流ＩＯはミラー化
してミラー電流Ｉ１として第１電流端子３に流れる。サ
ンプル期間中スイッチＳ１は状態Ａにある。従って電流
Ｉ３は電流源（図示せず）により第１電流端子３び供給
される。これがため、電流Ｉ１−Ｉ３に等しい差電流Ｉ
２はトランジスタＰ１に流れるようになる。保持期間中
スイッチＳ１は状態Ｂにある。従ってトランジスタＰ１
によって電流Ｉ２＝Ｉ１−Ｉ３を第１電流端子３に供給
し、この電流端子Ｉ２も電流ミラー回路のトランジスタ
Ｎ１およびＮ２によりこの端子から取出す。これがため
電流Ｉ２＝Ｉ１−Ｉ３に等しい電流を第１電流端子３に
供給する。従ってサンプル期間中第１電流端子３に供給
される電流は保持期間中負荷（図示せず）の両端間に得
るようにする。
本例では、字１に示す第１変形例の回路と同様の回路を
示す。この第２の変形例から明らかなようにスイッチＳ
２は省略する。トランジスタＮ２のゲートおよび第２電
流端子５間の電圧差を短絡回路ライン２１により一定レ
ベルに保持する。電圧ホロワ、例えばソースホロワによ
っても同様の高かを得ることができる。この場合ソース
ホロワのゲートを第２電流端子５に接続するとともにそ
のソースをトランジスタＮ２のゲートに接続する。これ
がため、トランジスタＮ１およびＮ２によって電流ミラ
ー回路を形成し、この場合その第２電流端子５を入力端
子とし、第１電流端子を出力端子とする。第２電流端子
５はバイアス電流源２０に結合し、これによりバイアス
電流ＩＯを発生する。このバイアス電流ＩＯはミラー化
してミラー電流Ｉ１として第１電流端子３に流れる。サ
ンプル期間中スイッチＳ１は状態Ａにある。従って電流
Ｉ３は電流源（図示せず）により第１電流端子３び供給
される。これがため、電流Ｉ１−Ｉ３に等しい差電流Ｉ
２はトランジスタＰ１に流れるようになる。保持期間中
スイッチＳ１は状態Ｂにある。従ってトランジスタＰ１
によって電流Ｉ２＝Ｉ１−Ｉ３を第１電流端子３に供給
し、この電流端子Ｉ２も電流ミラー回路のトランジスタ
Ｎ１およびＮ２によりこの端子から取出す。これがため
電流Ｉ２＝Ｉ１−Ｉ３に等しい電流を第１電流端子３に
供給する。従ってサンプル期間中第１電流端子３に供給
される電流は保持期間中負荷（図示せず）の両端間に得
るようにする。
【００２１】図５および図６は第２変形例の第１および
第２例を示し、本例の特徴は図２および図３にそれぞれ
示すものと同一であり、従ってその説明は省略する。
第２例を示し、本例の特徴は図２および図３にそれぞれ
示すものと同一であり、従ってその説明は省略する。
【００２２】電流メモリセルのこれら変形例はＰ型基板
に設けられた２つのＮＭＯＳトランジスタＮ１およびＮ
２と、Ｎ−ウエルに設けられたＰＭＯＳトランジスタを
有するものとして説明した。或は又、電流ミラー回路と
しての２つのＰＭＯＳトランジスタおよび蓄積電流源と
してのＰ−ウエルに設けられた１つのＮＭＯＳトランジ
スタを具えるＮ型基板を基材として用いることもでき
る。
に設けられた２つのＮＭＯＳトランジスタＮ１およびＮ
２と、Ｎ−ウエルに設けられたＰＭＯＳトランジスタを
有するものとして説明した。或は又、電流ミラー回路と
しての２つのＰＭＯＳトランジスタおよび蓄積電流源と
してのＰ−ウエルに設けられた１つのＮＭＯＳトランジ
スタを具えるＮ型基板を基材として用いることもでき
る。
【図１】本発明電流メモリセルの第１例の構成を示す回
路図である。
路図である。
【図２】本発明電流メモリセルの第１例の他の構成を示
す回路図である。
す回路図である。
【図３】本発明電流メモリセルの第１例の更に他の構成
を示す回路図である。
を示す回路図である。
【図４】本発明電流メモリセルの第２例の構成を示す回
路図である。
路図である。
【図５】本発明電流メモリセルの第２例の他の構成を示
す回路図である。
す回路図である。
【図６】本発明電流メモリセルの第２例の更に他の構成
を示す回路図である。
を示す回路図である。
１ 正の給電端子 ２ コンデンサ ３ 第１電流端子 ４ 負の給電端子 ５ 第２電流端子 ６ 基板接続部 ７ バイアス電流源 ８ バイアス電流源 ９ バイアス電流源 １０ バイアス電圧源 １１ バイアス電圧源 １２ バイアス電圧源 Ｐ１ ＰＭＯＳトランジスタ Ｎ１，Ｎ２ ＮＭＯＳトランジスタ Ｓ１，Ｓ２ スイッチ ＰＣ１ カスコードトランジスタ ＰＦ１ 負帰還トランジスタ ＮＣ１，ＮＣ２ カスコードトランジスタ ＮＦ１，ＮＦ２ 負帰還トランジスタ ２０ バイアス電流源 ２１ 短絡回路ライン
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔ ｈｅ Ｎｅｔｈｅｒｌａｎｄｓ (72)発明者 ヘンドリカス ヨハネス スホーウェナ ールス オランダ国 5621 ベーアー アインド ーフェン フルーネバウツウェッハ１ (56)参考文献 米国特許4864217（ＵＳ，Ａ) 米国特許5023489（ＵＳ，Ａ) 米国特許5109169（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G05F 3/24 G11C 27/02 H03M 1/74
Claims (4)
- 【請求項１】 保持期間前のサンプル期間中に電流端子
に現われる入力電流にほぼ等しい出力電流を保持期間中
電流端子に供給する電流メモリセルであって、第１電流
端子（３）と、ソース、ドレインおよびゲートを有し、
ドレインを前記第１電流端子（３）に結合する第１トラ
ンジスタ（Ｐ１）と、前の第１トランジスタ（Ｐ１）の
ソースおよびゲート間に挿入されたコンデンサ（２）
と、サンプル期間中前の第１トランジスタ（Ｐ１）のゲ
ートを第１電流端子（３）に結合する第１スイッチ（Ｓ
１）とを具えるものにおいて、第２電流端子（５）と、
各々がソース、ドレインおよびゲートを有し、第１トラ
ンジスタ（Ｐ１）の導電型とは逆の導電型の第２および
第３トランジスタ（Ｎ１，Ｎ２）とを具え、第２トラン
ジスタ（Ｎ１）のドレインを前記第１電流端子（３）に
結合し、第３トランジスタ（Ｎ２）のドレインを第２電
流端子（５）に結合し、第２トランジスタ（Ｎ１）のゲ
ートを第３トランジスタ（Ｎ２）のゲートに接続し、第
２および第３トランジスタ（Ｎ１，Ｎ２）のゲートおよ
びソースにより形成されるゲート−ソース接合を並列に
接続し、他に前記第２および第３トランジスタ（Ｎ１，
Ｎ２）のゲートを保持期間中前記第１電流端子（３）に
結合し、サンプル期間中第２電流端子（５）に結合する
第２スイッチ（Ｓ２）を具えることを特徴とする電流メ
モリセル。 - 【請求項２】 保持期間前のサンプル期間中に電流端子
に現われる入力電流にほぼ等しい出力電流を保持期間中
電流端子に供給する電流メモリセルであって、第１電流
端子（３）と、ソース、ドレインおよびゲートを有し、
ドレインを前記第１電流端子（３）に結合する第１トラ
ンジスタ（Ｐ１）と、前の第１トランジスタ（Ｐ１）の
ソースおよびゲート間に挿入されたコンデンサ（２）
と、サンプル期間中前の第１トランジスタ（Ｐ１）のゲ
ートを第１電流端子（３）に結合する第１スイッチ（Ｓ
１）とを具えるものにおいて、第２電流端子（５）と、
各々がソース、ドレインおよびゲートを有し、第１トラ
ンジスタ（Ｐ１）の導電型とは逆の導電型の第２および
第３トランジスタ（Ｎ１，Ｎ２）とを具え、第２トラン
ジスタ（Ｎ１）のドレインを前記第１電流端子（３）に
結合し、第３トランジスタ（Ｎ２）のドレインを第２電
流端子（５）に結合し、第２トランジスタ（Ｎ１）のゲ
ートを第３トランジスタ（Ｎ２）のゲートに接続し、第
２および第３トランジスタ（Ｎ１，Ｎ２）のゲートおよ
びソースにより形成されるゲート−ソース接合を並列に
接続し、他に前記第３トランジスタ（Ｎ２）のゲートお
よび第２電流端子（５）間にほぼ一定の電圧差を発生す
る手段（２１）と、前記第２電流端子（５）に結合され
たバイアス電流源（２０）とを具えることを特徴とする
電流メモリセル。 - 【請求項３】 前記第１、第２および第３トランジスタ
（Ｐ１，Ｎ１，Ｎ２）のドレインの少なくとも１つをカ
スコード回路を経て関連する電流端子（３，３，５）に
結合し、このカスコード回路は、他のバイアス電流源
（９，７，８）と、ソース、ドレインおよびゲートを有
し、関連する前記第１，第２および第３トランジスタの
導電型と同一導電型のカスコードトランジスタ（ＰＣ
１，ＮＣ１，ＮＣ２）および負帰還トランジスタ（ＰＦ
１，ＮＦ１，ＮＦ２）とを具え、カスコードトランジス
タのドレインを関連する電流端子に接続し、カスコード
トランジスタのソースおよび負帰還トランジスタのゲー
トを関連する第１，第２および第３トランジスタのドレ
インに接続し、負帰還トランジスタのソースを関連する
第１，第２および第３トランジスタのソースに接続し、
負帰還トランジスタのドレインおよびカスコードトラン
ジスタのゲートをバイアス電流源に接続するようにした
ことを特徴とする請求項１または２に記載の電流メモリ
セル。 - 【請求項４】 前記第１、第２および第３トランジスタ
（Ｐ１，Ｎ１，Ｎ２）のドレインの少なくとも１つをカ
スコード回路により関連する電流端子（３，３，５）に
結合し、このカスコード回路は、バイアス電圧源（１
２，１０，１１）と、ソース、ドレインおよびゲートを
有し、関連する前記第１，第２および第３トランジスタ
の導電型と同一導電型のカスコードトランジスタ（ＰＣ
１，ＮＣ１，ＮＣ２）を具え、前記カスコードトランジ
スタのドレインを関連する電流端子に接続し、カスコー
ドトランジスタのソースを関連する前記第１，第２およ
び第３トランジスタのドレインに接続し、カスコードト
ランジスタのゲートをバイアス電圧源に接続するように
したことを特徴とする請求項１または２に記載の電流メ
モリセル。
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|---|---|---|---|
| EP91201102 | 1991-05-08 | ||
| NL91201102:0 | 1991-05-08 |
Publications (2)
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|---|---|
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Family Applications (1)
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|---|---|---|---|
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| US5760616A (en) * | 1995-09-05 | 1998-06-02 | Lucent Technologies, Inc. | Current copiers with improved accuracy |
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| CN112394767B (zh) * | 2020-11-26 | 2022-04-05 | 辽宁大学 | 一种衬底电位可控的低压差分驱动器电路 |
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| GB2231424A (en) * | 1989-05-10 | 1990-11-14 | Philips Electronic Associated | Integrator circuit |
| GB2234835A (en) * | 1989-08-07 | 1991-02-13 | Philips Electronic Associated | Intergrator circuit |
-
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- 1992-05-04 DE DE69221374T patent/DE69221374T2/de not_active Expired - Fee Related
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- 1992-05-07 JP JP11484992A patent/JP3320445B2/ja not_active Expired - Fee Related
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| JPH05181554A (ja) | 1993-07-23 |
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| EP0513893A3 (en) | 1993-08-18 |
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