KR920022287A - 전류 메모리 셀 - Google Patents

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KR920022287A
KR920022287A KR1019920007567A KR920007567A KR920022287A KR 920022287 A KR920022287 A KR 920022287A KR 1019920007567 A KR1019920007567 A KR 1019920007567A KR 920007567 A KR920007567 A KR 920007567A KR 920022287 A KR920022287 A KR 920022287A
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보우터 요한네스 그로네밸드 디르크
요한네나스 쇼베나르스 헨드리쿠스
Original Assignee
프레데릭 얀 스미트
엔.브이.필립스 글로아이람펜파브리켄
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C27/024—Sample-and-hold arrangements using a capacitive memory element
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  • Analogue/Digital Conversion (AREA)
  • Amplifiers (AREA)

Abstract

내용 없음.

Description

전류 메모리 셀
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 전류 메모리 셀의 제1변형 실시예의 도시도.

Claims (4)

  1. 제1전류 단자(3)와, 소스, 상기 제1전류 단자(3)에 연결된 드레인과 게이트를 가지는 제1트랜지스터(P1)와, 상기 제1트랜지스터(P1)의 소스와 게이트 삽입된 캐패시터(2)와, 샘플 간격동안에 제1트랜지스터(P1)의 게이트를 제1전류 단자에 결합하기 위한 제1스위치(S1)를 구비하여 홀드 간격에 앞선 샘플 간격동안에 전류 단자에 인가된 입력단자와 거의 동일한 출력 전류를 홀드 간격동안에 전류 단자에 공급하기 위한 전류 메모리 셀에 있어서, 상기 전류 메모리 셀은 제2전류 단자(5)와, 소스, 드레인 게이트를 갖고 제1트랜지스터(P1)와 반대 전도 형태의 제2 및 제3트랜지스터(N1,N2)를 구비하고, 여기서, 상기 제2트랜지스터(N1)의 드레인은 제1전류 단자(3)에 연결되고 제3트랜지스터(N2)의 드레인은 제2전류 단자(5)에 연결되고 상기 제2트랜지스터(N1)의 게이트는 제3트랜지스터(N2)의 게이트에 연결되고, 게이트-소스 정션은 병렬로 접속된 제2 및 제3트랜지스터(N1,N2)의 게이트와 소스에 의해 형성되며, 홀드 간격 동안에는 제2 및 제3트랜지스지스터(N1,N2)의 게이트는 제1전류 단자(3)에 결합하고 샘플 간격동안에는 제2전류 단자(5)에 결합하기 위한 제2스위치(S2)를 구비하는 것을 특징으로 하는 전류 메모리 셀.
  2. 제1전류 단자(3)와, 소스, 상기 제1전류 단자(3)에 연결된 드레인과 게이트를 가지는 제1트랜지스터(P1)와, 상기 제1트랜지스터(P1)의 소스와 게이트 사이에 삽입된 캐패시터(2)와, 샘플 간격동안에 제1트랜지스터(P1)의 게이트를 제1전류 단자(3)에 결합하기 위한 제1스위치(S1)를 포함하며, 홀드 간격에 앞선 샘플 간격동안에 전류 단자에 인가된 입력 전류와 거의 동일한 출력 전류를 홀드 간격동안에 전류 단자에 공급하기 위한 전류 메모리 셀에 있어서, 제2전류 단자(5)와, 소스, 드레인 및 게이트를 가지고 제1트랜지스터(P1) 반대 전도 형태의 제2 및 제3트랜지스터(N1,N2)를 구비하고, 상기 제2트랜지스터(N1)의 드레인은 제1전류단자(3)에 연결되고, 상기 제3트랜지스터(N2)의 드레인은 제2전류 단자(5)에 연결되고, 제2트랜지스터(N1)의 게이트는 상기 제3트랜지스터(N2)의 게이트에 접속되고 게이트-소스 정션은 병렬로 접속된 제2 및 제3트랜지스터(N1,N2)의 게이트와 소스에 의해 형성되며, 상기 제3트랜지스터(N2)의 게이트와 제2전류단자(5) 사이에서 거의 일정한 전압차를 발생하기 위한 수단(21)을 구비하는 것을 특징으로 하는 전류 메모리 셀.
  3. 제1항 또는 제2항에 있어서, 상기 제1, 제2 및 제3트랜지스터(P1,N1,N2)의 드레인중 적어도 하나는 캐스코드 회로를 통해 관련 전류단자(3,3,5)에 결합되며, 다른 바이어스 전류원(9,7,8)과, 소스, 드레인, 게이트를 가지고 관련된 제1, 제2 및 제3트랜지스터와 같은 전도 형태의 캐스코드 트랜지스터(PC1,NC1,NC2) 및 네가티브 피드백 트랜지스터(PF1,NF1,NF2) 둘다를 구비하며, 상기 캐스코드 트랜지스터의 드레인은 관련 전류 단자에 접속되며, 캐스코드 트랜지스터의 소스와 네가티브 피드백 트랜지스터의 게이트는 관련된 제1, 제2 및 제3트랜지스터의 드레인에 접속되며, 상기 네가티브피드백 트랜지스터의 소스는 관련된 제1, 제2 및 제3트랜지스터의 소스에 연결되고, 상기 네가티브 피드백 트랜지스터의 드레인과 캐스코드 트랜지스터의 게이트는 바이어스 전류원에 접속된 것을 특징으로 하는 전류 메모리 셀.
  4. 제1항 또는 제2항에 있어서, 상기 제1, 제2 및 제3트랜지스터(P1,N1,N2)의 드레인중 적어도 하나는 캐스코드 회로에 의해 관련 전류 단자(3,3,5)에 연결되며, 바이어스 전압원(12,10,11)과, 소스, 드레인, 게이트를 가지고 관련된 제1, 제2 및 제3트랜지스터와 같은 전로 형태의 캐스코드 트랜지스터(PC1,NC1,NC2)를 구비하며, 캐스코드 트랜지스터의 드레인은 관련 전류 단자에 접속되며, 캐스코드 트랜지스터의 소스는 관련된 제1, 제2 및 제3트랜지스터와 드레인에 접속되며 캐스코드 트랜지스터의 게이트는 바이어스 전압원에 접속된 것을 특징으로 하는 전류 메모리 셀.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920007567A 1991-05-08 1992-05-04 전류 메모리 셀 KR100263600B1 (ko)

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