JPS6010904A - 差動増幅器 - Google Patents
差動増幅器Info
- Publication number
- JPS6010904A JPS6010904A JP58118521A JP11852183A JPS6010904A JP S6010904 A JPS6010904 A JP S6010904A JP 58118521 A JP58118521 A JP 58118521A JP 11852183 A JP11852183 A JP 11852183A JP S6010904 A JPS6010904 A JP S6010904A
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- JP
- Japan
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- pair
- channel
- transistor
- bipolar transistors
- power supply
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は差動増幅器に係り、荷に半導体メモリに用いら
れる差動増幅器に関する。
れる差動増幅器に関する。
半導体メモリの高速動作を実現するために、ビット線の
電位の変化の振幅を小さくする方法がある。これは半導
体メモリが大容量に1よるにともlよいビット線の容量
が増大し、ピッ) IIの電位が変化しにくくなるので
、変化の振幅を小さくして高速化を図ろうとするもので
ある。ビット線の電位の変化の振幅を小さくすると、そ
れだけ高感度かつ高速の差動増幅器が必要となる。
電位の変化の振幅を小さくする方法がある。これは半導
体メモリが大容量に1よるにともlよいビット線の容量
が増大し、ピッ) IIの電位が変化しにくくなるので
、変化の振幅を小さくして高速化を図ろうとするもので
ある。ビット線の電位の変化の振幅を小さくすると、そ
れだけ高感度かつ高速の差動増幅器が必要となる。
このような高感度かつ高速の差動増幅器とし℃は、MO
S )ランジスタにより構成したものよりもバイポーラ
トランジスタにより構成したものの方が増幅率、スイッ
チング速度、製造工程におけるバラツキの点で伐れてい
る。従来のノくイボーラトランジスタによる差動増11
11′ii器χ巣1図に示−「。
S )ランジスタにより構成したものよりもバイポーラ
トランジスタにより構成したものの方が増幅率、スイッ
チング速度、製造工程におけるバラツキの点で伐れてい
る。従来のノくイボーラトランジスタによる差動増11
11′ii器χ巣1図に示−「。
エミッタが共通接続された一対のnpn/’イポーラト
ランジスタ1,2のコレクタには一対の負荷抵抗4,5
が接続されているc、npnノくイポーラトランジスタ
1,2の共通接続されたエミッタにを家電流係としての
npnノ(イボーラトランジスタ3のコレクタが接続さ
れている。11p 11)(イボーラトランジスタ30
ペースには定電圧VBが印加され、コレクタは抵抗6を
介して接地されてし・る。一対のnpnバイポーラトラ
ンジスタ1,20ベースに一対の入力Sin 、 Si
n を入力し、コレクタから一対の出力5out 、
5outをとりだす。
ランジスタ1,2のコレクタには一対の負荷抵抗4,5
が接続されているc、npnノくイポーラトランジスタ
1,2の共通接続されたエミッタにを家電流係としての
npnノ(イボーラトランジスタ3のコレクタが接続さ
れている。11p 11)(イボーラトランジスタ30
ペースには定電圧VBが印加され、コレクタは抵抗6を
介して接地されてし・る。一対のnpnバイポーラトラ
ンジスタ1,20ベースに一対の入力Sin 、 Si
n を入力し、コレクタから一対の出力5out 、
5outをとりだす。
この差動増幅器の出力振幅ΔvOutは、抵抗6の抵抗
値r B 1と抵抗4,5の抵抗値r。1.r0□によ
り定まり、次式で示される。
値r B 1と抵抗4,5の抵抗値r。1.r0□によ
り定まり、次式で示される。
ただし■Fはこのnpnバイポーラトランジスタ1゜2
の順方向電圧である。
の順方向電圧である。
しかしながらこの従来の差動増幅器では、入力Sin
、 Sin の電圧が低(なるとnpn〕くイボーラト
ランジスタ3が飽和して差動増幅器として動作しな(な
るという問題がある。例えばVB= 1.2 Vとする
。またnpnバイポーラトランジスタ1,2のエミッタ
の共通接続点への電位vAは、入力Sinの方が高電位
として、■A=■5in−■、であられされる。npn
バイポーラトランジスタ3か飽和しないためには、飽和
し始めるコレクターベース間[圧ヲ−0,2V トすル
ト、vA−vBン−0,2Vでなければならない。今V
F= 0.8 Vとすると、入力Sinの電位■8in
は、 ■Sin” v、+vF、l>vB−0,2+VF=
t、sv、n> t、s v となり、入力Sin、S百 の高電位は1.8V以上な
ければならない。
、 Sin の電圧が低(なるとnpn〕くイボーラト
ランジスタ3が飽和して差動増幅器として動作しな(な
るという問題がある。例えばVB= 1.2 Vとする
。またnpnバイポーラトランジスタ1,2のエミッタ
の共通接続点への電位vAは、入力Sinの方が高電位
として、■A=■5in−■、であられされる。npn
バイポーラトランジスタ3か飽和しないためには、飽和
し始めるコレクターベース間[圧ヲ−0,2V トすル
ト、vA−vBン−0,2Vでなければならない。今V
F= 0.8 Vとすると、入力Sinの電位■8in
は、 ■Sin” v、+vF、l>vB−0,2+VF=
t、sv、n> t、s v となり、入力Sin、S百 の高電位は1.8V以上な
ければならない。
第2図に示すよ1.cMO8半導体メモリにおけるカラ
ムデコーダの回路の場合、ビット線BL 。
ムデコーダの回路の場合、ビット線BL 。
BT、の信号は、カラムデコード信号CDがゲートに入
力された伝送ゲート7.8を通してセンス線S、百に出
力される。センス線Sの電位v8は、カラムデコード信
号CDがHレベルすなわち電源電圧V のとぎ、しきい
値電圧夕■Tつとすると、C ■S−■CC−vTH となる。基板バイアス効果を考慮したしきい値電圧V
により電圧■ と電像゛亀圧■。0の関係THS は、第3図に示すような測定回路により、実験的に第4
図で示すようになる。したがってセンス線Sの(位v8
が1.8v以上になるためには第4図から′電源電圧■
。0は3,4V以上でなければならない。
力された伝送ゲート7.8を通してセンス線S、百に出
力される。センス線Sの電位v8は、カラムデコード信
号CDがHレベルすなわち電源電圧V のとぎ、しきい
値電圧夕■Tつとすると、C ■S−■CC−vTH となる。基板バイアス効果を考慮したしきい値電圧V
により電圧■ と電像゛亀圧■。0の関係THS は、第3図に示すような測定回路により、実験的に第4
図で示すようになる。したがってセンス線Sの(位v8
が1.8v以上になるためには第4図から′電源電圧■
。0は3,4V以上でなければならない。
このように従来の差動増幅器は動作電圧の最低直圧が高
いため、MOS 半導体メモリのよう1.c−低い電源
電圧では動作できず、バイポーラトランジスタによる差
動増幅器をMOS半導体メモリに適用することができな
かった。
いため、MOS 半導体メモリのよう1.c−低い電源
電圧では動作できず、バイポーラトランジスタによる差
動増幅器をMOS半導体メモリに適用することができな
かった。
本発明は上記事情を考!してなされたもので、低い電源
′電圧で動作でざる差動増幅器を提供することを目的と
する。
′電圧で動作でざる差動増幅器を提供することを目的と
する。
この目的ヶ達成するために、本発明による差動増幅回路
は、エミッタが共通接続された一対のnpnバイポーラ
トランジスタのハ1流源とし−CnチャンネルMO8)
ランジスタを用い、・電荷として並列接続されたnチャ
ンネルMOS トランジスタとnチャンネルMOS )
ランジスタを用いたことを特徴とする。
は、エミッタが共通接続された一対のnpnバイポーラ
トランジスタのハ1流源とし−CnチャンネルMO8)
ランジスタを用い、・電荷として並列接続されたnチャ
ンネルMOS トランジスタとnチャンネルMOS )
ランジスタを用いたことを特徴とする。
また負荷としてのnチャンネルMOS )ランジスタは
、デプレツンヨン型のnチャンネルMOSトランジスタ
でもよく、イントリンシック型のMOS )ランジスタ
でもよい。
、デプレツンヨン型のnチャンネルMOSトランジスタ
でもよく、イントリンシック型のMOS )ランジスタ
でもよい。
本発明の第1の実施例による差動増幅器を第5図に示す
。一対のnpnバイポーラトランジスタ11.12はエ
ミッタが共通接続されており、この共通接続点Aには電
流源としてnチャンネルMOS )ランジスタ17が設
けられている。nチャンネルMOS )ランジスタ17
のドレインは共通接続黒人に接続され、ゲートは電源に
接続され、ソースは接地されている。npnバイポーラ
トランジスタ11のコレクタには、負荷として並列接続
されたnチャンネルMOS )ランジスタ13とnチャ
ンネルMOS トランジスタ15が設けられている。n
チャンネルMOS )ランジスタ13のドレインはnp
Hバイポーラトランジスタ11のコレクタに接続され、
ゲートは接地され、ソースは電源に接続されている。n
チャンネルMOS )ランジスタ15のソースはnpn
バイポーラトランジスタ11のコレクタに接続され、ゲ
ートとドレインはti、源に接続されている。1lpn
バイポーラトランジスタ12のコレクタにも、同様に負
荷として並列接続されたnチャンネルMOS )ランジ
スタ14と!1チャンネルMO8)ランジスタ16が設
けられている。nチャンネルMOS )ランジスタ14
のドレインはnpnバイポーラトランジスタ11のコレ
クタに接続され、ゲートは接地され、ソースは電源に接
続されている。nチャンネルMOS )ランジスタ16
のソースはnpnバイポーラトランジスタ11のコレク
タに接続され、ゲートとドレインは電源に接続されてい
る。入力Sin、Sinはnpnバイポーラトランジス
タ11゜12のベースに入力され、出力5out、 5
out はnpnバイポーラトランジスタ11 、12
のコレクタから出力される。
。一対のnpnバイポーラトランジスタ11.12はエ
ミッタが共通接続されており、この共通接続点Aには電
流源としてnチャンネルMOS )ランジスタ17が設
けられている。nチャンネルMOS )ランジスタ17
のドレインは共通接続黒人に接続され、ゲートは電源に
接続され、ソースは接地されている。npnバイポーラ
トランジスタ11のコレクタには、負荷として並列接続
されたnチャンネルMOS )ランジスタ13とnチャ
ンネルMOS トランジスタ15が設けられている。n
チャンネルMOS )ランジスタ13のドレインはnp
Hバイポーラトランジスタ11のコレクタに接続され、
ゲートは接地され、ソースは電源に接続されている。n
チャンネルMOS )ランジスタ15のソースはnpn
バイポーラトランジスタ11のコレクタに接続され、ゲ
ートとドレインはti、源に接続されている。1lpn
バイポーラトランジスタ12のコレクタにも、同様に負
荷として並列接続されたnチャンネルMOS )ランジ
スタ14と!1チャンネルMO8)ランジスタ16が設
けられている。nチャンネルMOS )ランジスタ14
のドレインはnpnバイポーラトランジスタ11のコレ
クタに接続され、ゲートは接地され、ソースは電源に接
続されている。nチャンネルMOS )ランジスタ16
のソースはnpnバイポーラトランジスタ11のコレク
タに接続され、ゲートとドレインは電源に接続されてい
る。入力Sin、Sinはnpnバイポーラトランジス
タ11゜12のベースに入力され、出力5out、 5
out はnpnバイポーラトランジスタ11 、12
のコレクタから出力される。
nチャンネルMOS )ランジスタ17とnチャンネル
MOS )ランジスタ13の相互コンダクタンスの比は
、nチャンネルMOS )ランジスタ15がないものと
仮定して、nチャンネルMOS )ランジスタ13のド
レインがOv付近になるように選ぶ。
MOS )ランジスタ13の相互コンダクタンスの比は
、nチャンネルMOS )ランジスタ15がないものと
仮定して、nチャンネルMOS )ランジスタ13のド
レインがOv付近になるように選ぶ。
また、nチャンネルMOS )ランジスタ17とnチャ
ンネルMOS )ランジスタ15の相互コンダクタンス
の比は、nチャンネルMOS トランジスタ13がない
ものと仮定して、nチャンネルMOS )ランジスタ1
5のソースがゲートよりほぼしきい値電正分だゆ下がる
ように選ぶ。nチャンネルMOSトランジスタ15とp
チャンネルMO8)ランジスタ14についても同様であ
る。
ンネルMOS )ランジスタ15の相互コンダクタンス
の比は、nチャンネルMOS トランジスタ13がない
ものと仮定して、nチャンネルMOS )ランジスタ1
5のソースがゲートよりほぼしきい値電正分だゆ下がる
ように選ぶ。nチャンネルMOSトランジスタ15とp
チャンネルMO8)ランジスタ14についても同様であ
る。
今、入力Sinの方が入力「品より電圧が高いとすると
、nチャンネルMO8)ランジスタ17で定まる電流は
、npHバイポーラトランジスタ11を流れ、pチャン
ネルMO8)ランジスタ13とnチャンネルMO8)ラ
ンジスタ15を流れる。このように電流が流れても、前
述したようにトランジスタ間の相互コンダクタンスを選
んでおけばnpnバイポーラトランジスタ11のコレク
タの電圧すなわち出力5outの電圧は、電源電圧■。
、nチャンネルMO8)ランジスタ17で定まる電流は
、npHバイポーラトランジスタ11を流れ、pチャン
ネルMO8)ランジスタ13とnチャンネルMO8)ラ
ンジスタ15を流れる。このように電流が流れても、前
述したようにトランジスタ間の相互コンダクタンスを選
んでおけばnpnバイポーラトランジスタ11のコレク
タの電圧すなわち出力5outの電圧は、電源電圧■。
。 よりほぼnチャンネルMO3)ランジスタ15のし
きい値分だけ下がった値となる。一方npnバイポーラ
トランジスタ12の方には電流が流れないため、出力5
outの直圧は′電源電圧■。0 となる。
きい値分だけ下がった値となる。一方npnバイポーラ
トランジスタ12の方には電流が流れないため、出力5
outの直圧は′電源電圧■。0 となる。
入力Sin 、 Sinが、第2図に示すようなカラム
デコーダのセンス線s、百からの信号である場合、病い
方の゛低圧は電源電圧■。。 よりしきい値分だけ下が
った値となる。しかし高電圧の入力Sinが、入力した
方のnpnバイポーラトランジスタ11の出力5欝の電
圧も、同様に電源電圧V。。
デコーダのセンス線s、百からの信号である場合、病い
方の゛低圧は電源電圧■。。 よりしきい値分だけ下が
った値となる。しかし高電圧の入力Sinが、入力した
方のnpnバイポーラトランジスタ11の出力5欝の電
圧も、同様に電源電圧V。。
よりほぼしきい値甫、正分だけ下がった値であるため、
npnバイポーラトランジスタ11が飽和してしまうこ
とはない。
npnバイポーラトランジスタ11が飽和してしまうこ
とはない。
また電流供給用のnチャンネルMO8)ランジスタは、
そのドレインの電圧が0■付近まで下がっても動作する
ため、センス線S、Sの信号の電圧vSが、VF(=O
08V)まで下がっても動作する。この時の電源電圧V
。0 は第4図より約2vとなる。すなわち、従来は3
,4■以下の電源電圧では動作しなかったが、本実施例
によれば2■でも動作可能である。
そのドレインの電圧が0■付近まで下がっても動作する
ため、センス線S、Sの信号の電圧vSが、VF(=O
08V)まで下がっても動作する。この時の電源電圧V
。0 は第4図より約2vとなる。すなわち、従来は3
,4■以下の電源電圧では動作しなかったが、本実施例
によれば2■でも動作可能である。
本発明の第2の実施例による差動増幅器を第6図に示す
。第1の実施例とほとんど同じ構成であるが、負荷とし
てpチャンネルMO8)ランジスタ13 、14のかわ
りにデプレッション型のnチャンネルMO8トランジス
タ21 、22を用いている点が異なる。nチーVンネ
ルMO8トランジスタ21 、22のソースは、それぞ
れnpnバイポーラトランジスタ11 、12のコレク
タに接続され、ゲートとドレインは電源に接続されてい
る。
。第1の実施例とほとんど同じ構成であるが、負荷とし
てpチャンネルMO8)ランジスタ13 、14のかわ
りにデプレッション型のnチャンネルMO8トランジス
タ21 、22を用いている点が異なる。nチーVンネ
ルMO8トランジスタ21 、22のソースは、それぞ
れnpnバイポーラトランジスタ11 、12のコレク
タに接続され、ゲートとドレインは電源に接続されてい
る。
本発明の第3の実施例による差動増幅器を第7図に示す
。第1の実施例とほとんど同じ構成であるが、負荷とし
てのpチャンネルMO8)ランジスタ13 、14のか
わりにインドリノシック型のnチャンネルMO8)ラン
ジスタ31 、32Y用いている点が異なる。
。第1の実施例とほとんど同じ構成であるが、負荷とし
てのpチャンネルMO8)ランジスタ13 、14のか
わりにインドリノシック型のnチャンネルMO8)ラン
ジスタ31 、32Y用いている点が異なる。
これら第2および第3の実施例においても第1の実施例
と同様に低い電源電圧で動作できる。
と同様に低い電源電圧で動作できる。
以上の通り本発明によれば、高感度かつ高速であり、か
つ低い電源電圧で動作可能な差動増幅器を実現できる。
つ低い電源電圧で動作可能な差動増幅器を実現できる。
4、図面0) i+I I!lL7.C説明WJ1図は
従来の差動増幅器の回路図、第2図は半導体メモリのカ
ラムデコーダの回路図、第3図は基板バイアス効果を考
広したnチャンネルMOSトランジスタのソース電圧v
8と’rt cl N圧V。0との関係を測定する測定
回路の回路図、第4図は同測定回路により測定されたソ
ース電圧V8と電源電圧との関係を示すグラフ、 第5図は本発明の第1の実施例による差動増幅器の回路
図、第6図は本発明の第2の実施例による差動増幅器の
回路図、第7図は本発明の第3の実施例による差動増幅
器の回路図である。
従来の差動増幅器の回路図、第2図は半導体メモリのカ
ラムデコーダの回路図、第3図は基板バイアス効果を考
広したnチャンネルMOSトランジスタのソース電圧v
8と’rt cl N圧V。0との関係を測定する測定
回路の回路図、第4図は同測定回路により測定されたソ
ース電圧V8と電源電圧との関係を示すグラフ、 第5図は本発明の第1の実施例による差動増幅器の回路
図、第6図は本発明の第2の実施例による差動増幅器の
回路図、第7図は本発明の第3の実施例による差動増幅
器の回路図である。
1 、2 、3.11.J2・・・npnバイポーラト
ランジスタ、4,5.6・・・抵抗、13 、14・・
・pチャンネルMO3)ランジスタ、i5.16・・・
nチャンネルMO8トランジスタ、17・・・nチャン
ネルMOSトランジスタ、 21 、22・・・デプレ
ッション型nチャンネルMO8)ランジス7、 :(1
、32・・・イントリンシック型MO8+−ランジスタ
。
ランジスタ、4,5.6・・・抵抗、13 、14・・
・pチャンネルMO3)ランジスタ、i5.16・・・
nチャンネルMO8トランジスタ、17・・・nチャン
ネルMOSトランジスタ、 21 、22・・・デプレ
ッション型nチャンネルMO8)ランジス7、 :(1
、32・・・イントリンシック型MO8+−ランジスタ
。
出願人代理人 猪 股 漬
も 1 図
Vcc(V)
肥5図 も6図
れ7 閉
Claims (1)
- 【特許請求の範囲】 1、エミッタが共通接続された一対のnpnバイポーラ
トランジスタと、 これら一対のnpnバイポーラトランジスタの共通接続
されたエミッタにドレインが接続され、ソースが接地さ
れ、ゲートが電源に接続された電流供給用nチャンネル
MO8)ランジスタと、ソースがそれぞれ前記一対のn
pnバイポーラトランジスタのコレクタに接続され、ゲ
ートとドレインが電源に接続された一対のnチャンネル
MO8)ランジスタと、 ドレインがそれぞれ前記一対のnpnバイポーラトラン
ジスタのコレクタに接続され、ケートが接地され、ソー
スが電源に接続された一対のpチャンネルMO3)ラン
ジスタを備え、前記一対のnpnバイポーラトランジス
タのベースに入力した一対の入力信号な差動増幅し、前
記一対のnpnバイポーラトランジスタのコレクタから
差動増幅した一対の出力信号を出力することを特徴とす
る差動増幅器。 2、エミッタが共通接続された一対のnpnバイポーラ
トランジスタと、 これら一対のnpnバイポーラトランジスタの共通接続
されたエミッタにドレインが接続され、ソースが接地さ
れ、ゲートが電源に接続された電流供給用nチャンネル
MO3)ランジスタと、ソースがそれぞれ前記一対のn
pnバイポーラトランジスタのコレクタに接続され、ゲ
ートとドレインが電源に接続された一対のnチャンネル
MO8)ランジスタと、 ソースがそれぞれ前記一対のnpnバイポーラトランジ
スタのコレクタに接続され、ゲートとドレインが電源に
接続された一対のデプレッション型のnチャンネルMO
8)ランジスタとを備え、 前記一対のnpnバイポーラトランジスタのべ−スに入
力した一対の入力信号を差動増幅し、前記一対のnpn
バイポーラトランジスタのコレクタから差動増幅した一
対の出力信号を出力することを特徴とする差動増幅器。 3、エミッタが共通接続された一対のnpnバイポーラ
トランジスタと、 これら一対のnpnバイポーラトランジスタの共通接続
されたエミッタにドレインが接続され、ソースが接地さ
れ、ゲートが電源に接続された電流供給用nチャンネル
MO8)ランジスタと、ソースがそれぞれ前記一対のn
pnバイポーラトランジスタのコレクタに接続され、ゲ
ートとドレインが電源に接続された一対のnチャンネル
間O8トランジスタと、 ソースがそれぞれ前記一対のnpnバイポーラトランジ
スタのコレクタに接続され、ゲートとドレインが電源に
接続された一対のイントリンシック型のnチャンネル間
O8)ランジスタとを備え、 前記一対のnpnバイポーラトランジスタのベースに入
力した一対の入力信号な差動増幅し、前記一対のnpn
バイボーシトランジスタのコレクタから差動増幅した一
対の出力信号を出力することを特徴とする差動増幅器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58118521A JPS6010904A (ja) | 1983-06-30 | 1983-06-30 | 差動増幅器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58118521A JPS6010904A (ja) | 1983-06-30 | 1983-06-30 | 差動増幅器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6010904A true JPS6010904A (ja) | 1985-01-21 |
Family
ID=14738671
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58118521A Pending JPS6010904A (ja) | 1983-06-30 | 1983-06-30 | 差動増幅器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6010904A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60182808A (ja) * | 1984-03-01 | 1985-09-18 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
US5798660A (en) * | 1996-06-13 | 1998-08-25 | Tritech Microelectronics International Pte Ltd. | Cascoded differential pair amplifier with current injection for gain enhancement |
JP2008306504A (ja) * | 2007-06-08 | 2008-12-18 | Renesas Technology Corp | 差動増幅回路及びa/d変換器 |
-
1983
- 1983-06-30 JP JP58118521A patent/JPS6010904A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60182808A (ja) * | 1984-03-01 | 1985-09-18 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
JPH0339404B2 (ja) * | 1984-03-01 | 1991-06-13 | Nippon Denki Aishii Maikon Shisutemu Kk | |
US5798660A (en) * | 1996-06-13 | 1998-08-25 | Tritech Microelectronics International Pte Ltd. | Cascoded differential pair amplifier with current injection for gain enhancement |
JP2008306504A (ja) * | 2007-06-08 | 2008-12-18 | Renesas Technology Corp | 差動増幅回路及びa/d変換器 |
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