JPS61117787A - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
- Publication number
- JPS61117787A JPS61117787A JP59239244A JP23924484A JPS61117787A JP S61117787 A JPS61117787 A JP S61117787A JP 59239244 A JP59239244 A JP 59239244A JP 23924484 A JP23924484 A JP 23924484A JP S61117787 A JPS61117787 A JP S61117787A
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- Japan
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- memory
- potential
- data line
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分舒〕
本発明は、半導体メモリに関し、特にメモリ回路の高速
化および安定動作させるのに好適な半導体メモリに関す
るものである。
化および安定動作させるのに好適な半導体メモリに関す
るものである。
〔発明の背景１
従来のスタティックＦＬＡＭは、低消費電力化（高密度
化）や高速化を実現させるために、ＣＭＯＳデバイスと
バイポーラ・トランジスタを複合させたＢｉＣＭＱＳ回
路を用いている。例えば、■Ｓ Ｓ ＣＣＴｅａｈｎｉ
ａａｌＤｉｇｅｓｔ １９８４ ２２４〜２２５頁によ
る記載内容では、メモリセル忙よる２本のデータ線電位
の検出、増幅が容易にできるように、電源電圧ＶＣａよ
り低い電圧をメモリセルのデータ線に供給している。し
かしながら、上記記載の回路においては、フリップフロ
ップに構成さわているメモリセルの高電位側の電圧がと
記データ線の供給電圧まで引き下げられてしまうので、
低電位側、すなわち導通しているＭＯＳＦＥＴへの駆動
（ゲート）電流が減少し、出力の駆動部力が低下して、
メモリセルのメモリ情報が読出し時に破壊され易くなる
欠点があった。また、電源電圧Ｖａａからデータ線に供
給する低い電圧を得るための電源回路が必要となる欠点
があった。
化）や高速化を実現させるために、ＣＭＯＳデバイスと
バイポーラ・トランジスタを複合させたＢｉＣＭＱＳ回
路を用いている。例えば、■Ｓ Ｓ ＣＣＴｅａｈｎｉ
ａａｌＤｉｇｅｓｔ １９８４ ２２４〜２２５頁によ
る記載内容では、メモリセル忙よる２本のデータ線電位
の検出、増幅が容易にできるように、電源電圧ＶＣａよ
り低い電圧をメモリセルのデータ線に供給している。し
かしながら、上記記載の回路においては、フリップフロ
ップに構成さわているメモリセルの高電位側の電圧がと
記データ線の供給電圧まで引き下げられてしまうので、
低電位側、すなわち導通しているＭＯＳＦＥＴへの駆動
（ゲート）電流が減少し、出力の駆動部力が低下して、
メモリセルのメモリ情報が読出し時に破壊され易くなる
欠点があった。また、電源電圧Ｖａａからデータ線に供
給する低い電圧を得るための電源回路が必要となる欠点
があった。
（発明の目的）
本発明の目的は、このような従来の欠点を除去し、簡単
かつ安価な方法により、メモリ読出しの高速化およびメ
モリセルの安定動作を実現することができる半導体メモ
リを提供することにある。
かつ安価な方法により、メモリ読出しの高速化およびメ
モリセルの安定動作を実現することができる半導体メモ
リを提供することにある。
上記目的を達成するために、本発明の半導体メモリは、
フリップフロップ形メモリセルと、該メモリセ、ルとデ
ータ線間を接続するＦＥＴと、上記データ線の電位を検
出、差動増幅するセンスアンプを有し、メモリ情報の書
込み、続出を行う半導体メモリ回路において、上記メモ
リセルのメモリ情報を読出すときに、上記センスアンプ
は電源電圧の２００ｍＶ以内のデータ線電位を検出、差
動増幅することに特徴がある。
フリップフロップ形メモリセルと、該メモリセ、ルとデ
ータ線間を接続するＦＥＴと、上記データ線の電位を検
出、差動増幅するセンスアンプを有し、メモリ情報の書
込み、続出を行う半導体メモリ回路において、上記メモ
リセルのメモリ情報を読出すときに、上記センスアンプ
は電源電圧の２００ｍＶ以内のデータ線電位を検出、差
動増幅することに特徴がある。
以下、本発明の実施例を図面により説明する。
第１図は本発明の一実施例を示すメモリ回路の回路図で
ある。
ある。
第１図において、ｌはＦｇＴｌｌ、６１の抵抗値を制御
する電極端子、２はメモリセル情報読出し用ＦＥＴ１２
，６２の抵抗値を制御する制御線（ワード線） 、３，
１５．２４は電源の負電位を供給する負電位供給端子、
４はメモリセル、５ａ。
する電極端子、２はメモリセル情報読出し用ＦＥＴ１２
，６２の抵抗値を制御する制御線（ワード線） 、３，
１５．２４は電源の負電位を供給する負電位供給端子、
４はメモリセル、５ａ。
５ｂはコモン・データ線電位給電端子（プリチャージ端
子）、６は差動増Ｓ器、７はセンスアンプ、３ａ、５ｂ
はデータ線、９は出力バフフッ回路、１１．６１は電源
の正電位供給用（Ｐ−ＭＯＳ）ＦｇＴ、１２，６２はメ
モリセルの情報読出し用（ｎ−ＭＯＳ）ＦＥＴ、１３，
２２，３１，６３゜８２．９１は抵抗器、１４，６４は
（ｎ−ＭＯＳ）ＦＢＴ、１６．６６はデータ線８ ａ
＊ ８ ｂの情報読出し用ＣＰ−ＭＯ３）ＦＥＴ、１７
，３２，６７．９２はバイポーラ・トランジスタ、２０
，８０は給電制御用（！１−Ｍ０８）ＦＥＴ、２１．８
１はエミッタ７オロア抵抗接続用（ｐ−ＭＯＳ）ＦＥＴ
、２３１ＪＦＥＴ１６，２０，２１．６６゜８０．８１
を制御する制御電圧供給端子（Ｙ−スイッチ端子）、２
５は出力端子、３４は定電流回路、３５．９５は差動増
幅器６の出力端子である。
子）、６は差動増Ｓ器、７はセンスアンプ、３ａ、５ｂ
はデータ線、９は出力バフフッ回路、１１．６１は電源
の正電位供給用（Ｐ−ＭＯＳ）ＦｇＴ、１２，６２はメ
モリセルの情報読出し用（ｎ−ＭＯＳ）ＦＥＴ、１３，
２２，３１，６３゜８２．９１は抵抗器、１４，６４は
（ｎ−ＭＯＳ）ＦＢＴ、１６．６６はデータ線８ ａ
＊ ８ ｂの情報読出し用ＣＰ−ＭＯ３）ＦＥＴ、１７
，３２，６７．９２はバイポーラ・トランジスタ、２０
，８０は給電制御用（！１−Ｍ０８）ＦＥＴ、２１．８
１はエミッタ７オロア抵抗接続用（ｐ−ＭＯＳ）ＦＥＴ
、２３１ＪＦＥＴ１６，２０，２１．６６゜８０．８１
を制御する制御電圧供給端子（Ｙ−スイッチ端子）、２
５は出力端子、３４は定電流回路、３５．９５は差動増
幅器６の出力端子である。
なお、ＤＣ５Ｖの電源を使って、端子１，３．１５．２
４１Ｃは一５■を、正電位にはＯｖをそれぞれ接続する
。
４１Ｃは一５■を、正電位にはＯｖをそれぞれ接続する
。
今、メモリセル養はＦＥＴ６４が導通状態にあって、ワ
ード線２には一５Ｖ、Ｙ−スイッチ端子２３ＫＧ：ｊｏ
Ｖ、 ７’！Ｊ ＋’ｒ−シｉ子５ＫＧ；Ｊ−０，５
Ｖをそれぞれ供給し、メモリセル牛のメモリ情報を読出
さない場合は、ＦＥＴＩＩ、６１．６＋、２０．８０が
導ｉｉａ、ＦＥＴ１２，６２．１６，６６゜２１．８１
が非導通となり、バイポーラ・トランジスタ１７．６７
が非導通状ａｈなる。この時、差動増幅器００Åカイン
ピーダンスが大きくなって回路動作が不安定となるよう
に思われるが、実際のメモリ回路では、バイポーラ・ト
ランジスタ１７．６７対を複数個接続し、他ブロックの
メモリ情報をセンスさせて、それをＯＲ入力させており
、常にいずれか１対が導通状態にあるので、入力インピ
ーダンスは常に小さい。
ード線２には一５Ｖ、Ｙ−スイッチ端子２３ＫＧ：ｊｏ
Ｖ、 ７’！Ｊ ＋’ｒ−シｉ子５ＫＧ；Ｊ−０，５
Ｖをそれぞれ供給し、メモリセル牛のメモリ情報を読出
さない場合は、ＦＥＴＩＩ、６１．６＋、２０．８０が
導ｉｉａ、ＦＥＴ１２，６２．１６，６６゜２１．８１
が非導通となり、バイポーラ・トランジスタ１７．６７
が非導通状ａｈなる。この時、差動増幅器００Åカイン
ピーダンスが大きくなって回路動作が不安定となるよう
に思われるが、実際のメモリ回路では、バイポーラ・ト
ランジスタ１７．６７対を複数個接続し、他ブロックの
メモリ情報をセンスさせて、それをＯＲ入力させており
、常にいずれか１対が導通状態にあるので、入力インピ
ーダンスは常に小さい。
次に、７−Ｙ１ｍ２ｆ）−５ＶをＯＶＫ：、Ｙ−ｘイツ
チ端子２３のＱＶを一５ＶＶＣそれぞれ変更して、メモ
リセル４のメモリ読出しを行う場合は、ＦＥＴ１２．６
２，１６．６６．２１．８１の非導通が導ａＫ、ＦＥＴ
２０，８（１）導通が非導通にそれぞれ状部変化して、
データ＆ａａ＋８ｂのデータ信号がＦＥＴ１６，６６を
通してセンスアンプ７に入り、差動増幅器６の出力端子
、３５．９５から出力バッファ回路９に送られてメモリ
情報として出力される。データｌｆＭ８ｂの電位は、Ｆ
ＥＴ５４が導通状６にあるので、ＯＶ−＋Ｆ Ｅ Ｔ
ｆ３１−） ＦＥＴ６２→ＦＥＴ６４→（−５Ｖ ）端
子１５の順に電流が流れ、ＯｖからＦＥＴ６１の電圧降
下分だけ低下した値となる。センスアンプ７が検出。
チ端子２３のＱＶを一５ＶＶＣそれぞれ変更して、メモ
リセル４のメモリ読出しを行う場合は、ＦＥＴ１２．６
２，１６．６６．２１．８１の非導通が導ａＫ、ＦＥＴ
２０，８（１）導通が非導通にそれぞれ状部変化して、
データ＆ａａ＋８ｂのデータ信号がＦＥＴ１６，６６を
通してセンスアンプ７に入り、差動増幅器６の出力端子
、３５．９５から出力バッファ回路９に送られてメモリ
情報として出力される。データｌｆＭ８ｂの電位は、Ｆ
ＥＴ５４が導通状６にあるので、ＯＶ−＋Ｆ Ｅ Ｔ
ｆ３１−） ＦＥＴ６２→ＦＥＴ６４→（−５Ｖ ）端
子１５の順に電流が流れ、ＯｖからＦＥＴ６１の電圧降
下分だけ低下した値となる。センスアンプ７が検出。
増幅する上記電圧降下値はＦＥＴ６１．６２．６４それ
ぞれの（電流）駆動能力の比によって決定される。そこ
で、実施例では、ＦＥＴ６４ （および１４）の駆動能
力をＦＥＴ６２ （および１２）Ｋ比べて十分大きく、
ＦＥＴ５１ （および１１）の駆動能力をＦＥＴ６２
（および１２）の５０倍にそれぞれ設定して、センス
アンプ７のバイポーラ・トランジスタが検出、増幅でき
る値の約１００ｍＶを電圧降下値に決定する。なお、ｌ
ｏｍＶ程度の検出、増幅も可能であったが、Ｒ１！Ｊ値
としてはｌｏｏｍＶを１定する。
ぞれの（電流）駆動能力の比によって決定される。そこ
で、実施例では、ＦＥＴ６４ （および１４）の駆動能
力をＦＥＴ６２ （および１２）Ｋ比べて十分大きく、
ＦＥＴ５１ （および１１）の駆動能力をＦＥＴ６２
（および１２）の５０倍にそれぞれ設定して、センス
アンプ７のバイポーラ・トランジスタが検出、増幅でき
る値の約１００ｍＶを電圧降下値に決定する。なお、ｌ
ｏｍＶ程度の検出、増幅も可能であったが、Ｒ１！Ｊ値
としてはｌｏｏｍＶを１定する。
一方、データ線８＆の電位は、ＦＥＴ１４が非導通状態
にあるので、バイポーラ・トランジスタ１７のベース電
流による電圧降下のみで無視できる程度であり、約ＯＶ
Ｃ正電位）である。上記２つのデータ線８ａｔ８ｂ電位
は、Ｆ’ＥＴ１６．６６を通り、センスアンプ７のバイ
ポーラ・トランジスタ１７．６７のベースニ導カレ、ベ
ース・エミッタ間の順方向電圧ｖｂ０だけシフトされた
後、差動増幅器６のバイポーラ・トランジスタ３２゜９
２のベースに導かれ、増幅される。この時、差動増幅器
６の出力端子３５．９５における下限の電位は、バイポ
ーラ・トランジスタ３２．９２の電流（Ｉｏ）−電圧（
Ｖｏ）特性が飽和し、応答速度が低下しはじめる電位（
約−ＩＶ）となるが、前記２つのデータ線５ａ、 ８ｂ
′ｗ１．位を入力したときに、上記の約−１■に対して
十分な余裕をもつ−０、５Ｖ程度の信号が出力端子３５
．９５に得られるようにする。また、上記−０，５■が
送られる出力バッファ回路９においても、入力゛信号と
しては十分な値にする。
にあるので、バイポーラ・トランジスタ１７のベース電
流による電圧降下のみで無視できる程度であり、約ＯＶ
Ｃ正電位）である。上記２つのデータ線８ａｔ８ｂ電位
は、Ｆ’ＥＴ１６．６６を通り、センスアンプ７のバイ
ポーラ・トランジスタ１７．６７のベースニ導カレ、ベ
ース・エミッタ間の順方向電圧ｖｂ０だけシフトされた
後、差動増幅器６のバイポーラ・トランジスタ３２゜９
２のベースに導かれ、増幅される。この時、差動増幅器
６の出力端子３５．９５における下限の電位は、バイポ
ーラ・トランジスタ３２．９２の電流（Ｉｏ）−電圧（
Ｖｏ）特性が飽和し、応答速度が低下しはじめる電位（
約−ＩＶ）となるが、前記２つのデータ線５ａ、 ８ｂ
′ｗ１．位を入力したときに、上記の約−１■に対して
十分な余裕をもつ−０、５Ｖ程度の信号が出力端子３５
．９５に得られるようにする。また、上記−０，５■が
送られる出力バッファ回路９においても、入力゛信号と
しては十分な値にする。
このように％ＣＭＯＳデバイスとバイポーラ・トランジ
スタを複合させたメモリ回路のメモリ読出しにおいて、
センスアンプ７にバイポーラ・トランジスタを設けて、
その高速性を利用し、データｓａａ、ａｂに生ずる小さ
な電位差２０ｏ＋ｔｔＶ（すなわち、前記約１００ｍＶ
に余裕を与えた値）を増幅させ、出力させることにより
、 １）小さな振幅で検出できるので、メモリ読出しは高速
化される。
スタを複合させたメモリ回路のメモリ読出しにおいて、
センスアンプ７にバイポーラ・トランジスタを設けて、
その高速性を利用し、データｓａａ、ａｂに生ずる小さ
な電位差２０ｏ＋ｔｔＶ（すなわち、前記約１００ｍＶ
に余裕を与えた値）を増幅させ、出力させることにより
、 １）小さな振幅で検出できるので、メモリ読出しは高速
化される。
ｌ）データ線５ａ、５ｂの電位を電源電圧ｖ０゜に極め
て接近させて、ＦＥＴ１４．６４へのベース電流を増大
させることができるので、メモリセル４の動作は安定化
する。なお、その動作余裕は、約２．５ｖに設定してい
た従来回路に比べると、約（５Ｖ／２．５Ｖ−）２倍に
拡大する。
て接近させて、ＦＥＴ１４．６４へのベース電流を増大
させることができるので、メモリセル４の動作は安定化
する。なお、その動作余裕は、約２．５ｖに設定してい
た従来回路に比べると、約（５Ｖ／２．５Ｖ−）２倍に
拡大する。
１１＋））１．記■）の動作余裕を従来と同じにすると
、メモリセル養のＦＥＴ１４，６４を小型化することが
でき、メモリセル４の占有面積を１０％程度縮小できる
。
、メモリセル養のＦＥＴ１４，６４を小型化することが
でき、メモリセル４の占有面積を１０％程度縮小できる
。
ｌｖ ）上記１１）の効果をメモリセル牛の駆動能力の
向上に適用させるため、従来の占有面積で製作したとき
、２倍の駆動能力が得られる。
向上に適用させるため、従来の占有面積で製作したとき
、２倍の駆動能力が得られる。
■）データ線に→予め電源電圧より低下させた電圧を供
給するための電源回路（電位設定口ｐＨ！Ｔ）が不要と
なり、回路の簡略化が可能であるＯ Ｖｌ ）センスアンプ７のバイポーラ・トランジスタ１
７．６７対のエミッタ端子を他の複数個のメモリブロッ
クの同端子と並列接糾し、メモリ情報のＱＲ焙処理行っ
て、差動増幅器６．出力バッファ回路９を兼用すること
Ｋより、メモリ回路をより簡略にすることも可能である
。
給するための電源回路（電位設定口ｐＨ！Ｔ）が不要と
なり、回路の簡略化が可能であるＯ Ｖｌ ）センスアンプ７のバイポーラ・トランジスタ１
７．６７対のエミッタ端子を他の複数個のメモリブロッ
クの同端子と並列接糾し、メモリ情報のＱＲ焙処理行っ
て、差動増幅器６．出力バッファ回路９を兼用すること
Ｋより、メモリ回路をより簡略にすることも可能である
。
ｖｉｌ）ｎ７化するために、Ｙ−スイッチで集めるデー
タ１９８ａ、５ｂの本数を減少させて実現することも可
能である。
タ１９８ａ、５ｂの本数を減少させて実現することも可
能である。
〔発明の効果）
以）、説明したように、本発明によれば、メモリ回路の
データ線電位を、バイポーラ・トランジスタを複合させ
たセンス回路で検出、増幅し、メモリ情報として出力さ
せるので、メモリセルの情報を破壊することなく、メモ
リ読出しｑｂ作は高速化し、かつメモリセルの動作は安
定化する。
データ線電位を、バイポーラ・トランジスタを複合させ
たセンス回路で検出、増幅し、メモリ情報として出力さ
せるので、メモリセルの情報を破壊することなく、メモ
リ読出しｑｂ作は高速化し、かつメモリセルの動作は安
定化する。
第１図は本発明の一実施例を示すメモリ回路の回路図で
ある。 １：電極端子、２はワード線、３，１５．２４：負電位
供給端子、４＝メモリセル、５ａ、５ｂニブリチヤージ
端子、６：差動増幅器、７：センスアンプ、８ａ＋８ｂ
’データ線、９：出力バッファ回路、１１，１６．２１
．６１．６６．８１： （ｐ−ＭＯＳ）ＦＥＴ、１２
．１！、２０．６２．６４．ｓｏ： （ｍ−ＭＯＳ）
ＦＥＴ、１３゜２２．３１，６３．８２，９１ ：抵抗
器、１７゜３２．６７．９２：バイポーラ・トランジス
タ、２３：Ｙ−スイッチ端子、２５．３５，９５ ：出
力端子、３４．：定電流回路。 第１図
ある。 １：電極端子、２はワード線、３，１５．２４：負電位
供給端子、４＝メモリセル、５ａ、５ｂニブリチヤージ
端子、６：差動増幅器、７：センスアンプ、８ａ＋８ｂ
’データ線、９：出力バッファ回路、１１，１６．２１
．６１．６６．８１： （ｐ−ＭＯＳ）ＦＥＴ、１２
．１！、２０．６２．６４．ｓｏ： （ｍ−ＭＯＳ）
ＦＥＴ、１３゜２２．３１，６３．８２，９１ ：抵抗
器、１７゜３２．６７．９２：バイポーラ・トランジス
タ、２３：Ｙ−スイッチ端子、２５．３５，９５ ：出
力端子、３４．：定電流回路。 第１図
Claims (3)
- （１）フリップフロップ形メモリセルと、該メモリセル
とデータ線間を接続するＦＥＴと、上記データ線の電位
を検出、差動増幅するセンスアンプとを有し、メモリ情
報の書込、読出を行う半導体メモリ回路において、上記
メモリセルのメモリ情報を読出すときに、上記センスア
ンプは電源電圧の２００ｍＶ以内のデータ線電位を検出
、差動増幅することを特徴とする半導体メモリ回路。 - （２）前記センスアンプは、データ線電位を検出するた
めのエミッタフォロア接続のバイポーラ・トランジスタ
と、該バイポーラ・トランジスタのエミッタ電圧を入力
し、前記メモリ情報の読出しを電源電圧から１．０Ｖ以
内の電圧値で出力する差動増幅器を備えていることを特
徴とする特許請求の範囲第１項記載の半導体メモリ回路
。 - （３）前記センスアンプは、前記バイポーラ・トランジ
スタのエミッタが他メモリブロックのデータ線電位を検
出するバイポーラ・トランジスタのエミッタと並列接続
の回路であることを特徴とする特許請求の範囲第１項記
載の半導体メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59239244A JPS61117787A (ja) | 1984-11-13 | 1984-11-13 | 半導体メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59239244A JPS61117787A (ja) | 1984-11-13 | 1984-11-13 | 半導体メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61117787A true JPS61117787A (ja) | 1986-06-05 |
Family
ID=17041879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59239244A Pending JPS61117787A (ja) | 1984-11-13 | 1984-11-13 | 半導体メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61117787A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5272668A (en) * | 1990-03-30 | 1993-12-21 | Nec Corporation | Semiconductor memory |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5934656A (ja) * | 1982-08-20 | 1984-02-25 | Toshiba Corp | 半導体記憶装置のセンスアンプ |
-
1984
- 1984-11-13 JP JP59239244A patent/JPS61117787A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5934656A (ja) * | 1982-08-20 | 1984-02-25 | Toshiba Corp | 半導体記憶装置のセンスアンプ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5272668A (en) * | 1990-03-30 | 1993-12-21 | Nec Corporation | Semiconductor memory |
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