JPS6331879B2 - - Google Patents
Info
- Publication number
- JPS6331879B2 JPS6331879B2 JP13312079A JP13312079A JPS6331879B2 JP S6331879 B2 JPS6331879 B2 JP S6331879B2 JP 13312079 A JP13312079 A JP 13312079A JP 13312079 A JP13312079 A JP 13312079A JP S6331879 B2 JPS6331879 B2 JP S6331879B2
- Authority
- JP
- Japan
- Prior art keywords
- pair
- bipolar transistors
- circuit
- mis
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 8
- 239000011159 matrix material Substances 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000008901 benefit Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
この発明は絶縁ゲート型電界効果トランジスタ
よりなるフリツプフロツプを記憶セルとする半導
体記憶装置に関する。
よりなるフリツプフロツプを記憶セルとする半導
体記憶装置に関する。
一般に現在使用されている半導体記憶装置はそ
の使用目的に応じて高速性を必要とするものと大
容量性を必要とするものとの２つのグループに大
別される。高速性を必要とするものはその目的上
動作速度に重点を置かねばならない為、周辺回
路、メモリアルアレイ等に電力を集中する必要が
あり、この結果全消費電力の制限から大容量化が
比較的困難になる。一方大容量性を必要とするも
のは逆にその動作速度を犠牲にしてでも大容量化
を計つつている。従つてもし高速かつ大容量の半
導体記憶装置が実現できるならその利用価値は大
きいと考えられる。製造工程の面からこの問題を
考えた場合、従来から高速性を必要とされる半導
体記憶装置の場合はバイポーラ型トランジスタが
使用されている。しかしバイポーラ型トランジス
タはその低いインピーダンス特性を持つているの
で非常に高速度の動作が可能である反面、消費電
力が大きくまたその製造工程の長さから製造歩留
もあまり良くなかつた。一方大容量性が必要とさ
れる半導体記憶装置の場合は絶縁ゲート形電界効
果トランジスタ（以下MIS−Ｔと略記する）が使
用されている。MIS−Ｔは製造工程がバイポーラ
型トランジスタに比較して半分近くで短かく、製
造歩留が良いので大容量化に適している。しか
し、その導通抵抗が大きいために高速度の動作に
は適していない。
の使用目的に応じて高速性を必要とするものと大
容量性を必要とするものとの２つのグループに大
別される。高速性を必要とするものはその目的上
動作速度に重点を置かねばならない為、周辺回
路、メモリアルアレイ等に電力を集中する必要が
あり、この結果全消費電力の制限から大容量化が
比較的困難になる。一方大容量性を必要とするも
のは逆にその動作速度を犠牲にしてでも大容量化
を計つつている。従つてもし高速かつ大容量の半
導体記憶装置が実現できるならその利用価値は大
きいと考えられる。製造工程の面からこの問題を
考えた場合、従来から高速性を必要とされる半導
体記憶装置の場合はバイポーラ型トランジスタが
使用されている。しかしバイポーラ型トランジス
タはその低いインピーダンス特性を持つているの
で非常に高速度の動作が可能である反面、消費電
力が大きくまたその製造工程の長さから製造歩留
もあまり良くなかつた。一方大容量性が必要とさ
れる半導体記憶装置の場合は絶縁ゲート形電界効
果トランジスタ（以下MIS−Ｔと略記する）が使
用されている。MIS−Ｔは製造工程がバイポーラ
型トランジスタに比較して半分近くで短かく、製
造歩留が良いので大容量化に適している。しか
し、その導通抵抗が大きいために高速度の動作に
は適していない。
この発明の目的は上述の様なバイポーラトラン
ジスタの利点とMIS−Ｔの利点を最大限に利用し
て高速度でかつ大容量の半導体記憶装置を実現す
る事にある。
ジスタの利点とMIS−Ｔの利点を最大限に利用し
て高速度でかつ大容量の半導体記憶装置を実現す
る事にある。
この発明によれば情報を記憶するフリツプフロ
ツプより成る記憶セルをMIS−Ｔにより構成し低
電力化を実現し、記憶セルアレイ中の所定の記憶
セルの選択、読み書き制御回路、センスアンプ等
は高速性を持つバイポーラトランジスタを少くと
も含み、必要に応じてMIS−Ｔを混在して構成す
ることを特徴とする。このように本発明ではMIS
−Ｔとバイポーラトランジスタの各利点を最大限
に発揮させる。
ツプより成る記憶セルをMIS−Ｔにより構成し低
電力化を実現し、記憶セルアレイ中の所定の記憶
セルの選択、読み書き制御回路、センスアンプ等
は高速性を持つバイポーラトランジスタを少くと
も含み、必要に応じてMIS−Ｔを混在して構成す
ることを特徴とする。このように本発明ではMIS
−Ｔとバイポーラトランジスタの各利点を最大限
に発揮させる。
本発明によればMIS−Ｔのゲートとドレインが
互いに交差して接続されたフリツプフロツプより
成るメモリセルをワード方向とデジツト方向に配
列したセルマトリクスを持ち、かつ対をなすデジ
ツト線に接続された読出し書込み回路及びデジツ
ト選択回路が第１及び第２のバイポーラのそれぞ
れのエミツタが第１のデジツト線に接続され、第
３及び第４のバイポーラトランジスタのそれぞれ
のエミツタが第２のデジツト線に接続され、該第
１及び第３のバイポーラトランジスタのそれぞれ
のベースには互いに相補的な読出し書込みコント
ロール線対が接続され、該第２及び第４のバイポ
ーラトランジスタのそれぞれのベースにはデジツ
ト線対選択信号線が接続されている記憶回路が得
られる。
互いに交差して接続されたフリツプフロツプより
成るメモリセルをワード方向とデジツト方向に配
列したセルマトリクスを持ち、かつ対をなすデジ
ツト線に接続された読出し書込み回路及びデジツ
ト選択回路が第１及び第２のバイポーラのそれぞ
れのエミツタが第１のデジツト線に接続され、第
３及び第４のバイポーラトランジスタのそれぞれ
のエミツタが第２のデジツト線に接続され、該第
１及び第３のバイポーラトランジスタのそれぞれ
のベースには互いに相補的な読出し書込みコント
ロール線対が接続され、該第２及び第４のバイポ
ーラトランジスタのそれぞれのベースにはデジツ
ト線対選択信号線が接続されている記憶回路が得
られる。
上述の様な本発明より成る回路構成を取れば非
常に大きな容量の付くデジツト線をバイポーラト
ランジスタのエミツタでドライブする事が出来る
ので従来MIS−Ｔのみより成る半導体記憶回路の
大きな欠点であつたデジツト線での信号の遅れを
非常に小さく出来高速動作が可能となる。
常に大きな容量の付くデジツト線をバイポーラト
ランジスタのエミツタでドライブする事が出来る
ので従来MIS−Ｔのみより成る半導体記憶回路の
大きな欠点であつたデジツト線での信号の遅れを
非常に小さく出来高速動作が可能となる。
次に図面を参照して説明する。
第１図は従来より使用されているMIS−Ｔより
成る記憶回路の例である。C11，C12，C21，C22が
ソースとドレインを交差接続されたフリツプフロ
ツプでC11に具体的なフリツプフロツプ型メモリ
セルを図示している。MIS−Ｔ Q1，Q2がいわ
ゆるトランスフアーゲートと言われるもので、
MIS−Ｔ Q3Q4より成るフリツプフロツプの状
態をデジツト線D1，1に伝えるものである。ま
たR1，R2はフリツプフロツプの内容を保持する
為のMIS−Ｔ Q3及びQ4の負荷抵抗である。
MIS−Ｔより成るフリツプフロツプがバイポーラ
トランジスタより成るフリツプフロツプより優れ
ている点は上述の負荷抵抗R1及びR2が、MIS−
Ｔの場合は電圧増幅型であるので、ゲートのリー
ク電流を補償出来れば良い程度に大きければ良い
事である。一般に抵抗R1，R2は1GΩ内外の値が
選ばれているが、この様な大きな抵抗を使うので
MIS−Ｔより成るフリツプフロツプはほとんど電
力を消費しないのが現実である。一方バイポーラ
トランジスタより成るフリツプフロツプはバイポ
ーラトランジスタが電流増幅型である為常にコレ
クタ電流が流せるだけのベース電流を供給する必
要がある為、ゲートのリーク電流を補償する程度
の電流を流すだけで良いMIS−Ｔ型フリツプフロ
ツプより、数10倍から数100倍の電流を流さねば
ならないので非常に消費電力が大きくなり、この
傾向が特に記憶容量が増大すればする程著るしく
不利である。第１図の従来回路の説明にもどつて
WT1，WT2はワード線であり、メモリセルアレイ
中の選択された１本のワード線のみ先述のトラン
スフアゲートトランジスタQ1，Q2が導通する程
度の高レベル電位が加えられ、残りのすべてのワ
ード線にはこのワード線に接続されたトランスフ
アゲートが非導通になる程度の低レベル電位が加
えられる。
成る記憶回路の例である。C11，C12，C21，C22が
ソースとドレインを交差接続されたフリツプフロ
ツプでC11に具体的なフリツプフロツプ型メモリ
セルを図示している。MIS−Ｔ Q1，Q2がいわ
ゆるトランスフアーゲートと言われるもので、
MIS−Ｔ Q3Q4より成るフリツプフロツプの状
態をデジツト線D1，1に伝えるものである。ま
たR1，R2はフリツプフロツプの内容を保持する
為のMIS−Ｔ Q3及びQ4の負荷抵抗である。
MIS−Ｔより成るフリツプフロツプがバイポーラ
トランジスタより成るフリツプフロツプより優れ
ている点は上述の負荷抵抗R1及びR2が、MIS−
Ｔの場合は電圧増幅型であるので、ゲートのリー
ク電流を補償出来れば良い程度に大きければ良い
事である。一般に抵抗R1，R2は1GΩ内外の値が
選ばれているが、この様な大きな抵抗を使うので
MIS−Ｔより成るフリツプフロツプはほとんど電
力を消費しないのが現実である。一方バイポーラ
トランジスタより成るフリツプフロツプはバイポ
ーラトランジスタが電流増幅型である為常にコレ
クタ電流が流せるだけのベース電流を供給する必
要がある為、ゲートのリーク電流を補償する程度
の電流を流すだけで良いMIS−Ｔ型フリツプフロ
ツプより、数10倍から数100倍の電流を流さねば
ならないので非常に消費電力が大きくなり、この
傾向が特に記憶容量が増大すればする程著るしく
不利である。第１図の従来回路の説明にもどつて
WT1，WT2はワード線であり、メモリセルアレイ
中の選択された１本のワード線のみ先述のトラン
スフアゲートトランジスタQ1，Q2が導通する程
度の高レベル電位が加えられ、残りのすべてのワ
ード線にはこのワード線に接続されたトランスフ
アゲートが非導通になる程度の低レベル電位が加
えられる。
複数のワード線の内アドレス信号により指定さ
れたワード線を選択するデコーダ回路については
良く知られているので省略する。MIS−Ｔ
QD1，ＱD1のゲートDS1及びQD2，ＱD2のゲートDS2
はデジツト線選択端子であり、選択される所定の
デジツト線選択端子には高レベル電位を、残りの
すべての非選択になるデジツト線選択端子には低
レベル電位が加えられる。QS，ＱSはメモリセル
の読出し電流を検出するもので、負荷抵抗と同様
の働きをする。またＡはMIS−Ｔ QS，ＱSのソ
ースに発生した差信号を増幅するセンスアンプ
で、Ｂはセンス線Ｓ，に書込み信号を送るリー
ド／ライト回路である。ところでこの従来回路で
は非常に大きな容量のついたデジツト線及びセン
ス線がメモリセルの内容を読み出す場合にセルの
内容に応じて約0.5〜1V動かなければならないの
で読み出し速度が非常に遅れる事である。今
WT1，DS1が高電位にありセルC11が選択状態にあ
るとすると、Q3が導通した場合電流はQS，QD1，
Q1，Q3を介してVCCよりVEEに流れる。この為デ
ジツト線D1の電位はVCC＝５、VEE＝0Vとして
QS，QD1，Q1，Q3の導通抵抗で決められる電位は
約3Vになる。一方1の電位はQ4が非導通、ＱD1
及びＱSが導通しているのでほぼＱD1のゲートと
ソース間のスレシヨールド電圧（VT）で決めら
れる電位５−VT５−1V＝4Vになる。ここでア
ドレス選択信号が変化しWT1が低レベル電位に、
WT2が高レベル電位に遷移したとすると、C21の
内容がC11と逆の場合には、D1の電位が3Vから
4Vに、1の電位が4Vから3Vへ遷移し、この過
渡応答はデジツト線の容量とQ1，Q3，QD1，QS等
デジツト線に接続された導通状態のMIS−Ｔの導
通抵抗で決められる時定数により決定される。こ
の為デジツト線の振幅が大きければ大きい程応答
速度は遅くなり、デジツト線の振幅を小さくする
事が設計上のポイントとなつていた。
れたワード線を選択するデコーダ回路については
良く知られているので省略する。MIS−Ｔ
QD1，ＱD1のゲートDS1及びQD2，ＱD2のゲートDS2
はデジツト線選択端子であり、選択される所定の
デジツト線選択端子には高レベル電位を、残りの
すべての非選択になるデジツト線選択端子には低
レベル電位が加えられる。QS，ＱSはメモリセル
の読出し電流を検出するもので、負荷抵抗と同様
の働きをする。またＡはMIS−Ｔ QS，ＱSのソ
ースに発生した差信号を増幅するセンスアンプ
で、Ｂはセンス線Ｓ，に書込み信号を送るリー
ド／ライト回路である。ところでこの従来回路で
は非常に大きな容量のついたデジツト線及びセン
ス線がメモリセルの内容を読み出す場合にセルの
内容に応じて約0.5〜1V動かなければならないの
で読み出し速度が非常に遅れる事である。今
WT1，DS1が高電位にありセルC11が選択状態にあ
るとすると、Q3が導通した場合電流はQS，QD1，
Q1，Q3を介してVCCよりVEEに流れる。この為デ
ジツト線D1の電位はVCC＝５、VEE＝0Vとして
QS，QD1，Q1，Q3の導通抵抗で決められる電位は
約3Vになる。一方1の電位はQ4が非導通、ＱD1
及びＱSが導通しているのでほぼＱD1のゲートと
ソース間のスレシヨールド電圧（VT）で決めら
れる電位５−VT５−1V＝4Vになる。ここでア
ドレス選択信号が変化しWT1が低レベル電位に、
WT2が高レベル電位に遷移したとすると、C21の
内容がC11と逆の場合には、D1の電位が3Vから
4Vに、1の電位が4Vから3Vへ遷移し、この過
渡応答はデジツト線の容量とQ1，Q3，QD1，QS等
デジツト線に接続された導通状態のMIS−Ｔの導
通抵抗で決められる時定数により決定される。こ
の為デジツト線の振幅が大きければ大きい程応答
速度は遅くなり、デジツト線の振幅を小さくする
事が設計上のポイントとなつていた。
次に第２図により本発明について説明する。説
明を簡単にする為に及び回路の名称機能が同様で
ある部分は第１図と同じ信号を使用しVEE＝0V、
VCC＝5Vとして説明する。DS1，DS2がデジツト線
選択信号端子であり、選択されるデジツト線に対
しては0V、残りのすべての非選択デジツト線に
対しては4.2Vが加えられる。WC，線にはリ
ード／ライト回路Ｂにより読出し状態では共に
4V、書込み状態では書込み情報に応じて0Vと4V
あるいは4Vと0Vが加えられる。ID1，ＩD1及び
ID2，ＩD2はデジツト線に接続されたバイポーラト
ランジスタの負荷電流となるものでこの電流によ
つてメモリセルからの電流が無い場合でもバイポ
ーラトランジスタは活性状態に保つ事が出来る。
まず読出し状態から説明するとWT1が高電位で
DS1が0Vの場合C11が選択される。Q3が導通して
いると電流はセンスアンプＡよりQWC1，Q1，Q3
を介してVEEに流れるので、QWC1の流す電流は先
述のQ1，Q3を介するセル電流をICellとしてICell＋
ID1となる。一方ＱWC1が流す電流はQ4が非導通で
あるのでID1のみとなる。非選択のデジツト線は
DS2が4.2V、WCとがが共に4Vであるのでエ
ミツタを共通にしたQWC2とQD2およびＱWC2とＱD2
はQD2とＱD2がベース電位が0.2V高いので導通す
る。すなわちQWC2，ＱWC2は非導通であるので
ID2，ＩD2を流す事が出来ない。この結果センスア
ンプＡは選択されたデジツト線のメモリセルの情
報を先述の電流差ID1＋ICellとＩD1で検出出来る。
明を簡単にする為に及び回路の名称機能が同様で
ある部分は第１図と同じ信号を使用しVEE＝0V、
VCC＝5Vとして説明する。DS1，DS2がデジツト線
選択信号端子であり、選択されるデジツト線に対
しては0V、残りのすべての非選択デジツト線に
対しては4.2Vが加えられる。WC，線にはリ
ード／ライト回路Ｂにより読出し状態では共に
4V、書込み状態では書込み情報に応じて0Vと4V
あるいは4Vと0Vが加えられる。ID1，ＩD1及び
ID2，ＩD2はデジツト線に接続されたバイポーラト
ランジスタの負荷電流となるものでこの電流によ
つてメモリセルからの電流が無い場合でもバイポ
ーラトランジスタは活性状態に保つ事が出来る。
まず読出し状態から説明するとWT1が高電位で
DS1が0Vの場合C11が選択される。Q3が導通して
いると電流はセンスアンプＡよりQWC1，Q1，Q3
を介してVEEに流れるので、QWC1の流す電流は先
述のQ1，Q3を介するセル電流をICellとしてICell＋
ID1となる。一方ＱWC1が流す電流はQ4が非導通で
あるのでID1のみとなる。非選択のデジツト線は
DS2が4.2V、WCとがが共に4Vであるのでエ
ミツタを共通にしたQWC2とQD2およびＱWC2とＱD2
はQD2とＱD2がベース電位が0.2V高いので導通す
る。すなわちQWC2，ＱWC2は非導通であるので
ID2，ＩD2を流す事が出来ない。この結果センスア
ンプＡは選択されたデジツト線のメモリセルの情
報を先述の電流差ID1＋ICellとＩD1で検出出来る。
ここで注目したいのはデジツト線の電位は導通
しているバイポーラトランジスタQWC1とＱWC1で
決定されている事でベースとエミツタ間のオフセ
ツト電圧をVBEとすると約4V〜VBE3.2Vでクラ
ンプされる事である。さらにID1とＩD1を等しく
ICellを約ID1，ID2の100倍に設計するならば、良く
知られている様にバイポーラトランジスタのベー
スエミツタ間電圧特性はエミツタ電流に対し自然
対数関数的に変化するので、D1と1の電位差は
せいぜい70ｍＶ以内とする事が出来る。従つてた
とえばデジツト線に非常に大きな容量がついてい
ても70ｍＶの電位差をメモリセルの読出し電流
ICellで充放電する時定数は従来回路の0.5V〜1Vの
電位差がある場合に比較して格段に小さいと考え
られる。
しているバイポーラトランジスタQWC1とＱWC1で
決定されている事でベースとエミツタ間のオフセ
ツト電圧をVBEとすると約4V〜VBE3.2Vでクラ
ンプされる事である。さらにID1とＩD1を等しく
ICellを約ID1，ID2の100倍に設計するならば、良く
知られている様にバイポーラトランジスタのベー
スエミツタ間電圧特性はエミツタ電流に対し自然
対数関数的に変化するので、D1と1の電位差は
せいぜい70ｍＶ以内とする事が出来る。従つてた
とえばデジツト線に非常に大きな容量がついてい
ても70ｍＶの電位差をメモリセルの読出し電流
ICellで充放電する時定数は従来回路の0.5V〜1Vの
電位差がある場合に比較して格段に小さいと考え
られる。
書込み動作は書込み情報に合致したWCか
のどちらかを0Vにする事によつて成される。今
WCが0VになつたとするとDS1は0Vであるので
１は0Vになる。Q3が導通しているとQ3のゲート電
位は読出出し状態では1と同一電位すなわち
3.2Vになつているが、書込み状態に入ると1は
0VになるのでQ3のゲート電位は0Vになりメモリ
セルの内容の反転が成される。書込みが完了して
読出し状態にもどる場合にはの電位を大容量
のデジツト線をＱWC1のエミツタホロワ動作で4V
に充電できるので、書込み後の回復時間も非常に
高速化が可能である。
のどちらかを0Vにする事によつて成される。今
WCが0VになつたとするとDS1は0Vであるので
１は0Vになる。Q3が導通しているとQ3のゲート電
位は読出出し状態では1と同一電位すなわち
3.2Vになつているが、書込み状態に入ると1は
0VになるのでQ3のゲート電位は0Vになりメモリ
セルの内容の反転が成される。書込みが完了して
読出し状態にもどる場合にはの電位を大容量
のデジツト線をＱWC1のエミツタホロワ動作で4V
に充電できるので、書込み後の回復時間も非常に
高速化が可能である。
第３図は本発明の具体的な実施例である。ワー
ド線WT1，WT2はエミツタホロワQW13，QW23を含
むワードドライバー回路WD1，WD2でドライブさ
れる。QW11，QW12，QW21，QW22はインバータ動
作をするMIS−Ｔであり、RW11，RW12はその負
荷抵抗である。デジツト線はデジツトドライバー
回路DD１，DD２でドライブされる。Qd11，Qd21
はインバータ動作するMIS−Ｔで、Rd11，Rd21は
その負荷抵抗である。Qd21，Qd22とId11，Id21はエ
ミツタホロワ動作するバイポーラトランジスタと
その負荷電流である。通常バイポーラトランジス
タのベースエミツタ間のオフセツト電圧は0.8V
であるのでDS1，DS2の電位は選択時は0V、非選
択時では4.2Vである。各々のワードドライバー
回路及びデジツトドライバー回路に入力されるデ
コード信号W1，W2………とd1，d2………の発生
方法は一般に良く知られているのでここでは説明
しない。
ド線WT1，WT2はエミツタホロワQW13，QW23を含
むワードドライバー回路WD1，WD2でドライブさ
れる。QW11，QW12，QW21，QW22はインバータ動
作をするMIS−Ｔであり、RW11，RW12はその負
荷抵抗である。デジツト線はデジツトドライバー
回路DD１，DD２でドライブされる。Qd11，Qd21
はインバータ動作するMIS−Ｔで、Rd11，Rd21は
その負荷抵抗である。Qd21，Qd22とId11，Id21はエ
ミツタホロワ動作するバイポーラトランジスタと
その負荷電流である。通常バイポーラトランジス
タのベースエミツタ間のオフセツト電圧は0.8V
であるのでDS1，DS2の電位は選択時は0V、非選
択時では4.2Vである。各々のワードドライバー
回路及びデジツトドライバー回路に入力されるデ
コード信号W1，W2………とd1，d2………の発生
方法は一般に良く知られているのでここでは説明
しない。
次にリード／ライト回路ＢはMIS−Ｔ QR1，
QR2，QR3，QR4とバイポーラトランジスタQR5，
QR6、負荷抵抗RR1，RR2，RR3及び定電流IWC，ＩW
Ｃと基準電源VR′より成る。We，diはそれぞれリ
ード／ライト信号とデータ入力信号である。
VR′は基準電圧で約4.8Vにされる。回路の動作は
以下の様である。今Weが高レベルであるとQR1は
導通、QR1は非導通となるのでdi信号のいかんに
よらずRR2，RR3には電流が流れず、QR5，QR6の
ベースにはVR′の電位4.8Vが印加される。この結
果QR5，QR6のVBEは0.8VであるのでWC，は
共に4Vとなり読出し状態の電位になる。次にWe
が低レベルとするとQR2が導通しdi信号に応じて
QR3とQR4のどちらかが導通する。diを高レベルと
するとQR3が導通し、QR4は非導通となるのでQR5
のベースはほぼ0V、QR6のベースは先ほどの
VR′4.8Vの電位が加えられる。よWCには4V，
WCには0Vが発生され書込み状態となる。もちろ
んdi、が低レベルの場合はWCに0V、に4Vが
発生される事は容易に推察のつく事である。
QR2，QR3，QR4とバイポーラトランジスタQR5，
QR6、負荷抵抗RR1，RR2，RR3及び定電流IWC，ＩW
Ｃと基準電源VR′より成る。We，diはそれぞれリ
ード／ライト信号とデータ入力信号である。
VR′は基準電圧で約4.8Vにされる。回路の動作は
以下の様である。今Weが高レベルであるとQR1は
導通、QR1は非導通となるのでdi信号のいかんに
よらずRR2，RR3には電流が流れず、QR5，QR6の
ベースにはVR′の電位4.8Vが印加される。この結
果QR5，QR6のVBEは0.8VであるのでWC，は
共に4Vとなり読出し状態の電位になる。次にWe
が低レベルとするとQR2が導通しdi信号に応じて
QR3とQR4のどちらかが導通する。diを高レベルと
するとQR3が導通し、QR4は非導通となるのでQR5
のベースはほぼ0V、QR6のベースは先ほどの
VR′4.8Vの電位が加えられる。よWCには4V，
WCには0Vが発生され書込み状態となる。もちろ
んdi、が低レベルの場合はWCに0V、に4Vが
発生される事は容易に推察のつく事である。
最後にセンスアンプ回路はバイポーラトランジ
スタQS，ＱS，ＱD2，ＱD3，ＱD4，ＱD5と抵抗RS，
ＲS，ＲD1と定電流IS，ＩS，ＩD2，ＩD3，ＩD1より
成る。第２図の説明の場合と同様C11が選択され
ているとするとQ3が導通している場合QWC1には
ID1＋ICell，ＱWC1にはＩD1が流れる。もちろん先に
説明した様に非選択のデジツト線はDS2が4.2Vに
対し、WC，が4Vであるので、QWC2，ＱWC2
が非導通となり、センス線Ｓ，にはID2，ＩD2等
の読出し電流は流れ出して来ない。センス線Ｓ，
Ｓは第１図の従来回路でも多数のトランジスタが
共通に接続されるので大きな大容量が付くが、本
発明でもその点は変りはない。しかしQS，ＱSな
るトランジスタを設けてそれぞれのエミツタをセ
ンス線対Ｓ，に接続し、それぞれのベースには
基準電位VRを加える本発明の実施例においては
微小なバイアス電流IS，ＩSを流しておけばバイ
ポーラトランジスタのベースエミツタ間電圧でセ
ンス線をクランプ出来るので、電圧振幅がほぼ
100ｍＶ以内の非常に小さな値に出来、高速化が
計れる。センス抵抗RS，Sには最終的にRSには
ID1＋ICell＋ISの電流が、流れるので、かつID1＋IS
＝ID1＋ＩS＜ICellと設計すれば、差信号としてRS
ICellがエミツタホロワ動作するＱ02，Ｑ03のベー
スに加えられる。Ｑ04，Ｑ05は良く知られている
バイポーラトランジスタより成る差動アンプで
RSICellの差信号をこのアンプで増幅できる。
スタQS，ＱS，ＱD2，ＱD3，ＱD4，ＱD5と抵抗RS，
ＲS，ＲD1と定電流IS，ＩS，ＩD2，ＩD3，ＩD1より
成る。第２図の説明の場合と同様C11が選択され
ているとするとQ3が導通している場合QWC1には
ID1＋ICell，ＱWC1にはＩD1が流れる。もちろん先に
説明した様に非選択のデジツト線はDS2が4.2Vに
対し、WC，が4Vであるので、QWC2，ＱWC2
が非導通となり、センス線Ｓ，にはID2，ＩD2等
の読出し電流は流れ出して来ない。センス線Ｓ，
Ｓは第１図の従来回路でも多数のトランジスタが
共通に接続されるので大きな大容量が付くが、本
発明でもその点は変りはない。しかしQS，ＱSな
るトランジスタを設けてそれぞれのエミツタをセ
ンス線対Ｓ，に接続し、それぞれのベースには
基準電位VRを加える本発明の実施例においては
微小なバイアス電流IS，ＩSを流しておけばバイ
ポーラトランジスタのベースエミツタ間電圧でセ
ンス線をクランプ出来るので、電圧振幅がほぼ
100ｍＶ以内の非常に小さな値に出来、高速化が
計れる。センス抵抗RS，Sには最終的にRSには
ID1＋ICell＋ISの電流が、流れるので、かつID1＋IS
＝ID1＋ＩS＜ICellと設計すれば、差信号としてRS
ICellがエミツタホロワ動作するＱ02，Ｑ03のベー
スに加えられる。Ｑ04，Ｑ05は良く知られている
バイポーラトランジスタより成る差動アンプで
RSICellの差信号をこのアンプで増幅できる。
もちろん第２図、第３図において使用された定
電流源は抵抗あるいは導通抵抗の大きなMIS−Ｔ
に置き換えられるものであり、負荷抵抗もMIS−
Ｔに置き換えて使用できる。また第２図、第３図
のメモリセル等MIS−ＴはＮ型伝導特性を持つと
して説明したが、Ｐ型伝導特性であつても本発明
より成る回路に適用できる。
電流源は抵抗あるいは導通抵抗の大きなMIS−Ｔ
に置き換えられるものであり、負荷抵抗もMIS−
Ｔに置き換えて使用できる。また第２図、第３図
のメモリセル等MIS−ＴはＮ型伝導特性を持つと
して説明したが、Ｐ型伝導特性であつても本発明
より成る回路に適用できる。
第１図は従来の記憶回路を示す図、第２図は本
発明による記憶回路を示す図、第３図は本発明の
具体的な実施例を示す回路図である。 C11，C12，C21，C22……メモリセル、D1，1，
D2，2……デジツト線、WT1，WT2……ワード
線、WD１，WD２……ワードドライバー回路、
DD１，DD２……デジツトドライバ回路、Ａ…
…センスアンプ回路、Ｂ……リードライト回路で
ある。
発明による記憶回路を示す図、第３図は本発明の
具体的な実施例を示す回路図である。 C11，C12，C21，C22……メモリセル、D1，1，
D2，2……デジツト線、WT1，WT2……ワード
線、WD１，WD２……ワードドライバー回路、
DD１，DD２……デジツトドライバ回路、Ａ…
…センスアンプ回路、Ｂ……リードライト回路で
ある。
Claims (1)
- １ １対の絶縁ゲートトランジスタのゲートとド
レインとを交差接続したフリツプフロツプより成
るメモリセルをワード線と一対のデジツト線に接
続したセルマトリスクと、それぞれバイポーラト
ランジスタを含んで構成されデジツト線に接続さ
れた読出し回路および列選択回路とを有し、前記
一対のデジツト線のそれぞれには定電流源が接続
され、前記読出し回路はエミツタがそれぞれ一対
のデジツト線に接続され、コレクタが一対のセン
ス線にそれぞれ接続され、ベースに読出し書込み
信号を受ける一対のバイポーラトランジスタを有
し、読出し時には一対のバイポーラトランジスタ
を導通としてコレクタに読出し信号を出力し、書
込み時には該一対のバイポーラトランジスタの一
方を導通、他方を非導通とし、該列選択回路は電
源と一対のデジツト線に電流路が接続され、ベー
スに列選択信号の印加された一対のバイポーラト
ランジスタで構成されることを特徴とする半導体
記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13312079A JPS5658193A (en) | 1979-10-16 | 1979-10-16 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13312079A JPS5658193A (en) | 1979-10-16 | 1979-10-16 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5658193A JPS5658193A (en) | 1981-05-21 |
| JPS6331879B2 true JPS6331879B2 (ja) | 1988-06-27 |
Family
ID=15097250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13312079A Granted JPS5658193A (en) | 1979-10-16 | 1979-10-16 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5658193A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5978554A (ja) * | 1982-10-27 | 1984-05-07 | Hitachi Ltd | 半導体集積回路装置及び単一チップマイクロコンピュータ |
| DE3380105D1 (en) * | 1982-09-29 | 1989-07-27 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS60136989A (ja) * | 1983-12-26 | 1985-07-20 | Hitachi Ltd | 半導体記憶装置の書き込み回路 |
| JPS60136084A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0795395B2 (ja) * | 1984-02-13 | 1995-10-11 | 株式会社日立製作所 | 半導体集積回路 |
| JP2532831B2 (ja) * | 1985-06-03 | 1996-09-11 | 日本電信電話株式会社 | メモリ回路 |
| JPS6236796A (ja) * | 1985-08-10 | 1987-02-17 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
| JPS62231491A (ja) * | 1986-03-31 | 1987-10-12 | Fujitsu Ltd | 半導体記憶装置 |
| JP2531671B2 (ja) * | 1987-03-31 | 1996-09-04 | 株式会社東芝 | 半導体記憶装置 |
| JPH07122993B2 (ja) * | 1991-02-13 | 1995-12-25 | 株式会社日立製作所 | 半導体集積回路 |
| JPH0689585A (ja) * | 1993-01-13 | 1994-03-29 | Hitachi Ltd | 半導体記憶装置 |
-
1979
- 1979-10-16 JP JP13312079A patent/JPS5658193A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5658193A (en) | 1981-05-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4858189A (en) | Semiconductor integrated circuit | |
| US3521242A (en) | Complementary transistor write and ndro for memory cell | |
| US3284782A (en) | Memory storage system | |
| US3973246A (en) | Sense-write circuit for bipolar integrated circuit ram | |
| EP0023792B1 (en) | Semiconductor memory device including integrated injection logic memory cells | |
| US4027176A (en) | Sense circuit for memory storage system | |
| JPS6331879B2 (ja) | ||
| JP2701506B2 (ja) | 半導体メモリ回路 | |
| US4127899A (en) | Self-quenching memory cell | |
| JP2531671B2 (ja) | 半導体記憶装置 | |
| KR100424510B1 (ko) | 반도체기억장치및센스회로방식 | |
| US4099266A (en) | Single-chip bi-polar sense amplifier for a data processing system using MOS memory | |
| US4464735A (en) | Semiconductor memory | |
| JP2550743B2 (ja) | 半導体メモリ回路 | |
| JPH0810556B2 (ja) | 半導体メモリ回路 | |
| US4949306A (en) | Sense circuit and semiconductor memory having a current-voltage converter circuit | |
| US5483183A (en) | Bipolar current sense amplifier | |
| JP2901973B2 (ja) | 半導体集積回路装置 | |
| JPS62132300A (ja) | マトリツクスアレイリ−ドオンリメモリ装置 | |
| EP0181819A2 (en) | Memory cell power scavenging apparatus and method | |
| JP2548737B2 (ja) | ドライバ回路 | |
| JPH0777075B2 (ja) | デコーダ−ドライバ回路 | |
| KR940003835B1 (ko) | 반도체 메모리장치 | |
| JPH0241112B2 (ja) | ||
| JPH01155589A (ja) | 半導体記憶装置 |