JPH0689585A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0689585A JPH0689585A JP5003850A JP385093A JPH0689585A JP H0689585 A JPH0689585 A JP H0689585A JP 5003850 A JP5003850 A JP 5003850A JP 385093 A JP385093 A JP 385093A JP H0689585 A JPH0689585 A JP H0689585A
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Abstract
(57)【要約】
【目的】本発明の目的は、高速かつ高集積な半導体記憶
装置を提供することにある。 【構成】そのために、半導体記憶装置のアドレスバッフ
ァ，アドレスデコーダ，メモリ部などのメモリ構成要素
間にバイポーラトランジスタを用いたドライバを配置す
る。 【効果】このようにすることで、高速度を維持しつつ、
高集積な半導体記憶装置を実現できる。
装置を提供することにある。 【構成】そのために、半導体記憶装置のアドレスバッフ
ァ，アドレスデコーダ，メモリ部などのメモリ構成要素
間にバイポーラトランジスタを用いたドライバを配置す
る。 【効果】このようにすることで、高速度を維持しつつ、
高集積な半導体記憶装置を実現できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路，コンピ
ュータ及び半導体記憶装置に係り、特に高密度且つ高速
な論理ＬＳＩ（Large Scale Integration)に好適な半導
体集積回路に関する。
ュータ及び半導体記憶装置に係り、特に高密度且つ高速
な論理ＬＳＩ（Large Scale Integration)に好適な半導
体集積回路に関する。
【０００２】
【従来の技術】近年に於ける半導体技術の進歩に著しい
ものがある。特にＭＯＳ（Metal Oxide Semiconduct
or)の進歩は顕著であり、ＭＯＳ技術の進歩により素子
の微細化が進んで、多くの回路が数ミリ角のシリコンチ
ップ状に集積される様になってきた。
ものがある。特にＭＯＳ（Metal Oxide Semiconduct
or)の進歩は顕著であり、ＭＯＳ技術の進歩により素子
の微細化が進んで、多くの回路が数ミリ角のシリコンチ
ップ状に集積される様になってきた。
【０００３】しかしながら、ＬＳＩがこの様にＭＯＳ技
術によって高集積化されてくると、多数のＭＯＳ（ＭＯ
Ｓ電界効果トランジスタ）で構成されている論理ブロッ
ク間の結合に於いて、特に容量性負荷が増大し、信号伝
達速度の低下が問題となりつつある。この容量性負荷の
増大は、電圧素子であるＭＯＳ電界効果トランジスタを
多数使用するところに原因あり、ＭＯＳ電界効果トラン
ジスタの弱点が表われてくる場合である。
術によって高集積化されてくると、多数のＭＯＳ（ＭＯ
Ｓ電界効果トランジスタ）で構成されている論理ブロッ
ク間の結合に於いて、特に容量性負荷が増大し、信号伝
達速度の低下が問題となりつつある。この容量性負荷の
増大は、電圧素子であるＭＯＳ電界効果トランジスタを
多数使用するところに原因あり、ＭＯＳ電界効果トラン
ジスタの弱点が表われてくる場合である。
【０００４】図１は従来の高集積論理ＬＳＩの典型的な
例であるマイクロコンピュータの構成例を示したもので
ある。マイクロコンピュータ１０を構成している該ＬＳ
Ｉは、チップの外枠に設けられている入出力バッファ群
１１，ＲＯＭ（Read Only Memory）１２，ＲＡＭ（Rend
om Access Memory)１３，プロセッサ１４，タイマ等の
周辺機能１５，１６の各要素が内部バス１７によって連
結されて構成されている。この様な構成の各要素の高集
積化が進んでそれぞれの規模が増大して、多数のＭＯＳ
電界効果トランジスタを集積すると次の様な問題が発生
してくる。
例であるマイクロコンピュータの構成例を示したもので
ある。マイクロコンピュータ１０を構成している該ＬＳ
Ｉは、チップの外枠に設けられている入出力バッファ群
１１，ＲＯＭ（Read Only Memory）１２，ＲＡＭ（Rend
om Access Memory)１３，プロセッサ１４，タイマ等の
周辺機能１５，１６の各要素が内部バス１７によって連
結されて構成されている。この様な構成の各要素の高集
積化が進んでそれぞれの規模が増大して、多数のＭＯＳ
電界効果トランジスタを集積すると次の様な問題が発生
してくる。
【０００５】
【発明が解決しようとする課題】その１つは、各要素内
での信号伝達遅延の増加が挙げられる。ＲＯＭ１２，Ｒ
ＡＭ１３では高集積化に伴なって、当然ながらメモリの
総ビット数が増加する。また、プロセッサ１４でもデー
タ処理ビット数が増加する。この様に高集積化した場合
の各要素の問題を明確にするため、メモリを例としてＲ
ＯＭ１２の場合について説明する。
での信号伝達遅延の増加が挙げられる。ＲＯＭ１２，Ｒ
ＡＭ１３では高集積化に伴なって、当然ながらメモリの
総ビット数が増加する。また、プロセッサ１４でもデー
タ処理ビット数が増加する。この様に高集積化した場合
の各要素の問題を明確にするため、メモリを例としてＲ
ＯＭ１２の場合について説明する。
【０００６】図２はＲＯＭ１２の構成を示したブロック
図である。ＲＯＭ１２は、アドレス信号が入力されるア
ドレスバッファ回路１９，アドレスバッファ回路１９の
出力信号が入力されるアドレスデコーダ回路２１，アド
レスデコーダ回路２１の出力に応答して複数のメモリセ
ルの少なくとも一つの特定のメモリセルを選択するドラ
イバー回路となるワード駆動バッファ２３，複数のメモ
リセルからなるメモリ部２５，複数のメモリセルの内の
一つのデータを検出するセンスアンプ＆バッファ回路２
７からなり、これらの論理ブロック間は、それぞれアド
レス入力バス１８，アドレスバッファ出力バス２０，デ
コーダ出力バス２２，ワード信号群２４，ビッシ信号群
２６，データ出力２８が伝達されるバスで連結されてい
る。ＲＯＭ１２の総ビット数の増加に伴ない、前記アド
レスデコーダ２１及びメモリ部２５のアレーは増加す
る。この結果、アドレスデコーダ２１を駆動するアドレ
スバッファ１９の負荷及びメモリ部２５を駆動するワー
ド駆動バッファ２３の負荷が総ビット数の増加に伴なっ
て増加し、ここで信号伝達遅延を招く。この為、例えば
図３に示した如く、ワード駆動バッファ２３−ｉがＣＭ
ＯＳ（Complementary ＭＯＳ）電界効果トランジスタで
構成されているとすると、重い負荷を駆動する為、充分
大きなＰ及びＮチャンネルＭＯＳ電界効果トランジスタ
が必要となってくる。なお、図３中、２２−ｉはｉ番目
のデコーダ出力を意味し、２３−ｉはワード駆動バッフ
ァのｉ番目の素子構成を示し、２４−ｉはｉ番目のワー
ド信号を示している。しかしながら、電流容量の大きい
ＭＯＳ電界効果トランジスタを使うと、それ自身の出力
負荷も同時に増加する為、飛躍的な信号伝達速度効果を
得ることが難しくなる。
図である。ＲＯＭ１２は、アドレス信号が入力されるア
ドレスバッファ回路１９，アドレスバッファ回路１９の
出力信号が入力されるアドレスデコーダ回路２１，アド
レスデコーダ回路２１の出力に応答して複数のメモリセ
ルの少なくとも一つの特定のメモリセルを選択するドラ
イバー回路となるワード駆動バッファ２３，複数のメモ
リセルからなるメモリ部２５，複数のメモリセルの内の
一つのデータを検出するセンスアンプ＆バッファ回路２
７からなり、これらの論理ブロック間は、それぞれアド
レス入力バス１８，アドレスバッファ出力バス２０，デ
コーダ出力バス２２，ワード信号群２４，ビッシ信号群
２６，データ出力２８が伝達されるバスで連結されてい
る。ＲＯＭ１２の総ビット数の増加に伴ない、前記アド
レスデコーダ２１及びメモリ部２５のアレーは増加す
る。この結果、アドレスデコーダ２１を駆動するアドレ
スバッファ１９の負荷及びメモリ部２５を駆動するワー
ド駆動バッファ２３の負荷が総ビット数の増加に伴なっ
て増加し、ここで信号伝達遅延を招く。この為、例えば
図３に示した如く、ワード駆動バッファ２３−ｉがＣＭ
ＯＳ（Complementary ＭＯＳ）電界効果トランジスタで
構成されているとすると、重い負荷を駆動する為、充分
大きなＰ及びＮチャンネルＭＯＳ電界効果トランジスタ
が必要となってくる。なお、図３中、２２−ｉはｉ番目
のデコーダ出力を意味し、２３−ｉはワード駆動バッフ
ァのｉ番目の素子構成を示し、２４−ｉはｉ番目のワー
ド信号を示している。しかしながら、電流容量の大きい
ＭＯＳ電界効果トランジスタを使うと、それ自身の出力
負荷も同時に増加する為、飛躍的な信号伝達速度効果を
得ることが難しくなる。
【０００７】その２として各要素間での信号伝達遅延の
増加が起こる。即ち、上記した各要素内での信号伝達遅
延と同様、チップレベルでシステムの要素が増加する
と、これ等を連結する内部バス１７を含めた負荷も増大
し、１つの要素から他の１つの要素或いは複数の要素へ
の信号伝播の際、やはり信号伝達遅延が顕著に表われて
くる。
増加が起こる。即ち、上記した各要素内での信号伝達遅
延と同様、チップレベルでシステムの要素が増加する
と、これ等を連結する内部バス１７を含めた負荷も増大
し、１つの要素から他の１つの要素或いは複数の要素へ
の信号伝播の際、やはり信号伝達遅延が顕著に表われて
くる。
【０００８】この様な各要素内での信号伝達遅延の増加
と、各要素間での信号伝達遅延の増加は、何れも使用し
ているＭＯＳ電界効果トランジスタの電流駆動能力の欠
如に起因するものである。
と、各要素間での信号伝達遅延の増加は、何れも使用し
ているＭＯＳ電界効果トランジスタの電流駆動能力の欠
如に起因するものである。
【０００９】本発明の目的は、高速、かつ、高集積な半
導体記憶装置を提供することにある。
導体記憶装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明の特徴は、アドレ
ス・バッファ，アドレスデコーダ，メモリ部などのメモ
リ構成要素間にバイポーラトランジスタを用いたドライ
バを配置することで目的を達成する。
ス・バッファ，アドレスデコーダ，メモリ部などのメモ
リ構成要素間にバイポーラトランジスタを用いたドライ
バを配置することで目的を達成する。
【００１１】
【作用】半導体記憶装置のアドレス・バッファ，アドレ
ス・デコーダ，メモリ部などの負荷の大きい部分にバイ
ポーラトランジスタを介在させることにより、高速度を
維持しつつ集積度を高めることができる。
ス・デコーダ，メモリ部などの負荷の大きい部分にバイ
ポーラトランジスタを介在させることにより、高速度を
維持しつつ集積度を高めることができる。
【００１２】
【実施例】以下、本発明の一実施例を従来例と同部品は
同符号を用いて図面に従って説明する。
同符号を用いて図面に従って説明する。
【００１３】図４は本発明の半導体集積回路の一実施例
であるＲＯＭの構成を示したブロック図であり、各ブロ
ックはＣＭＯＳ電界効果トランジスタを主体として構成
されている。本実施例のＲＯＭ１２は、アドレス入力１
８を受けるＭＯＳバッファ４０、このバッファ４０の駆
動能力を上げるバイポーラバッファ４１、このバイポー
ラバッファ４１の出力２０をデコードし、１つのワード
を選択するＭＯＳアドレスデコーダ４２、このデコーダ
４２のデコーダ出力２２の駆動能力を上げるバイポーラ
バッファ４３、このバイポーラバッファ４３の出力であ
るワード信号２４が入力されるＭＯＳメモリ部４４、こ
のメモリ部４４の読出しデータであるビット信号群２６
をセンスし、データ出力２８を出力して次段を駆動する
バイポーラバッファ４５から構成されている。
であるＲＯＭの構成を示したブロック図であり、各ブロ
ックはＣＭＯＳ電界効果トランジスタを主体として構成
されている。本実施例のＲＯＭ１２は、アドレス入力１
８を受けるＭＯＳバッファ４０、このバッファ４０の駆
動能力を上げるバイポーラバッファ４１、このバイポー
ラバッファ４１の出力２０をデコードし、１つのワード
を選択するＭＯＳアドレスデコーダ４２、このデコーダ
４２のデコーダ出力２２の駆動能力を上げるバイポーラ
バッファ４３、このバイポーラバッファ４３の出力であ
るワード信号２４が入力されるＭＯＳメモリ部４４、こ
のメモリ部４４の読出しデータであるビット信号群２６
をセンスし、データ出力２８を出力して次段を駆動する
バイポーラバッファ４５から構成されている。
【００１４】この様な構成のＲＯＭ１２の各論理ブロッ
クにつき以下詳細にその構成について述べる。
クにつき以下詳細にその構成について述べる。
【００１５】図５は図２に示した本実施例のＭＯＳバッ
ファ４０とバイポーラバッファ４１の詳細回路例を示し
たものである。アドレス入力１８を受ける入力段である
MOSバッファ４０は、入力抵抗の高いＭＯＳデバイスで
構成され、Ｐ型ＭＯＳ電界効果トランジスタ４０１,４
０２,４０３とＮ型ＭＯＳ電界効果トランジスタ４０
４，４０５，４０６とが夫々コンプリメンタリ結合され
て１組となったものが複数個設けられており、アドレス
入力１８の各１ビットにつき正負一対の信号を作り出す
インバータ群を構成している。
ファ４０とバイポーラバッファ４１の詳細回路例を示し
たものである。アドレス入力１８を受ける入力段である
MOSバッファ４０は、入力抵抗の高いＭＯＳデバイスで
構成され、Ｐ型ＭＯＳ電界効果トランジスタ４０１,４
０２,４０３とＮ型ＭＯＳ電界効果トランジスタ４０
４，４０５，４０６とが夫々コンプリメンタリ結合され
て１組となったものが複数個設けられており、アドレス
入力１８の各１ビットにつき正負一対の信号を作り出す
インバータ群を構成している。
【００１６】図５において、ＰＮＰバイポーラトランジ
スタ４１１は、コレクタとベースとエミッタとを有し、
そのコレクタ・エミッタ電流路が第１の電源端子となる
＋５Ｖ電源端子と出力端子「Ａ０′」とに接続され、Ｎ
ＰＮバイポーラトランジスタ４１３は、コレクタとベー
スとエミッタとを有し、そのコレクタ・エミッタ電流路
が出力端子「Ａ０′」と第２の電源端子となる接地電源
端子とに接続される。ＰＮＰバイポーラトランジスタ４
１１とＮＰＮバイポーラトランジスタ４１３とは相補的
に動作し、出力信号線「Ａ０′」に対して、充電及び放電
を実行する。Ｐ型ＭＯＳ電界効果トランジスタ４０１と
Ｎ型ＭＯＳ電界効果トランジスタ４０４とは、アドレス
入力信号１８に応答し、このアドレス入力信号１８の反
転信号を出力するインバータ回路を構成する。Ｐ型ＭＯ
Ｓ電界効果トランジスタ４０２は、アドレス入力信号１
８の反転信号に応答して、ＰＮＰバイポーラトランジス
タ４１１のベースの電流路を形成する。Ｎ型ＭＯＳ電界
効果トランジスタ４０５は、アドレス入力信号１８の反
転信号に応答して、ＮＰＮバイポーラトランジスタ４１
３のベースの電流路を形成する。
スタ４１１は、コレクタとベースとエミッタとを有し、
そのコレクタ・エミッタ電流路が第１の電源端子となる
＋５Ｖ電源端子と出力端子「Ａ０′」とに接続され、Ｎ
ＰＮバイポーラトランジスタ４１３は、コレクタとベー
スとエミッタとを有し、そのコレクタ・エミッタ電流路
が出力端子「Ａ０′」と第２の電源端子となる接地電源
端子とに接続される。ＰＮＰバイポーラトランジスタ４
１１とＮＰＮバイポーラトランジスタ４１３とは相補的
に動作し、出力信号線「Ａ０′」に対して、充電及び放電
を実行する。Ｐ型ＭＯＳ電界効果トランジスタ４０１と
Ｎ型ＭＯＳ電界効果トランジスタ４０４とは、アドレス
入力信号１８に応答し、このアドレス入力信号１８の反
転信号を出力するインバータ回路を構成する。Ｐ型ＭＯ
Ｓ電界効果トランジスタ４０２は、アドレス入力信号１
８の反転信号に応答して、ＰＮＰバイポーラトランジス
タ４１１のベースの電流路を形成する。Ｎ型ＭＯＳ電界
効果トランジスタ４０５は、アドレス入力信号１８の反
転信号に応答して、ＮＰＮバイポーラトランジスタ４１
３のベースの電流路を形成する。
【００１７】また、ＰＮＰバイポーラトランジスタ４１
２は、コレクタとベースとエミッタとを有し、そのコレ
クタ・エミッタ電流路が第１の電源端子となる＋５Ｖ電
源端子と出力端子「Ａ０′」とに接続され、ＮＰＮバイ
ポーラトランジスタ４１４は、コレクタとベースとエミ
ッタとを有し、そのコレクタ・エミッタ電流路が出力端
子「Ａ０′」と第２の電源端子となる接地電源端子とに
接続される。ＰＮＰバイポーラトランジスタ４１２とＮ
ＰＮバイポーラトランジスタ４１４とは相補的に動作
し、出力信号線「Ａ０′」に対して、充電及び放電を実
行する。Ｐ型MOS電界効果トランジスタ４０３は、アド
レス入力信号１８に応答して、ＰＮＰバイポーラトラン
ジスタ４１２のベースの電流路を形成する。Ｎ型ＭＯＳ
電界効果トランジスタ４０６は、アドレス入力信号１８
に応答して、ＮＰＮバイポーラトランジスタ４１４のベ
ースの電流路を形成する。
２は、コレクタとベースとエミッタとを有し、そのコレ
クタ・エミッタ電流路が第１の電源端子となる＋５Ｖ電
源端子と出力端子「Ａ０′」とに接続され、ＮＰＮバイ
ポーラトランジスタ４１４は、コレクタとベースとエミ
ッタとを有し、そのコレクタ・エミッタ電流路が出力端
子「Ａ０′」と第２の電源端子となる接地電源端子とに
接続される。ＰＮＰバイポーラトランジスタ４１２とＮ
ＰＮバイポーラトランジスタ４１４とは相補的に動作
し、出力信号線「Ａ０′」に対して、充電及び放電を実
行する。Ｐ型MOS電界効果トランジスタ４０３は、アド
レス入力信号１８に応答して、ＰＮＰバイポーラトラン
ジスタ４１２のベースの電流路を形成する。Ｎ型ＭＯＳ
電界効果トランジスタ４０６は、アドレス入力信号１８
に応答して、ＮＰＮバイポーラトランジスタ４１４のベ
ースの電流路を形成する。
【００１８】このＭＯＳバッファ４０の出力は、ＰＮＰ
トランジスタとＮＰＮトランジスタとがコンプリメンタ
リ接続されている１組のトランジスタが複数個設けられ
ているバイポーラバッファ４１に入力されている。この
バイポーラバッファ４１は論理ブロック（ＭＯＳバッフ
ァ４０）と他の論理ブロック（ＭＯＳアドレスデコーダ
４２）との間に挿介された結合回路であり、ＭＯＳバッ
ファ４０の出力を電流増幅して次段のＭＯＳアドレスデ
コーダ４２を強力に駆動する機能を有している。従って
次段のＭＯＳアドレスデコーダ４２の集積度が高くと
も、ＭＯＳバッファ４０からの信号はバイポーラバッフ
ァ４１を介することによりＭＯＳアドレスデコーダ４２
に高速で伝達される効果がある。尚、図中ＰはＰチャン
ネルＭＯＳ電界効果トランジスタを示しＮはＮチャンネ
ルＭＯＳ電界効果トランジスタを示し、ＰＮＰはＰＮＰ
型バイポーラトランジスタを示し、ＮＰＮはＮＰＮ型バ
イポーラトランジスタを示している。
トランジスタとＮＰＮトランジスタとがコンプリメンタ
リ接続されている１組のトランジスタが複数個設けられ
ているバイポーラバッファ４１に入力されている。この
バイポーラバッファ４１は論理ブロック（ＭＯＳバッフ
ァ４０）と他の論理ブロック（ＭＯＳアドレスデコーダ
４２）との間に挿介された結合回路であり、ＭＯＳバッ
ファ４０の出力を電流増幅して次段のＭＯＳアドレスデ
コーダ４２を強力に駆動する機能を有している。従って
次段のＭＯＳアドレスデコーダ４２の集積度が高くと
も、ＭＯＳバッファ４０からの信号はバイポーラバッフ
ァ４１を介することによりＭＯＳアドレスデコーダ４２
に高速で伝達される効果がある。尚、図中ＰはＰチャン
ネルＭＯＳ電界効果トランジスタを示しＮはＮチャンネ
ルＭＯＳ電界効果トランジスタを示し、ＰＮＰはＰＮＰ
型バイポーラトランジスタを示し、ＮＰＮはＮＰＮ型バ
イポーラトランジスタを示している。
【００１９】図６はＭＯＳアドレスデコーダ４２の詳細
回路例を示した回路図である。バイポーラバッファ４１
の出力信号２０に対応して、１つのワードを選択する
為、ＭＯＳ電界効果トランジスタがＡＮＤ接続されて構
成されたデコーダであり、図中ＰチャンネルのＰ−ＭＯ
Ｓ電界効果トランジスタ群とＮチャンネルのN−MOS電界
効果トランジスタとからなり、ＭＯＳバッファ４０の場
合と同様次段のバイポーラバッファ４３との円滑な接続
を行う為、複数のＣＭＯＳ電界効果トランジスタ４２１
が付加されている。ＭＯＳアドレスデコーダ４２の出力
はＣＭＯＳ電界効果トランジスタ４２１を介してバイポ
ーラトランジスタ４３に入力されている。このバイポー
ラバッファ４３はバイポーラバッファ４１と同様に、一
対のＰＮＰトランジスタ４３１とＮＰＮトランジスタ４
３２とがコンプリメンタリ接続されたものが複数個集ま
って構成されている。
回路例を示した回路図である。バイポーラバッファ４１
の出力信号２０に対応して、１つのワードを選択する
為、ＭＯＳ電界効果トランジスタがＡＮＤ接続されて構
成されたデコーダであり、図中ＰチャンネルのＰ−ＭＯ
Ｓ電界効果トランジスタ群とＮチャンネルのN−MOS電界
効果トランジスタとからなり、ＭＯＳバッファ４０の場
合と同様次段のバイポーラバッファ４３との円滑な接続
を行う為、複数のＣＭＯＳ電界効果トランジスタ４２１
が付加されている。ＭＯＳアドレスデコーダ４２の出力
はＣＭＯＳ電界効果トランジスタ４２１を介してバイポ
ーラトランジスタ４３に入力されている。このバイポー
ラバッファ４３はバイポーラバッファ４１と同様に、一
対のＰＮＰトランジスタ４３１とＮＰＮトランジスタ４
３２とがコンプリメンタリ接続されたものが複数個集ま
って構成されている。
【００２０】図６において、ＣＭＯＳ電界効果トランジ
スタ４２１とバイポーラバッファ４３とがドライバー回
路を構成する。
スタ４２１とバイポーラバッファ４３とがドライバー回
路を構成する。
【００２１】ＰＮＰバイポーラトランジスタ４３１は、
コレクタとベースとエミッタとを有し、そのコレクタ・
エミッタ電流路が第１の電源端子となる＋５Ｖ電源端子
と出力端子２２とに接続され、ＮＰＮバイポーラトラン
ジスタ４３２は、コレクタとベースとエミッタとを有
し、そのコレクタ・エミッタ電流路が出力端子２２と第
２の電源端子となる接地電源端子とに接続される。ＰＮ
Ｐバイポーラトランジスタ４３１とＮＰＮバイポーラト
ランジスタ４３２とは相補的に動作し、出力信号線２２
に対して、充電及び放電を実行する。Ｐ型ＭＯＳ電界効
果トランジスタ４２１１は、ＭＯＳアドレスデコーダ４
２の出力信号に応答して、ＰＮＰバイポーラトランジス
タ４３１のベースの電流路を形成する。Ｎ型ＭＯＳ電界
効果トランジスタ４２１２は、ＭＯＳアドレスデコーダ
４２の出力信号に応答して、ＮＰＮバイポーラトランジ
スタ４３２のベースの電流路を形成する。
コレクタとベースとエミッタとを有し、そのコレクタ・
エミッタ電流路が第１の電源端子となる＋５Ｖ電源端子
と出力端子２２とに接続され、ＮＰＮバイポーラトラン
ジスタ４３２は、コレクタとベースとエミッタとを有
し、そのコレクタ・エミッタ電流路が出力端子２２と第
２の電源端子となる接地電源端子とに接続される。ＰＮ
Ｐバイポーラトランジスタ４３１とＮＰＮバイポーラト
ランジスタ４３２とは相補的に動作し、出力信号線２２
に対して、充電及び放電を実行する。Ｐ型ＭＯＳ電界効
果トランジスタ４２１１は、ＭＯＳアドレスデコーダ４
２の出力信号に応答して、ＰＮＰバイポーラトランジス
タ４３１のベースの電流路を形成する。Ｎ型ＭＯＳ電界
効果トランジスタ４２１２は、ＭＯＳアドレスデコーダ
４２の出力信号に応答して、ＮＰＮバイポーラトランジ
スタ４３２のベースの電流路を形成する。
【００２２】このバイポーラバッファ４３は、１つの論
理ブロック（ＭＯＳアドレスデコーダ４２）と他の論理
ブロック（メモリ部４４）との間に挿介された結合回路
であり、高集積されたメモリ部４４を強力に駆動し、Ｍ
ＯＳアドレスデコーダ４２とメモリ部４４との間の信号
伝達遅延を防止する効果がある。
理ブロック（ＭＯＳアドレスデコーダ４２）と他の論理
ブロック（メモリ部４４）との間に挿介された結合回路
であり、高集積されたメモリ部４４を強力に駆動し、Ｍ
ＯＳアドレスデコーダ４２とメモリ部４４との間の信号
伝達遅延を防止する効果がある。
【００２３】図７はＭＯＳメモリ部４４の詳細回路例を
示した回路図であるが、ＭＯＳ電界効果トランジスタが
ＯＲ接続されている以外は、前述したＭＯＳアドレスデ
コーダ４２と同様の構成を有しており、ＯＲ回路がメモ
リパターンを対応して配置されている。
示した回路図であるが、ＭＯＳ電界効果トランジスタが
ＯＲ接続されている以外は、前述したＭＯＳアドレスデ
コーダ４２と同様の構成を有しており、ＯＲ回路がメモ
リパターンを対応して配置されている。
【００２４】図７において、ＰＮＰバイポーラトランジ
スタ４５１は、コレクタとベースとエミッタとを有し、
そのコレクタ・エミッタ電流路が第１の電源端子と出力
端子２８とに接続され、ＮＰＮバイポーラトランジスタ
４５２は、コレクタとベースとエミッタとを有し、その
コレクタ・エミッタ電流路が出力端子２８と第２の電源
端子となる接地電源端子とに接続される。ＰＮＰバイポ
ーラトランジスタ451とＮＰＮバイポーラトランジスタ
４５２とは相補的に動作し、出力信号線２８に対して、
充電及び放電を実行する。ＭＯＳ電界効果トランジスタ
２２１は、メモリセルの出力信号に応答して、ＰＮＰバ
イポーラトランジスタ４５１のベースの電流路を形成す
る。ＭＯＳ電界効果トランジスタ４２２は、メモリセル
の出力信号に応答して、ＮＰＮバイポーラトランジスタ
４５２のベースの電流路を形成する。
スタ４５１は、コレクタとベースとエミッタとを有し、
そのコレクタ・エミッタ電流路が第１の電源端子と出力
端子２８とに接続され、ＮＰＮバイポーラトランジスタ
４５２は、コレクタとベースとエミッタとを有し、その
コレクタ・エミッタ電流路が出力端子２８と第２の電源
端子となる接地電源端子とに接続される。ＰＮＰバイポ
ーラトランジスタ451とＮＰＮバイポーラトランジスタ
４５２とは相補的に動作し、出力信号線２８に対して、
充電及び放電を実行する。ＭＯＳ電界効果トランジスタ
２２１は、メモリセルの出力信号に応答して、ＰＮＰバ
イポーラトランジスタ４５１のベースの電流路を形成す
る。ＭＯＳ電界効果トランジスタ４２２は、メモリセル
の出力信号に応答して、ＮＰＮバイポーラトランジスタ
４５２のベースの電流路を形成する。
【００２５】このＭＯＳメモリ部４４の出力は、Ｎ型と
Ｐ型のバイポーラトランジスタで構成されているバイポ
ーラバッファ４５を介して出力される為、駆動力の高い
データ出力２８を得ることが出来る。この場合のバイポ
ーラバッファ４５は、図１に示した様なマイクロコンピ
ュータの論理ブロックの１つであるプロセッサー１４と
の結合回路となり、マイクロコンピュータの内部バス１
７を強力に駆動する働きがあり、ここでの信号伝達遅延
を防止している。
Ｐ型のバイポーラトランジスタで構成されているバイポ
ーラバッファ４５を介して出力される為、駆動力の高い
データ出力２８を得ることが出来る。この場合のバイポ
ーラバッファ４５は、図１に示した様なマイクロコンピ
ュータの論理ブロックの１つであるプロセッサー１４と
の結合回路となり、マイクロコンピュータの内部バス１
７を強力に駆動する働きがあり、ここでの信号伝達遅延
を防止している。
【００２６】以上説明した如くＲＯＭ１２を構成する各
論理ブロックは、１個のＭＯＳ電界効果トランジスタを
マトリックス状に配置した例であったが、図８に示すマ
イクロコンピュータの構成要素であるＲＡＭ１３のメモ
リ部にみられる様に、複数個のＭＯＳ電界効果トランジ
スタを接続したものがマトリックス状に配置される例が
ある。この様なものに於いても、高集積化されると容量
性の負荷が増大する為、バイポーラトランジスタで構成
されているバイポーラバッファによって駆動することに
より信号伝達遅延の増加を防ぐ必要がある。
論理ブロックは、１個のＭＯＳ電界効果トランジスタを
マトリックス状に配置した例であったが、図８に示すマ
イクロコンピュータの構成要素であるＲＡＭ１３のメモ
リ部にみられる様に、複数個のＭＯＳ電界効果トランジ
スタを接続したものがマトリックス状に配置される例が
ある。この様なものに於いても、高集積化されると容量
性の負荷が増大する為、バイポーラトランジスタで構成
されているバイポーラバッファによって駆動することに
より信号伝達遅延の増加を防ぐ必要がある。
【００２７】図９は本発明の半導体集積回路の他の実施
例であるマイクロコンピュータを構成するプロセッサの
演算回路図であり、これも前述したＲＯＭ１２とは違う
構成を有している。即ち、演算回路９０は、加算回路９
１，シフタ９２，演算レジスタ９３，入力レジスタ９
４，出力レジスタ９５等のそれぞれ異なる要素がマトリ
ックス状に配置され、且つバス９６に連結されて構成さ
れている。これらの要素は、データ処理ビット方向に１
ビット分の機能が繰り返えされているものが多い。特
に、処理すべきデータ長は年々長くなる方向にあり、負
荷が増大している。このため、バイポーラバッファ１０
０により上記要素の制御信号を強力に駆動することが高
速化のため重要となる。また、出力レジスタ９５はバイ
ポーラバッファ９７によってマイクロコンピュータの図
示されない内部バス１７に接続され、前述したＲＯＭ１
２のバイポーラバッファ４５と同様に、前記内部バス１
７を強力に駆動する。
例であるマイクロコンピュータを構成するプロセッサの
演算回路図であり、これも前述したＲＯＭ１２とは違う
構成を有している。即ち、演算回路９０は、加算回路９
１，シフタ９２，演算レジスタ９３，入力レジスタ９
４，出力レジスタ９５等のそれぞれ異なる要素がマトリ
ックス状に配置され、且つバス９６に連結されて構成さ
れている。これらの要素は、データ処理ビット方向に１
ビット分の機能が繰り返えされているものが多い。特
に、処理すべきデータ長は年々長くなる方向にあり、負
荷が増大している。このため、バイポーラバッファ１０
０により上記要素の制御信号を強力に駆動することが高
速化のため重要となる。また、出力レジスタ９５はバイ
ポーラバッファ９７によってマイクロコンピュータの図
示されない内部バス１７に接続され、前述したＲＯＭ１
２のバイポーラバッファ４５と同様に、前記内部バス１
７を強力に駆動する。
【００２８】演算回路９０には、マイクロプログラム制
御のマイクロコンピュータに於けるプロセッサに設けら
れているＲＯＭ１２と同じ構成のマイクロプログラムメ
モリ９９の出力が、マイクロ命令デコーダ９８を通し、
更にバイポーラバッファ100によって駆動力を増して、
各部に入力されている。即ち、マイクロプログラムメモ
リ９９の出力であるマイクロ命令は、マイクロ命令デコ
ーダ９８によってデコードされ、演算回路９０を制御す
る。このマイクロ命令デコーダ９８の回路構成は、図示
されていないが論理ブロックがランダム配置されたもの
から成っている。このランダム配置されている図示され
ない論理ブロックも、バイポーラバッファ１００を介す
ることにより負荷の重い演算回路９０の各部を高速に制
御することが出来る。
御のマイクロコンピュータに於けるプロセッサに設けら
れているＲＯＭ１２と同じ構成のマイクロプログラムメ
モリ９９の出力が、マイクロ命令デコーダ９８を通し、
更にバイポーラバッファ100によって駆動力を増して、
各部に入力されている。即ち、マイクロプログラムメモ
リ９９の出力であるマイクロ命令は、マイクロ命令デコ
ーダ９８によってデコードされ、演算回路９０を制御す
る。このマイクロ命令デコーダ９８の回路構成は、図示
されていないが論理ブロックがランダム配置されたもの
から成っている。このランダム配置されている図示され
ない論理ブロックも、バイポーラバッファ１００を介す
ることにより負荷の重い演算回路９０の各部を高速に制
御することが出来る。
【００２９】ところで、演算回路９０の各部を構成して
いるシフタ９２，演算レジスタ９３，入力レジスタ９
４，出力レジスタ９５の出力部に、バイポーラトランジ
スタを配設して、出力の駆動力を増加する処置を採るこ
とも、前記した各要素によって駆動される側の集積度に
応じて行えば、ここでの信号伝達遅延の増加を防止する
ことが出来る。
いるシフタ９２，演算レジスタ９３，入力レジスタ９
４，出力レジスタ９５の出力部に、バイポーラトランジ
スタを配設して、出力の駆動力を増加する処置を採るこ
とも、前記した各要素によって駆動される側の集積度に
応じて行えば、ここでの信号伝達遅延の増加を防止する
ことが出来る。
【００３０】上記両実施例に依れば、例えば、マイクロ
コンピュータを構成するプロセッサ或いはＲＯＭ等の集
積度の高い要素間、或いは、これ等要素内の、例えばＲ
ＯＭを構成するＭＯＳアドレスデコーダ、ＭＯＳメモリ
部等の集積度の高いブロック間に、バイポーラトランジ
スタにより構成されているバイポーラバッファを挿介し
て、該バッファより前段の出力を電流増幅して、次段の
要素或いはブロックを強力に駆動することにより、ＭＯ
Ｓ電界効果トランジスタの集積度を高めて容量性の負荷
が増大しても、各要素間或いは各ブロック間に於いて信
号伝達遅延を起こすことを防止し、高速度を保持しつつ
半導体回路の集積度を高める効果がある。尚、上記バイ
ポーラバッファは、数ミリ角のシリコンチップ状に要素
或いはブロックと一緒に形成することが出来る。
コンピュータを構成するプロセッサ或いはＲＯＭ等の集
積度の高い要素間、或いは、これ等要素内の、例えばＲ
ＯＭを構成するＭＯＳアドレスデコーダ、ＭＯＳメモリ
部等の集積度の高いブロック間に、バイポーラトランジ
スタにより構成されているバイポーラバッファを挿介し
て、該バッファより前段の出力を電流増幅して、次段の
要素或いはブロックを強力に駆動することにより、ＭＯ
Ｓ電界効果トランジスタの集積度を高めて容量性の負荷
が増大しても、各要素間或いは各ブロック間に於いて信
号伝達遅延を起こすことを防止し、高速度を保持しつつ
半導体回路の集積度を高める効果がある。尚、上記バイ
ポーラバッファは、数ミリ角のシリコンチップ状に要素
或いはブロックと一緒に形成することが出来る。
【００３１】
【発明の効果】以上記述した如く本発明に依れば、半導
体記憶装置の負荷の大きいところにバイポーラバッファ
を用いることにより、高速度を保持しつつ集積度を高め
た半導体記憶装置を実現することが出来る。
体記憶装置の負荷の大きいところにバイポーラバッファ
を用いることにより、高速度を保持しつつ集積度を高め
た半導体記憶装置を実現することが出来る。
【図１】従来のマイクロコンピュータの一例を示す構成
図。
図。
【図２】図１で用いられているＲＯＭの詳細例を示す構
成図。
成図。
【図３】図２で示したワード駆動バッファ２３の部分回
路例を示す回路図。
路例を示す回路図。
【図４】本発明の半導体集積回路の一実施例であるＲＯ
Ｍの構成図。
Ｍの構成図。
【図５】図４に示したＭＯＳバッファとバイポーラバッ
ファの詳細例を示した回路図。
ファの詳細例を示した回路図。
【図６】図４に示したＭＯＳアドレスデコーダとバイポ
ーラバッファの詳細を示した回路図。
ーラバッファの詳細を示した回路図。
【図７】図４のＭＯＳメモリ部とバイポーラバッファの
詳細例を示す回路図。
詳細例を示す回路図。
【図８】マイクロコンピュータを構成するＲＡＭのメモ
リ部の詳細例を示す回路図。
リ部の詳細例を示す回路図。
【図９】本発明の半導体集積回路の他の実施例であるマ
イクロコンピュータを構成するプロセッサの構成図。
イクロコンピュータを構成するプロセッサの構成図。
１２…ＲＯＭ、１３…ＲＡＭ、４０…ＭＯＳバッファ、
４１，４３,４５,９７，１００…バイポーラバッファ、
４２…ＭＯＳアドレスデコーダ、４４…ＭＯＳメモリ
部、９０…演算回路、９１…加算回路、９２…シフタ、
９３…演算レジスタ、９４…入力レジスタ、９５…出力
レジスタ、９８…マイクロ命令デコーダ。
４１，４３,４５,９７，１００…バイポーラバッファ、
４２…ＭＯＳアドレスデコーダ、４４…ＭＯＳメモリ
部、９０…演算回路、９１…加算回路、９２…シフタ、
９３…演算レジスタ、９４…入力レジスタ、９５…出力
レジスタ、９８…マイクロ命令デコーダ。
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/414 11/407 17/18 Ｈ０１Ｌ 27/04 Ｄ 8427−4Ｍ 27/06 27/10 ４６１ 8225−4Ｍ Ｈ０３Ｋ 19/0175 6741−5Ｌ Ｇ１１Ｃ 11/34 ３０３ 6741−5Ｌ ３１５ 6741−5Ｌ ３５４ Ｚ 6741−5Ｌ 17/00 ３０６ Ａ 9170−4Ｍ Ｈ０１Ｌ 27/06 ３２１ Ｊ 8941−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ａ
Claims (6)
- 【請求項１】複数のメモリセルと、 アドレス信号が入力されるアドレスバッファ回路と、 上記アドレスバッファ回路の出力信号が入力されるアド
レスデコーダ回路と、 上記アドレスデコーダ回路の出力に応答して上記複数メ
モリセルの少なくとも一つの特定のメモリセルを選択す
るドライバー回路と、 上記複数のメモリセルに接続され、上記複数のメモリセ
ルの内の少なくとも一つのデータを検出するセンス回路
からなる半導体記憶装置において、 上記アドレスバッファ回路の出力部が、 コレクタとベースとエミッタとを有し、コレクタ・エミ
ッタ電流路が第１の電源端子と出力端子とに接続される
第１のバイポーラトランジスタと、 コレクタとベースとエミッタとを有し、コレクタ・エミ
ッタ電流路が上記出力端子と第２の電源端子とに接続さ
れる第２のバイポーラトランジスタと、 少なくとも一つの入力端子に印加されるアドレス信号に
応答して、上記第１のバイポーラトランジスタのベース
の電流路を形成する少なくとも一つの一方導電型のＭＯ
Ｓ電界効果トランジスタと、 上記入力端子に印加される上記アドレス信号に応答し
て、上記第２のバイポーラトランジスタのベースの電流
路を形成する少なくとも一つの他方導電型のMOS電界効
果トランジスタとから構成されることを特徴とする半導
体記憶装置。 - 【請求項２】複数のメモリセルと、 アドレス信号が入力されるアドレスバッファ回路と、 上記アドレスバッファ回路の出力信号が入力されるアド
レスデコーダ回路と、 上記アドレスデコーダ回路の出力に応答して上記複数メ
モリセルの内の少なくとも一つの特定のメモリセルを選
択するドライバー回路と、 上記複数のメモリセルに接続され、上記複数のメモリセ
ルの内の少なくとも一つのデータを検出するセンス回路
からなる半導体記憶装置において、 上記ドライバー回路の出力部が、 コレクタとベースとエミッタとを有し、コレクタ・エミ
ッタ電流路が第１の電源端子と出力端子とに接続される
第１のバイポーラトランジスタと、 コレクタとベースとエミッタとを有し、コレクタ・エミ
ッタ電流路が上記出力端子と第２の電源端子とに接続さ
れる第２のバイポーラトランジスタと、 少なくとも一つの入力端子に印加される上記アドレスデ
コーダ回路の出力信号に応答して、上記第１のバイポー
ラトランジスタのベースの電流路を形成する少なくとも
一つの一方導電型のＭＯＳ電界効果トランジスタと、 上記入力端子に印加される上記アドレスデコーダ回路の
出力信号に応答して、上記第２のバイポーラトランジス
タのベースの電流路を形成する少なくとも一つの他方導
電型ＭＯＳ電界効果トランジスタとから構成されること
を特徴とする半導体記憶装置。 - 【請求項３】複数のメモリセルと、 アドレス信号が入力されるアドレスバッファ回路と、 上記アドレスバッファ回路の出力信号が入力されるアド
レスデコーダ回路と、 上記アドレスデコーダ回路の出力に応答して上記複数メ
モリセルの内の少なくとも一つの特定のメモリセルを選
択するドライバー回路と、 上記複数のメモリセルに接続され、上記複数のメモリセ
ルの内の少なくとも一つのデータを検出するセンス回路
からなる半導体記憶装置において、 上記センス回路の出力部が、 コレクタとベースとエミッタとを有し、コレクタ・エミ
ッタ電流路が第１の電源端子と出力端子とに接続される
第１のバイポーラトランジスタと、 コレクタとベースとエミッタとを有し、コレクタ・エミ
ッタ電流路が上記出力端子と第２の電源端子とに接続さ
れる第２のバイポーラトランジスタと、 少なくとも一つの入力端子に印加される上記特定のデー
タに応答して、上記第１のバイポーラトランジスタのベ
ースの電流路を形成する少なくとも一つの一方導電型の
ＭＯＳ電界効果トランジスタと、 上記入力端子に印加される上記特定のデータに応答し
て、上記第２のバイポーラトランジスタのベースの電流
路を形成する少なくとも一つの他方導電型のMOS電界効
果トランジスタとから構成されることを特徴とする半導
体記憶装置。 - 【請求項４】アドレス信号が入力されるアドレスバッフ
ァ回路と、 上記アドレスバッファ回路の出力信号に応答する複数の
ＭＯＳ電界効果トランジスタを含んで構成されるアドレ
スデコーダ回路を含む半導体集積回路において、 上記アドレスバッファ回路は、 少なくとも一つの入力端子に印加されるアドレス信号に
応答するＭＯＳ電界効果トランジスタで構成される論理
回路を含む入力部と、 上記入力部の出力信号に応答して、その出力信号線に対
して、充電あるいは放電を実行するバイポーラトランジ
スタを含む出力部とから構成されることを特徴とする半
導体記憶装置。 - 【請求項５】特許請求の範囲４項において、 上記アドレスバッファ回路は、 コレクタとベースとエミッタとを有し、コレクタ・エミ
ッタ電流路が第１の電源端子と出力端子とに接続される
第１のバイポーラトランジスタと、 コレクタとベースとエミッタとを有し、コレクタ・エミ
ッタ電流路が上記出力端子と第２の電源端子とに接続さ
れる第２のバイポーラトランジスタと、 少なくとも一つの入力端子に印加されるアドレス信号に
応答して、上記第１のバイポーラトランジスタのベース
の電流路を形成する少なくとも一つの一方導電型のＭＯ
Ｓ電界効果トランジスタと、 上記入力端子に印加される上記アドレス信号に応答し
て、上記第２のバイポーラトランジスタのベースへの電
流路を形成する少なくとも一つの他方導電型MOS電界効
果トランジスタとを含むことを特徴とする半導体記憶装
置。 - 【請求項６】アドレス信号が入力されるアドレスバッフ
ァ回路と、 上記アドレスバッファ回路の出力信号に応答する複数の
ＭＯＳ電界効果トランジスタを含んで構成されるアドレ
スデコーダ回路と、 上記アドレスデコーダ回路の出力に応答するドライバー
回路とを含む半導体記憶装置において、 上記ドライバー回路の出力部が、 コレクタとベースとエミッタとを有し、コレクタ・エミ
ッタ電流路が第１の電源端子と出力端子とに接続される
第１のバイポーラトランジスタと、 コレクタとベースとエミッタとを有し、コレクタ・エミ
ッタ電流路が上記出力端子と第２の電源端子とに接続さ
れる第２のバイポーラトランジスタと、 少なくとも一つの入力端子に印加される上記アドレスデ
コーダ回路の出力信号に応答して上記第１のバイポーラ
トランジスタのベースへの電流路を形成する少なくとも
一つの一方導電型のＭＯＳ電界効果トランジスタと、 上記入力端子に印加される上記アドレスデコーダ回路の
出力信号に応答して、上記第２のバイポーラトランジス
タのベースへの電流路を形成する少なくとも一つの他方
導電型ＭＯＳ電界効果トランジスタとから構成されるこ
とを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5003850A JPH0689585A (ja) | 1993-01-13 | 1993-01-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5003850A JPH0689585A (ja) | 1993-01-13 | 1993-01-13 | 半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16850282A Division JPH0650813B2 (ja) | 1982-09-29 | 1982-09-29 | 半導体集積回路装置及びマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0689585A true JPH0689585A (ja) | 1994-03-29 |
Family
ID=11568666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5003850A Pending JPH0689585A (ja) | 1993-01-13 | 1993-01-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0689585A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54148496A (en) * | 1978-05-15 | 1979-11-20 | Seiko Epson Corp | Color liquid crystal display unit |
| JPS5658193A (en) * | 1979-10-16 | 1981-05-21 | Nec Corp | Semiconductor memory device |
| JPS5696530A (en) * | 1980-12-15 | 1981-08-04 | Hitachi Ltd | Driving circuit of tri-state type |
| JPS573289A (en) * | 1980-06-04 | 1982-01-08 | Hitachi Ltd | Semiconductor storing circuit device |
-
1993
- 1993-01-13 JP JP5003850A patent/JPH0689585A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54148496A (en) * | 1978-05-15 | 1979-11-20 | Seiko Epson Corp | Color liquid crystal display unit |
| JPS5658193A (en) * | 1979-10-16 | 1981-05-21 | Nec Corp | Semiconductor memory device |
| JPS573289A (en) * | 1980-06-04 | 1982-01-08 | Hitachi Ltd | Semiconductor storing circuit device |
| JPS5696530A (en) * | 1980-12-15 | 1981-08-04 | Hitachi Ltd | Driving circuit of tri-state type |
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