JPH0522320B2 - - Google Patents
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- JPH0522320B2 JPH0522320B2 JP18756982A JP18756982A JPH0522320B2 JP H0522320 B2 JPH0522320 B2 JP H0522320B2 JP 18756982 A JP18756982 A JP 18756982A JP 18756982 A JP18756982 A JP 18756982A JP H0522320 B2 JPH0522320 B2 JP H0522320B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
Description
〔発明の利用分野〕
本発明は半導体集積回路装置及び単一チツプマ
イクロコンピユータに係り、特に高密度且つ高速
な論理LSI（Large Scale Integration）に好適な
半導体集積回路装置及び単一チツプマイクロコン
ピユータに関する。 〔従来技術〕 近年に於ける半導体技術の進歩には著しいもの
がある。特にMOS（Metal Oxide
Semiconductor）の進歩は顕著であり、MOS技
術の進歩により素子の微細化が進んで、多くの回
路が数ミリ角のシリコンチツプ状に集積される様
になつてきた。 しかしながら、LSIがこの様にMOS技術によ
つて高集積化されてくると、多数のMOS（MOS
電界効果トランジスタ）で構成されている論理ブ
ロツク間の結合に於いて、特に容量性負荷が増大
し、信号伝達速度の低下が問題となりつつある。
この容量性負荷の増大は、電圧素子であるMOS
電界効果トランジスタを多数使用するところに原
因があり、MOS電界効果トランジスタの弱点が
現われてくる場合である。 第１図は従来の高集積論理LSIの典型的な例で
あるマイクロコンピユータの構成例を示したもの
である。マイクロコンピユータ１００を構成して
いる該LSIは、チツプの外枠に設けられている入
出力バツフア群１１１、ROM（Read Only
Memory）１１２、RAM（Random Access
Memory）１１３、プロセツサ１１４、タイマ等
の周辺機能１１５，１１６の各要素が内部バス１
１７によつて連結されて構成されている。この様
な構成の各要素の高集積化が進んでそれぞれの規
模が増大して、多数のMOS電界効果トランジス
タを集積すると次の様な問題が発生してくる。 その１つは、各要素内での信号伝達遅延の増加
が挙げられる。ROM１１２，RAM１１３では
高集積化に伴つて、当然ながらメモリの総ビツト
数が増加する。この様な高集積化したメモリの例
をROM１１２の場合について説明する。 第２図はROM１１２の構成を示したブロツク
図である。ROM１１２は、アイドレス入力バツ
フア群１０、アドレスデコーダ１１、ワードドラ
イバ群１２、メモリセル群１３、マルチプレクサ
及びセンス回路群１５からなり、これらの論理ブ
ロツク間は、それぞれアドレス入力バス１１８、
アドレスバツフア出力バス１２０、デコーダ出力
バス１２２、ワード信号群１２４、ビツト信号群
１２６、データ出力１２８が伝達されるバスで連
結されている。 ROM１１２の総ビツト数の増加に伴い、前記
アドレスデコーダ１１及びメモリセル群１３のア
レーは増加する。この結果、アドレスデコーダ１
１を駆動するアドレス入力バツフア群１０の負荷
及びメモリセル群１３を駆動するワードドライバ
群１２の負荷が総ビツト数の増加に伴つて増加
し、ここで信号伝達遅延を招く。この為、例えば
第３図に示した如くワードドライバ群１２の１２
３−ｉがCMOS（Complementary MOS）電界効
果トランジスタで構成されているとすると、重い
負荷を駆動する為、充分大きなＰ及びＮチヤネル
MOS電界効果トランジスタが必要となつてくる。
なお、第３図中、１２２−ｉはｉ番目のデコーダ
出力を意味し、１２３−ｉはワードドライバ群の
ｉ番目の素子構成を示し、１２４−ｉはｉ番目の
ワード信号を示している。しかしながら、電流容
量の大きいMOS電界効果トランジスタを使うと、
それ自信の出力負荷も同時に増加する為、飛躍的
な信号伝達速度効果を得ることが難しくなる。 その２として各要素間での信号伝達遅延の増加
が起こる。即ち、上記した各要素内での信号伝達
遅延と同様、チツプレベルでシステムの要素が増
加すると、これ等を連結する内部バス１１７を含
めた負荷も増大し、１つの要素から他の１つの要
素或は複数の要素への信号伝播の際、やはり信号
伝達遅延が顕著に現われてくる。 この様な各要素内での信号伝達遅延の増加と、
各要素間での信号伝達遅延の増加は、何れも使用
しているMOS電界効果トランジスタの電流駆動
能力の欠如に起因するものである。 〔発明の目的〕 本発明の目的は、高速信号伝達を阻害すること
なく高集積を可能とする半導体集積回路装置及び
単一チツプマイクロコンピユータを提供すること
にある。 〔発明の概要〕 本発明は、複数のワード線と、該ワード線と交
叉して設けられた複数のビツト線との交点に設け
られ、少なくとも電界効果トランジスタより構成
される複数のメモリセルと、 上記ビツト線に対して、充電を実行するバイポ
ーラトランジスタを含むプリチヤージ回路、 アドレス信号が入力されるアドレスバツフア回
路と、 上記アドレスバツフア回路の出力信号が入力さ
れるアドレスデコーダ回路と、 上記アドレスデコーダ回路の出力に応答して上
記ワード線を選択するワードドライバー回路と、 上記ビツト線に接続され、上記複数のメモリセ
ルの内の少なくとも一つのデータを検出するセン
ス回路と備えることにより、上記目的を達成す
る。 〔発明の実施例〕 以下本発明の一実施例を従来例と同部品は同符
号を用いて図面に従つて説明する。 第４図は本発明の一実施例を示すROMの全体
構成図で、第５図はその動作説明図である。本実
施例は一つの要素であるところのダイナミツク形
のROMであり、第４図に示すように、アドレス
入力バツフア群１０、アドレス・デコーダ１１、
ワード・ドライバ群１２、メモリ・セル群１３、
ビツト線のプリチヤージ回路１４、ビツト線のマ
ルチプレクサ及びセンス回路群１５、出力バツフ
ア群１６により構成される。この動作を基準クロ
ツクａの前半（Ｅ）と後半（）に分けて説明す
る。 (1) Ｅ期間 ビツト線のプリチヤージとアドレス・デコード
が行われる期間である。プリチヤージ回路１４に
印加される基準クロツクａによりビツト線群ｂを
チヤージし、全てをハイ・レベルにして置く。一
方、アドレス入力バツフア群１０に入力するアド
レス信号Ｃは同バツフア群１０により正負一対の
信号ｄに変換され、アドレス・デコーダ１１に印
加される。デコードの結果、１つのワード信号e1
がハイ・レベルとなり、これがワード・ドライバ
群１２に印加され、対応するワード駆動信号f1が
ハイ・レベルとなつて、１つのメモリ・ワードを
選択する。以上がＥ期間中に完了する。 (2) 期間 Ｅ期間に確実したワード駆動信号f1によつてメ
モリ・セル群１３の中の対応するワードが選択さ
れ、このワードを構成するメモリ・セルの状態に
よりＥ期間にプリチヤージされたビツト線群ｂを
デイスチヤージするか否かのいずれかが実行され
る。この結果、ビツト線群ｂにデータが反映さ
れ、更にマルチプレクサ及びセンス回路群１５に
より信号ｇを得る。更に、出力バツフア群１６を
経由してメモリ・データｈが読出される。 以上に示したように、第１図に示したROMは
プリチヤージ、デイスチヤージの繰り返しによつ
てデータの読出しサイクルが連続する。 次に、ROMを構成する各ブロツクの詳細構成
を第６図、第７図、第８図、第９図、第１０図、
第１１図を用いて説明する。 (1) アドレス入力バツフア群１０ 第６図は第４図に示したアドレス入力バツフア
群１０の詳細構成である。64KビツトROMを想
定し、アドレス・デコーダ１１によつて選択し得
る１ワードのビツト長を128ビツトとすると、512
ワード必要であるから、アドレス入力バツフア群
１０へのアドレス信号ｃは９ビツト（29＝512）
となる。９ビツトのアドレス信号ｃはバツフア２
０１〜２０９及び２１１〜２１９により正負一対
の信号ｄ（18本）に交換され、アドレス・デコー
ダ１１に印加される。このアドレス・デコーダ１
１は前記したように512ワードをデコードするか
ら、18本の信号ｄはそれぞれ256個のMOS電界効
果トランジスタを駆動する事になり、駆動力の増
加の為、最終段にNPNバイポーラ・トランジス
タ群２２０を配置している。 (2) アドレス・デコーダ１１ 第７図は第４図に示したアドレス・デコーダ１
１の詳細構成である。本アドレス・デコーダ１１
はアレイ状に配列されるので、MOS電界効果ト
ランジスタによつて構成する方がサイズの面から
効果的である。本実施例ではオア形のアレイで構
成する場合を示す。例えば、９ビツトのアドレス
信号ｃが全て０の場合は、信号d1〜9がロー・レベ
ル、信号1〜9がハイ・レベルとなる。従つて、
ワード信号e0だけがハイ・レベルとなつて、ワー
ド０を選択する事になる。 アドレス・デコーダ１１にマルチ・エミツタの
NPNトランジスタを用いたり、バイポーラトラ
ンジスタとMOS電界効果トランジスタとの複合
素子を用いる事も可能である。 (3) ワード・ドライバ群１２ 第８図は第４図に示したワード・ドライバ群１
２の詳細構成である。ワード・ドライバは前記し
たアドレス入力バツフアと同様、負荷が大きいた
め、NPNトランジスタを用いて電流駆動能力を
高める。ここに用いたNPNトランジスタ５００
００〜５０５１１は対応するワード駆動信号線f0
〜f511のいずれか１つをハイ・レベルにチヤージ
する為であり、MOS電界効果トランジスタ５１
０００〜５１５１１は前サイクルでチヤージされ
たワード駆動線f1の１つをデイスチヤージする働
きをする。ワード駆動線f1のデイスチヤージはビ
ツト線群ｂのプリチヤージ期間（Ｅ期間）に強制
的に行う。また、NPNトランジスタ５００００
〜５０５１１の給電線ｉは期間に同期したもの
であり、Ｅ期間にワード駆動線f1のチヤージは行
わない。 以上の動作は、第５図に示したようにＥ期間中
に行われる。 (4) メモリ・セル群１３とプリチヤージ回路１４ 第９図はメモリ・セル群１３とプリチヤージ回
路１４の詳細構成を示した構成図である。メモ
リ・セル群１３もアドレス・デコーダ１１と同
様、アレイ状の構成となるのでMOS電界効果ト
ランジスタで構成する。第９図に示すように、オ
ア形の構成とし、プリチヤージ回路１４と組み合
せ、プリチヤージ期間（Ｅ期間）にはメモリ・セ
ル群によるビツト線b0〜b127のデイスチヤージを
禁止するダイナミツク形となつている。各ビツト
線b0〜b127はそれぞれ最大512個のMOS電界効果
トランジスタが付加するため、容量性負荷が増大
する。そこで、プリチヤージ回路１４はNPNト
ランジスタ６０００〜６１２７によりビツト線b0
〜b127への電荷のチヤージ速度を高める。 メモリセル群１３はバイポーラトランジスタと
MOS電界効果トランジスタとの複合素子で構成
してもよく、またプリチヤージ回路１４に用いる
NPNトランジスタはマルチ・エミツタのもので
もよい。 (5) マルチ・プレクサ及びセンサ回路群１５ 第１０図はマルチプレクサ及びセンス回路群１
５の詳細構成図である。アドレス・デコーダ１１
の選択する１ワードは128ビツトである事は既に
述べたが、実際のメモリ・ワードを32ビツトとす
ると４ワード分が並列に読出される事になる。第
１０図のマルチプレクサ７００〜７３１はビツト
線b0〜b3，b4〜b7，…，b124〜b127の組の中から
それぞれ１ビツトを選択する為のものである。 また、センス回路７３２〜７６３はマルチプレ
クサ７００〜７３１それぞれに対応するもので、
NPNトランジスタ７０００〜７０３１はマルチ
プレクサ７００〜７３１の出力をプリチヤージす
る目的であり、NPNトランジスタ７１００〜７
１３１はデイスチヤージする目的で付加されてい
る。NPNトランジスタ７０００〜７０３１はＥ
期間に動作し、NPNトランジスタ７１００〜７
１３１は期間であつてマルチプレクサ７００〜
７３１を経由して電気的に接続された線のメモ
リ・セルによるデイスチヤージが行われた場合に
これを加速するために動作する。 (6) 出力バツフア群１６ 第１１図はラツチ付きの出力バツフア群１６の
構成を詳細に示した図である。ラツチ８０００〜
８０３１はマスター／スレイブ構成のダイナミツ
クMOSラツチで、それぞれ、Ｅ期間にデータ
記憶を行う。最終段のインバータ８１００〜８１
３１は負荷の小さい場合にはMOSインバータで
よい。しかし、容量性負荷の大きい場合、バイポ
ーラ・トランジスタによつて構成すると効果的で
ある。 本実施例によれば、MOS電界効果トランジス
タのサイズの小ささと低消費電力性、バイポーラ
の電流駆動能力の高さのそれぞれの利点を活す事
ができるので、高速かつ高集積なROMを実現で
きる効果を有する。 第１２図は本発明の半導体集積回路装置の他の
実施例であるマイクロコンピユータを構成するプ
ロセツサ１１４を示す図であり、これも前述した
ROM１１２とは違う構成を有している。即ち、
演算回路９０は、加算回路９１、シフタ９２、演
算レジスタ９３、入力レジスタ９４、出力レジス
タ９５等のそれぞれ異なる要素がマトリツクス状
に配置され、且つバス９６に連結されて構成され
ている。特に、出力レジスタ９５はバイポーラバ
ツフア９７によつてマイクロコンピユータの図示
されない内部バス１７に接続され、前述した
ROM１１２の出力バツフア群１６と同様に、前
記内部バスを強力に駆動する。 演算回路９０には、マイクロプログラム制御の
マイクロコンピユータに於けるプロセツサに設け
られているROM１１２と同じ構成のマイクロプ
ログラムメモリ９９の出力が、マイクロ命令デコ
ーダ９８を通し、更にバイポーラバツフア１００
によつて駆動力を増して、各部に入力されてい
る。即ち、マイクロプログラムメモリ９９の出力
であるマイクロ命令は、マイクロ命令デコーダ９
８によつてデコードされ、演算回路９０を制御す
る。このマイクロ命令デコーダ９８の回路構成
は、図示はされていないが論理ブロツクがランダ
ム配置されたものから成つている。このランダム
配置されている図示されない論理ブロツクも、バ
イポーラバツフア１０００を介することにより負
荷の重い演算回路９０の各部を高速に制御するこ
とが出来る。 ところで、演算回路９０の各部を構成している
シフタ９２、演算レジスタ９３、入力レジスタ９
４、出力レジスタ９５の出力部に、バイポーラト
ランジスタを設設して、出力の駆動力を増加する
処置を採ることも、前記した各要素によつて駆動
される側の集積度に応じて行えば、ここでの信号
伝達遅延の増加を防止することが出来る。 上記両実施例に依れば、例えば、マイクロコン
ピユータを構成するプロセツサ或はROM等の集
積度の高い要素間、或は、これ等要素内の、例え
ばROMを構成するMOSアドレスデコーダ、
MOSメモリ部等の集積度の高い論理ブロツク間
に、バイポーラトランジスタにより構成されてい
るバイポーラバツフアを挿介して、該バツフアよ
り前段の出力を電流増幅して、次段の要素或は論
理ブロツクを強力に駆動することにより、MOS
電界効果トランジスタの集積度を高めて容量性の
負荷が増大しても、各要素間或は各論理ブロツク
間に於いて信号伝達遅延を起すことを防止し、高
速度を保持しつつ半導体回路の集積度を高める効
果がある。尚、上記バイポーラバツフアは、数ミ
リ角のシリコンチツプ状に要素或はブロツクと一
緒に形成することが出来る。 〔発明の効果〕 以上記述した如く本発明に依れば、該集積回路
装置を構成する要素間、或は論理ブロツク間に少
なくとも一部がバイポーラトランジスタにより構
成される結合回路を介在させることにより、高速
度を保持しつつ半導体集積回路装置及び単一チツ
プマイクロコンピユータの集積度を高めることが
出来る。
イクロコンピユータに係り、特に高密度且つ高速
な論理LSI（Large Scale Integration）に好適な
半導体集積回路装置及び単一チツプマイクロコン
ピユータに関する。 〔従来技術〕 近年に於ける半導体技術の進歩には著しいもの
がある。特にMOS（Metal Oxide
Semiconductor）の進歩は顕著であり、MOS技
術の進歩により素子の微細化が進んで、多くの回
路が数ミリ角のシリコンチツプ状に集積される様
になつてきた。 しかしながら、LSIがこの様にMOS技術によ
つて高集積化されてくると、多数のMOS（MOS
電界効果トランジスタ）で構成されている論理ブ
ロツク間の結合に於いて、特に容量性負荷が増大
し、信号伝達速度の低下が問題となりつつある。
この容量性負荷の増大は、電圧素子であるMOS
電界効果トランジスタを多数使用するところに原
因があり、MOS電界効果トランジスタの弱点が
現われてくる場合である。 第１図は従来の高集積論理LSIの典型的な例で
あるマイクロコンピユータの構成例を示したもの
である。マイクロコンピユータ１００を構成して
いる該LSIは、チツプの外枠に設けられている入
出力バツフア群１１１、ROM（Read Only
Memory）１１２、RAM（Random Access
Memory）１１３、プロセツサ１１４、タイマ等
の周辺機能１１５，１１６の各要素が内部バス１
１７によつて連結されて構成されている。この様
な構成の各要素の高集積化が進んでそれぞれの規
模が増大して、多数のMOS電界効果トランジス
タを集積すると次の様な問題が発生してくる。 その１つは、各要素内での信号伝達遅延の増加
が挙げられる。ROM１１２，RAM１１３では
高集積化に伴つて、当然ながらメモリの総ビツト
数が増加する。この様な高集積化したメモリの例
をROM１１２の場合について説明する。 第２図はROM１１２の構成を示したブロツク
図である。ROM１１２は、アイドレス入力バツ
フア群１０、アドレスデコーダ１１、ワードドラ
イバ群１２、メモリセル群１３、マルチプレクサ
及びセンス回路群１５からなり、これらの論理ブ
ロツク間は、それぞれアドレス入力バス１１８、
アドレスバツフア出力バス１２０、デコーダ出力
バス１２２、ワード信号群１２４、ビツト信号群
１２６、データ出力１２８が伝達されるバスで連
結されている。 ROM１１２の総ビツト数の増加に伴い、前記
アドレスデコーダ１１及びメモリセル群１３のア
レーは増加する。この結果、アドレスデコーダ１
１を駆動するアドレス入力バツフア群１０の負荷
及びメモリセル群１３を駆動するワードドライバ
群１２の負荷が総ビツト数の増加に伴つて増加
し、ここで信号伝達遅延を招く。この為、例えば
第３図に示した如くワードドライバ群１２の１２
３−ｉがCMOS（Complementary MOS）電界効
果トランジスタで構成されているとすると、重い
負荷を駆動する為、充分大きなＰ及びＮチヤネル
MOS電界効果トランジスタが必要となつてくる。
なお、第３図中、１２２−ｉはｉ番目のデコーダ
出力を意味し、１２３−ｉはワードドライバ群の
ｉ番目の素子構成を示し、１２４−ｉはｉ番目の
ワード信号を示している。しかしながら、電流容
量の大きいMOS電界効果トランジスタを使うと、
それ自信の出力負荷も同時に増加する為、飛躍的
な信号伝達速度効果を得ることが難しくなる。 その２として各要素間での信号伝達遅延の増加
が起こる。即ち、上記した各要素内での信号伝達
遅延と同様、チツプレベルでシステムの要素が増
加すると、これ等を連結する内部バス１１７を含
めた負荷も増大し、１つの要素から他の１つの要
素或は複数の要素への信号伝播の際、やはり信号
伝達遅延が顕著に現われてくる。 この様な各要素内での信号伝達遅延の増加と、
各要素間での信号伝達遅延の増加は、何れも使用
しているMOS電界効果トランジスタの電流駆動
能力の欠如に起因するものである。 〔発明の目的〕 本発明の目的は、高速信号伝達を阻害すること
なく高集積を可能とする半導体集積回路装置及び
単一チツプマイクロコンピユータを提供すること
にある。 〔発明の概要〕 本発明は、複数のワード線と、該ワード線と交
叉して設けられた複数のビツト線との交点に設け
られ、少なくとも電界効果トランジスタより構成
される複数のメモリセルと、 上記ビツト線に対して、充電を実行するバイポ
ーラトランジスタを含むプリチヤージ回路、 アドレス信号が入力されるアドレスバツフア回
路と、 上記アドレスバツフア回路の出力信号が入力さ
れるアドレスデコーダ回路と、 上記アドレスデコーダ回路の出力に応答して上
記ワード線を選択するワードドライバー回路と、 上記ビツト線に接続され、上記複数のメモリセ
ルの内の少なくとも一つのデータを検出するセン
ス回路と備えることにより、上記目的を達成す
る。 〔発明の実施例〕 以下本発明の一実施例を従来例と同部品は同符
号を用いて図面に従つて説明する。 第４図は本発明の一実施例を示すROMの全体
構成図で、第５図はその動作説明図である。本実
施例は一つの要素であるところのダイナミツク形
のROMであり、第４図に示すように、アドレス
入力バツフア群１０、アドレス・デコーダ１１、
ワード・ドライバ群１２、メモリ・セル群１３、
ビツト線のプリチヤージ回路１４、ビツト線のマ
ルチプレクサ及びセンス回路群１５、出力バツフ
ア群１６により構成される。この動作を基準クロ
ツクａの前半（Ｅ）と後半（）に分けて説明す
る。 (1) Ｅ期間 ビツト線のプリチヤージとアドレス・デコード
が行われる期間である。プリチヤージ回路１４に
印加される基準クロツクａによりビツト線群ｂを
チヤージし、全てをハイ・レベルにして置く。一
方、アドレス入力バツフア群１０に入力するアド
レス信号Ｃは同バツフア群１０により正負一対の
信号ｄに変換され、アドレス・デコーダ１１に印
加される。デコードの結果、１つのワード信号e1
がハイ・レベルとなり、これがワード・ドライバ
群１２に印加され、対応するワード駆動信号f1が
ハイ・レベルとなつて、１つのメモリ・ワードを
選択する。以上がＥ期間中に完了する。 (2) 期間 Ｅ期間に確実したワード駆動信号f1によつてメ
モリ・セル群１３の中の対応するワードが選択さ
れ、このワードを構成するメモリ・セルの状態に
よりＥ期間にプリチヤージされたビツト線群ｂを
デイスチヤージするか否かのいずれかが実行され
る。この結果、ビツト線群ｂにデータが反映さ
れ、更にマルチプレクサ及びセンス回路群１５に
より信号ｇを得る。更に、出力バツフア群１６を
経由してメモリ・データｈが読出される。 以上に示したように、第１図に示したROMは
プリチヤージ、デイスチヤージの繰り返しによつ
てデータの読出しサイクルが連続する。 次に、ROMを構成する各ブロツクの詳細構成
を第６図、第７図、第８図、第９図、第１０図、
第１１図を用いて説明する。 (1) アドレス入力バツフア群１０ 第６図は第４図に示したアドレス入力バツフア
群１０の詳細構成である。64KビツトROMを想
定し、アドレス・デコーダ１１によつて選択し得
る１ワードのビツト長を128ビツトとすると、512
ワード必要であるから、アドレス入力バツフア群
１０へのアドレス信号ｃは９ビツト（29＝512）
となる。９ビツトのアドレス信号ｃはバツフア２
０１〜２０９及び２１１〜２１９により正負一対
の信号ｄ（18本）に交換され、アドレス・デコー
ダ１１に印加される。このアドレス・デコーダ１
１は前記したように512ワードをデコードするか
ら、18本の信号ｄはそれぞれ256個のMOS電界効
果トランジスタを駆動する事になり、駆動力の増
加の為、最終段にNPNバイポーラ・トランジス
タ群２２０を配置している。 (2) アドレス・デコーダ１１ 第７図は第４図に示したアドレス・デコーダ１
１の詳細構成である。本アドレス・デコーダ１１
はアレイ状に配列されるので、MOS電界効果ト
ランジスタによつて構成する方がサイズの面から
効果的である。本実施例ではオア形のアレイで構
成する場合を示す。例えば、９ビツトのアドレス
信号ｃが全て０の場合は、信号d1〜9がロー・レベ
ル、信号1〜9がハイ・レベルとなる。従つて、
ワード信号e0だけがハイ・レベルとなつて、ワー
ド０を選択する事になる。 アドレス・デコーダ１１にマルチ・エミツタの
NPNトランジスタを用いたり、バイポーラトラ
ンジスタとMOS電界効果トランジスタとの複合
素子を用いる事も可能である。 (3) ワード・ドライバ群１２ 第８図は第４図に示したワード・ドライバ群１
２の詳細構成である。ワード・ドライバは前記し
たアドレス入力バツフアと同様、負荷が大きいた
め、NPNトランジスタを用いて電流駆動能力を
高める。ここに用いたNPNトランジスタ５００
００〜５０５１１は対応するワード駆動信号線f0
〜f511のいずれか１つをハイ・レベルにチヤージ
する為であり、MOS電界効果トランジスタ５１
０００〜５１５１１は前サイクルでチヤージされ
たワード駆動線f1の１つをデイスチヤージする働
きをする。ワード駆動線f1のデイスチヤージはビ
ツト線群ｂのプリチヤージ期間（Ｅ期間）に強制
的に行う。また、NPNトランジスタ５００００
〜５０５１１の給電線ｉは期間に同期したもの
であり、Ｅ期間にワード駆動線f1のチヤージは行
わない。 以上の動作は、第５図に示したようにＥ期間中
に行われる。 (4) メモリ・セル群１３とプリチヤージ回路１４ 第９図はメモリ・セル群１３とプリチヤージ回
路１４の詳細構成を示した構成図である。メモ
リ・セル群１３もアドレス・デコーダ１１と同
様、アレイ状の構成となるのでMOS電界効果ト
ランジスタで構成する。第９図に示すように、オ
ア形の構成とし、プリチヤージ回路１４と組み合
せ、プリチヤージ期間（Ｅ期間）にはメモリ・セ
ル群によるビツト線b0〜b127のデイスチヤージを
禁止するダイナミツク形となつている。各ビツト
線b0〜b127はそれぞれ最大512個のMOS電界効果
トランジスタが付加するため、容量性負荷が増大
する。そこで、プリチヤージ回路１４はNPNト
ランジスタ６０００〜６１２７によりビツト線b0
〜b127への電荷のチヤージ速度を高める。 メモリセル群１３はバイポーラトランジスタと
MOS電界効果トランジスタとの複合素子で構成
してもよく、またプリチヤージ回路１４に用いる
NPNトランジスタはマルチ・エミツタのもので
もよい。 (5) マルチ・プレクサ及びセンサ回路群１５ 第１０図はマルチプレクサ及びセンス回路群１
５の詳細構成図である。アドレス・デコーダ１１
の選択する１ワードは128ビツトである事は既に
述べたが、実際のメモリ・ワードを32ビツトとす
ると４ワード分が並列に読出される事になる。第
１０図のマルチプレクサ７００〜７３１はビツト
線b0〜b3，b4〜b7，…，b124〜b127の組の中から
それぞれ１ビツトを選択する為のものである。 また、センス回路７３２〜７６３はマルチプレ
クサ７００〜７３１それぞれに対応するもので、
NPNトランジスタ７０００〜７０３１はマルチ
プレクサ７００〜７３１の出力をプリチヤージす
る目的であり、NPNトランジスタ７１００〜７
１３１はデイスチヤージする目的で付加されてい
る。NPNトランジスタ７０００〜７０３１はＥ
期間に動作し、NPNトランジスタ７１００〜７
１３１は期間であつてマルチプレクサ７００〜
７３１を経由して電気的に接続された線のメモ
リ・セルによるデイスチヤージが行われた場合に
これを加速するために動作する。 (6) 出力バツフア群１６ 第１１図はラツチ付きの出力バツフア群１６の
構成を詳細に示した図である。ラツチ８０００〜
８０３１はマスター／スレイブ構成のダイナミツ
クMOSラツチで、それぞれ、Ｅ期間にデータ
記憶を行う。最終段のインバータ８１００〜８１
３１は負荷の小さい場合にはMOSインバータで
よい。しかし、容量性負荷の大きい場合、バイポ
ーラ・トランジスタによつて構成すると効果的で
ある。 本実施例によれば、MOS電界効果トランジス
タのサイズの小ささと低消費電力性、バイポーラ
の電流駆動能力の高さのそれぞれの利点を活す事
ができるので、高速かつ高集積なROMを実現で
きる効果を有する。 第１２図は本発明の半導体集積回路装置の他の
実施例であるマイクロコンピユータを構成するプ
ロセツサ１１４を示す図であり、これも前述した
ROM１１２とは違う構成を有している。即ち、
演算回路９０は、加算回路９１、シフタ９２、演
算レジスタ９３、入力レジスタ９４、出力レジス
タ９５等のそれぞれ異なる要素がマトリツクス状
に配置され、且つバス９６に連結されて構成され
ている。特に、出力レジスタ９５はバイポーラバ
ツフア９７によつてマイクロコンピユータの図示
されない内部バス１７に接続され、前述した
ROM１１２の出力バツフア群１６と同様に、前
記内部バスを強力に駆動する。 演算回路９０には、マイクロプログラム制御の
マイクロコンピユータに於けるプロセツサに設け
られているROM１１２と同じ構成のマイクロプ
ログラムメモリ９９の出力が、マイクロ命令デコ
ーダ９８を通し、更にバイポーラバツフア１００
によつて駆動力を増して、各部に入力されてい
る。即ち、マイクロプログラムメモリ９９の出力
であるマイクロ命令は、マイクロ命令デコーダ９
８によつてデコードされ、演算回路９０を制御す
る。このマイクロ命令デコーダ９８の回路構成
は、図示はされていないが論理ブロツクがランダ
ム配置されたものから成つている。このランダム
配置されている図示されない論理ブロツクも、バ
イポーラバツフア１０００を介することにより負
荷の重い演算回路９０の各部を高速に制御するこ
とが出来る。 ところで、演算回路９０の各部を構成している
シフタ９２、演算レジスタ９３、入力レジスタ９
４、出力レジスタ９５の出力部に、バイポーラト
ランジスタを設設して、出力の駆動力を増加する
処置を採ることも、前記した各要素によつて駆動
される側の集積度に応じて行えば、ここでの信号
伝達遅延の増加を防止することが出来る。 上記両実施例に依れば、例えば、マイクロコン
ピユータを構成するプロセツサ或はROM等の集
積度の高い要素間、或は、これ等要素内の、例え
ばROMを構成するMOSアドレスデコーダ、
MOSメモリ部等の集積度の高い論理ブロツク間
に、バイポーラトランジスタにより構成されてい
るバイポーラバツフアを挿介して、該バツフアよ
り前段の出力を電流増幅して、次段の要素或は論
理ブロツクを強力に駆動することにより、MOS
電界効果トランジスタの集積度を高めて容量性の
負荷が増大しても、各要素間或は各論理ブロツク
間に於いて信号伝達遅延を起すことを防止し、高
速度を保持しつつ半導体回路の集積度を高める効
果がある。尚、上記バイポーラバツフアは、数ミ
リ角のシリコンチツプ状に要素或はブロツクと一
緒に形成することが出来る。 〔発明の効果〕 以上記述した如く本発明に依れば、該集積回路
装置を構成する要素間、或は論理ブロツク間に少
なくとも一部がバイポーラトランジスタにより構
成される結合回路を介在させることにより、高速
度を保持しつつ半導体集積回路装置及び単一チツ
プマイクロコンピユータの集積度を高めることが
出来る。
第１図は従来のマイクロコンピユータの一例を
示す構成図、第２図は第１図で用いられている
ROMの詳細例を示す構成図、第３図は第２図で
示したワード駆動バツフア２３の部分回路例を示
す回路図、第４図は本発明の一実施例である
ROMの全体構成図、第５図はその動作説明図、
第６図はアドレス入力バツフア群の詳細構成図、
第７図はアドレス・デコーダの詳細構成図、第８
図はワード・ドライバ群の詳細構成図、第９図は
メモリセル群とプリチヤージ回路の詳細構成図、
第１０図はマルチプレクサ及びセンス回路群の詳
細構成図、第１１図はラツチ付きの出力バツフア
群の詳細構成図、第１２図は本発明の半導体集積
回路装置の他の実施例であるマイクロコンピユー
タを構成するプロセツサの構成図である。 １１２……ROM、１１３……RAM、４０…
…MOSバツフア、４１，４３，４５，９７，１
０００……バイポーラバツフア、４２……MOS
アドレスデコーダ、４４……MOSメモリ部、９
０……演算回路、９１……加算回路、９２……シ
フタ、９３……演算レジスタ、９４……入力レジ
スタ、９５……出力レジスタ、９８……マイクロ
命令デコーダ。
示す構成図、第２図は第１図で用いられている
ROMの詳細例を示す構成図、第３図は第２図で
示したワード駆動バツフア２３の部分回路例を示
す回路図、第４図は本発明の一実施例である
ROMの全体構成図、第５図はその動作説明図、
第６図はアドレス入力バツフア群の詳細構成図、
第７図はアドレス・デコーダの詳細構成図、第８
図はワード・ドライバ群の詳細構成図、第９図は
メモリセル群とプリチヤージ回路の詳細構成図、
第１０図はマルチプレクサ及びセンス回路群の詳
細構成図、第１１図はラツチ付きの出力バツフア
群の詳細構成図、第１２図は本発明の半導体集積
回路装置の他の実施例であるマイクロコンピユー
タを構成するプロセツサの構成図である。 １１２……ROM、１１３……RAM、４０…
…MOSバツフア、４１，４３，４５，９７，１
０００……バイポーラバツフア、４２……MOS
アドレスデコーダ、４４……MOSメモリ部、９
０……演算回路、９１……加算回路、９２……シ
フタ、９３……演算レジスタ、９４……入力レジ
スタ、９５……出力レジスタ、９８……マイクロ
命令デコーダ。
Claims (1)
- 【特許請求の範囲】 １ 複数のワード線と、該ワード線と交叉して設
けられた複数のビツト線との交点に設けられ、少
なくとも電界効果トランジスタより構成される複
数のメモリセルと、 上記ビツト線に対して、充電を実行するバイポ
ーラトランジスタを含むプリチヤージ回路と、 アドレス信号が入力され、少なくとも一方はバ
イポーラトランジスタであつて相補動作する１対
のトランジスタを含むアドレスバツフア回路と、 上記アドレスバツフア回路の出力信号が入力さ
れ、MOS電界効果トランジスタを含むアドレス
デコーダ回路と、 上記アドレスデコーダ回路の出力に応答して上
記ワード線を選択し、少なくとも一方はバイポー
ラトランジスタであつて相補動作する１対のトラ
ンジスタを含むワードドライバー回路と、 上記ビツト線に接続され、上記複数のメモリセ
ルの内の少なくとも一つのデータを検出するセン
ス回路と から構成されることを特徴とする半導体集積回路
装置。 ２ 内部バスと、 複数のワード線と、該ワード線と交叉して設け
られた複数のビツト線との交点に設けられ、少な
くとも電界効果トランジスタより構成される複数
のメモリセルと、 上記ビツト線に対して、充電を実行するバイポ
ーラトランジスタを含むプリチヤージ回路と、 アドレス信号が入力され、少なくとも一方はバ
イポーラトランジスタであつて相補動作する１対
のトランジスタを含むアドレスバツフア回路と、 上記アドレスバツフア回路の出力信号が入力さ
れ、MOS電界効果トランジスタを含むアドレス
デコーダ回路と、 上記アドレスデコーダ回路の出力に応答して上
記ワード線を選択し、少なくとも一方はバイポー
ラトランジスタであつて相補動作する１対のトラ
ンジスタを含むワードドライバー回路と、 上記ビツト線に接続され、上記複数のメモリセ
ルの内の少なくとも一つのデータを検出するセン
ス回路と 上記内部バスに接続されるプロセツサとから構
成されることを特徴とする単一チツプマイクロコ
ンピユータ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57187569A JPS5978554A (ja) | 1982-10-27 | 1982-10-27 | 半導体集積回路装置及び単一チップマイクロコンピュータ |
| EP83109689A EP0104657B1 (en) | 1982-09-29 | 1983-09-28 | Semiconductor integrated circuit device |
| DE8383109689T DE3380105D1 (en) | 1982-09-29 | 1983-09-28 | Semiconductor integrated circuit device |
| US07/155,484 US5005153A (en) | 1982-09-29 | 1988-02-12 | Data processor integrated on a semiconductor substrate |
| US07/771,834 US5333282A (en) | 1982-09-29 | 1991-10-08 | Semiconductor integrated circuit device with at least one bipolar transistor arranged to provide a direct connection between a plurality of MOSFETs |
| US08/387,628 US5696715A (en) | 1982-09-29 | 1995-02-13 | Semiconductor memory device having bipolar and field effect transistors and an improved coupling arrangement for logic units or logic blocks |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57187569A JPS5978554A (ja) | 1982-10-27 | 1982-10-27 | 半導体集積回路装置及び単一チップマイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5978554A JPS5978554A (ja) | 1984-05-07 |
| JPH0522320B2 true JPH0522320B2 (ja) | 1993-03-29 |
Family
ID=16208387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57187569A Granted JPS5978554A (ja) | 1982-09-29 | 1982-10-27 | 半導体集積回路装置及び単一チップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5978554A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2845869B2 (ja) * | 1985-03-25 | 1999-01-13 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS63114418A (ja) * | 1986-10-31 | 1988-05-19 | Hitachi Ltd | 半導体集積回路装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55129994A (en) * | 1979-03-26 | 1980-10-08 | Nec Corp | Semiconductor memory device |
| JPS5658193A (en) * | 1979-10-16 | 1981-05-21 | Nec Corp | Semiconductor memory device |
| JPS5719863A (en) * | 1974-11-19 | 1982-02-02 | Texas Instruments Inc | Digital data processor |
| JPS57134760A (en) * | 1981-02-14 | 1982-08-20 | Pioneer Electronic Corp | Microcomputer system |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55138348U (ja) * | 1979-03-20 | 1980-10-02 |
-
1982
- 1982-10-27 JP JP57187569A patent/JPS5978554A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5719863A (en) * | 1974-11-19 | 1982-02-02 | Texas Instruments Inc | Digital data processor |
| JPS55129994A (en) * | 1979-03-26 | 1980-10-08 | Nec Corp | Semiconductor memory device |
| JPS5658193A (en) * | 1979-10-16 | 1981-05-21 | Nec Corp | Semiconductor memory device |
| JPS57134760A (en) * | 1981-02-14 | 1982-08-20 | Pioneer Electronic Corp | Microcomputer system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5978554A (ja) | 1984-05-07 |
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