JPS63114418A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に係り、特にメモリを内蔵
したゲートアレイＬＳＩに好適なマスタチップ方式に関
する。

〔従来の技術〕

構造可変の３ポ一トＲＡＭを内蔵したグー１〜アレイと
して上記文献が発表されている。しかし、ＲＡＭデータ
のゲートアレイ中での布線法の問題を認識していない。

又、ＲＡＭの構造可変に伴う問題や、その可変法につい
て言及していない。

〔発明が解決しようとする問題点〕

上記従来技術はＲＡＭデータの布線について配慮されて
おらず、ＲＡＭデータの使用場所によってＲＡＭのスピ
ードの低下や配線の混雑を引き起こす恐れがあった。

本発明の目的は、内蔵ＲＡＭのリード、ライトデータの
端子位置の自由度を増し、内蔵ＲＡＭの高速化を図ると
ともに基本ゲート回路部への影響を少なくすることにあ
る。又、本発明の他の目的はゲートアレイの内蔵メモリ
として、高い実装密度で汎用性のあるものを実現するこ
とにある。

〔問題点を解決するための手段〕

上記目的は、内蔵ＲＡＭのデータの端子位置の自由度を
増し、そのデータとやりとりする部分に近い端子位置か
ら布線することにより達成される。

又、上記他の目的は、ビット×ワードの可変法として、
ＸデコーダとＹデコーダを持ち、Ｙデコーダ系の変更の
みで実施し、かつ、Ｙデコータ出方線の布線場所とデー
タ線の布線場所を兼用することにより、又、ポート数も
可変とすることにより達成される。

〔作用〕

ＲＡＭデータとやりとりする部分に近いデータ端子位置
から布線することによって、配線を短くできるため、配
線容量の低下による高速化、及び配線チャネルの占有率
の低下による未配線率の低下を達成することができる。

また、Ｙデコーダ出力線とデータ線の布線場所を兼用す
ることによって、上記画線の布線本数として、考慮して
いるワードＸビット可変構造のうちＹデコーダが受は持
つワード数十ビット数の最大本数を準備しておけば良く
、実装効率を高めることができる。

〔実施例〕

以下１本発明の一実施例を第１図により説明する。ゲー
トアレイＬＳＩチップ１内に基本セル３が横方向に並べ
られて基本セル列４を構成し、その基本セル列が配線チ
ャネル領域５を挾んで繰り返し配列されている。又、半
導体チップの左端にマクロ機能回路となるメモリ２を配
置している。

チップ１の周辺には入出力回路領域８がある。メモリ２
のデータの入出力は基本セル列群に面した側６と入出力
回路領域８に面した側７の両方で可能であるにのように
入出力データ位置を２つ以上持つことによってメモリの
入出力データのアクセスの高速化及び配線効率の向上を
達成することができる。第２図を用いて詳細に説明する
。メモリ２が入出力端子２０しか持っていない場合に、
入出力回路２２と信号伝送する時は配線２４によって信
号がやりとりされる。したがって同一機能の入出力端子
２１も装備されていれば、破線で示した配！ｌ１Ａ２５
で事足りる。一方、入出力端子２１しか持っていない時
に、基本セル２３と信号のやりとりを行う場合は配線２
６が布線される。同一機能の入出力端子２ｏも装備され
ていれば、破線で示した配線２７で事足りる。配線２４
と２５あるいは２６と２７を比べて分かるように入出力
端子を２ケ所持つと配線長を５０％以下にすることが可
能である。即ち配線負荷容量を５０％以下にできるので
メモリのアクセスの高速化を達成できる。又、配線チャ
ネルの使用率を下げることができるので計算機による自
動配線の未結線率を下げ、ゲートアレイＬＳＩの特長で
ある短い開発期間をメモリ内蔵によって増えることを防
ぐ。本実施例によれば、上記効果の他にメモリ内蔵によ
って配線領域をむやみに増やす必要がないのでチップサ
イズを小さくすることが可能である。

次にメモリ２の入出力端子と基本セル列４の関係を第３
図に示す。基本セル列群に面しているメモリセル２の入
出力端子３０．３１は基本セル列を基本セル列の間の配
線チャネル領域５に面している。又、ＤＡ（自動設計）
の格子上に乗せておく。このようにしておくことによっ
て、Ｘ軸方向に走る１層目のＡｆｌ配線（以後ＡＬＬと
略記）とＹ軸方向に走る２層目のＡＩ２配線（以後ＡＬ
２と略記）によって効率的に配線できる。その−例を第
３図に示す。メモリ２の出力はＡＬＬ配線３３とＡＬ２
配ｍ配在３４して基本セル３２に入力されている。仮に
メモリ２の入出力端子が配線チャネル領域５に面してい
ないならば、メモリの出力端子３５の信号はＡＬＬ配線
３６とＡＬ２配線３７によって配線チャネル領域まで布
線される必要がある。即ちＡＬ２配線３７に相当する配
線のチャネルが必要で、メモリ２と基本セル列４をそれ
らのＡＬ２配線分余分に離しておかなければならない。

つまり、メモリ２の入出力端子が配線チャネル領域５に
面していないならばチップ面積の増大を招く。

第３図に於いてもう一つの特徴は、メモリ２の入出力端
子３０．３１が面している配線チャネル領域５のチャネ
ル数が他の配線チャネル領域５のチャネル数よりも多い
点である。メモリ２の入出力端子に面している配線チャ
ネル領域はメモリとのやりとり信号線が布線されるため
、その部分のチャネルを増やしておけば自動配線ＤＡに
よる未配線を極力少なくでき、かつチップ面積の増大を
防ぐことができる。

第４図はメモリ２の植成例を示す。この構成は簡単のた
め８ワード×２ビツトのスタティックＲＡＭ　（以後Ｓ
ＲＡＭと略記）で１ライト１り一ドの２ポートであるが
、総ビット及びポート数の増減には関係なく同じ発明思
想で拡張できる。リード用及びライト用のＸデコーダ４
０、リード用のＹデコーダ４１、ライト用のＹデコーダ
４２、メモリセル４３、メモリセル４３が４つ、即ち、
２ワ一ド×２ビツト分のメモリセルブロック４４゜メモ
リセルブロック４４が４つ、即ち８ワ一ド×２ビツト分
のメモリセルアレイ４５、各メモリセルブロック４４の
上部に配置される書込制御回路４６、及び入出力制御回
路４７から成っている。

このメモリのアドレスマツプを第５図に示す。８ワード
であるのでアドレスは３ビツトである。最下位ビットが
Ｘデコーダに入力され、上位２ビツトがＹデコーダに入
力されている。。

まず読出し時の動作を説明する。読出し最下位ビットア
ドレスが“Ｏ”の場合はＸデコーダ４０の出力信号４８
が“１”になり、メモリセルアレイ４５の右半分が選択
され、最下位ビットアドレスが１１１１１の場合はＸデ
コーダ４０の出力信号４９が“１”になり、メモリセル
アレイ４５の左半分が選択される。又、上位２ビツトア
ドレスが“００”、′０１”　　（ＪＩＱｌｌ　、Ｊ　
ｌｌ＋になるとリード用のＹデコーダ４１の出力信号５
０゜５１．５２．５３がそれぞれ１”になる。例えばリ
ードアドレスが“１１１”の場合は、信号４９と信号５
３が“１”となる。したがってメモリセルアレイ４５の
左半分が選択され、かつリード用のトランスファーゲー
ト５４〜６１のうち。

５４と５５がオン状態で他はオフ状態となる。その結果
リードアドレス”　１１１”に相当するメモリセル４３
のデータがリードデータ信号線６２゜６３に読み出され
る。又、入出力制御回路４７の中には、メモリセルブロ
ック４４の間に配置している書込制御回路４６の分すき
間が生じるのでＸ軸方向にもリードデータ信号線６４．
６５を引き出すことができる。

次に書込み時の動作を説明する。書込みアドレスの最下
位ビットが“０”の場合はＸデコーダ４０の出力信号６
６が“１”になる。そしてライト用Ｙデコーダ４２の出
力信号６８〜７１のうち“１”になっている信号が入力
される書込制御回路４６の出力信号が“１”になる。書
込みアドレスの上位２ビツトアドレスが“００”、′０
１”。

′１０”、′１１”の時、Ｙデコーダ４２の出力信号６
８，６９，７０，７１がそれぞれ“１″になる。したが
って、書込みアドレスが”　１１０　”の時は、信号７
１と６６が６′１”になり、書込制御回路４６の出力信
号７２〜７５のうちの７２が“１”になりアドレス“１
１０”のメモリセル４３に書込み信号が印加される。書
込アドレスの最下位ビットが１”の場合はＸデコーダ４
０の出力信号６７が“１”になり、動作は同様である。

又、ライト用のトランスファーゲート８０〜８７はライ
ト用Ｙデコーダ４２の出力信号６８〜７１のレベルによ
ってオン、オフする。例えば、信号７１が１１１”の時
はトランスファーゲート８０゜８１がオンになり、他は
オフになり、信号線７６゜７７のライトデータが一番上
に配置されているメモリセルブロック４３に送りこまれ
る。ライトデータもリードデータと同様Ｘ軸方向にもラ
イトデータ線７８，７９を引き出すことができる。即ち
。

第１図に示したように、リードライトデータ信号端子を
入出力回路領域８に面した側と、基本セル列４群に面し
た側に位置することが可能である。

本実施例によれば、ライトデータ線７８．７９あるいは
リードデータ線６４．６５を、メモリセルブロック４４
の間のすき間に相当する部分から自由に引出せるので基
本セル列群に面した側の端子位置の自由度が非常に大き
く、高速化及び不要配線の削減の効果が大きい。

第６図は第４図のリード用Ｙデコーダ４１．ライト用Ｙ
デコーダ４２、及び入出力制御回路４７の結線のみを変
えて４ワード×４ビツトで１ライト１リードの２ポ一ト
ＳＲＡＭを構成したものである。このメモリのアドレス
マツプを第７図に示す。第６図と第４図の同一部品は同
一番号を符しである。このメモリは４ワードであるので
アドレスは読出し、書込み各々２ビツトである。最下位
ビットがＸデコーダ４０に、読出し及び書込みの最上位
ビットがそれぞれのＹデコーダ４１と４２に入力されて
いる。但し、Ｙデコーダ４１と４２は第４図の場合２ビ
ツトデコーダであるが第６図は１ビツトデコーダである
。この変換は通常のゲートアレイで行われているように
、カスタムマスクの変更で可能である。

まず読出し時の動作を説明する。Ｘデコーダ系は第４図
と同一であるので省略する。最上位ビットアドレスがｎ
　Ｏｎの時、リード用のＹデコーダ４１の出力信号８８
が１”になり、最上位ビットアドレスが１”の時はＹデ
コーダ４１の出力信号８９がＩｔ　Ｉ　ＩＦになる。例
えばリードアドレスが“１１”の場合は、Ｘデコーダ４
０の出力信号４９とＹデコーダ出力信号８９が“１”と
なる。

したがってメモリセルアレイ４５の左半分が選択され、
かつリード用のトランスファーゲート５４〜６１のうち
、５４，５５，５６，５７がオン状態で他はオフ状態と
なる。その結果、リードアドレス“１１″に相当するメ
モリセル４３のデータがリードデータ線９０，９１，９
２，９３に読み出される。又、第４図と同様Ｘ軸方向に
もリードデータ信号線９４，９５，９６．９７を引き出
すことができる。

次に書込み時の動作を説明する。Ｘデコーダ系は第４図
と同一であるので省略する。書込みアドレスの最上位ビ
ットが“０”の時、ライト用のＹデコーダ４２の出力信
号９８が“１”になり、最上位ビットが１′１”の時、
Ｙデコーダ４２の出力信号９９が＃　Ｉ　１１になる。

例えば、書込みアドレスが１１１０　″の時、Ｘデコー
ダ４０の出力信号６６がパ１′になり、Ｙデコーダ４２
の出力信号９９がＬ１２”になる。したがって、ライト
用のトランスファーゲート８０〜８７のうち、８ｏ。

８１．８２，８３がオンになり、他はオフになる。

又、書込制御回路４６の出力信号７２と７３が“１”に
なる。よって信号線１００，１０１゜１０２．１０３の
ライトデータが７ドｌ、ｚ２”１０”のメモリセル４３
に書込まれる。ライトデータもリードデータと同様Ｘ軸
方向にもライトデータ線１０４．１０５，１０６，１０
７を引き呂すことができる。したがって、本ＲＡＭ構成
によればワードＸビット構成をＹデコーダ及び入出力制
御回路の配線工程の変更のみで変えることができる。

また、ワードＸビット構成が変わっても、第１図に示し
起ように、リードライトデータ信号端子を入出力回路領
域８に面した側と、基本セル列４群に面した側に位置す
ることが可能である。

更に、特徴のある点は、入出力制御回路４７の中を通る
Ｙデコーダ出力信号とリード・ライトデータ信号の布線
法である。第４図でのリード用Ｙデコーダ出力線５０．
５１は第６図ではリードデータ信号９２．９３になる。

又第４図でのライト用Ｙデコーダ出力１％６８．６９は
第６図ではライトデータ信号線１０２，１０３になる。

布線場所はそれぞれ、信号種が変わるのみで、同じであ
る。

このようにデコーダ出力専用の布線場所あるいは。

リードライトデータ専用の布線場所を設けずに、ビット
×ワード構成の違いによって布線場所を兼ねると入出力
制御回路４７の専有面積を小さくすることが可能である
。第４図と第６図の例で見ると専用化した場合に比べて
配線で４本分縮小できる。

次に具体例で上記布線法について説明する。第４図ある
いは第６図においては、入出力制御回路４７中の３ステ
ート回路としてトランスファーゲート５４等を用いたが
、第８図に示すバイポーラＣＭＯ５複合の３ステート回
路を用いることもできる。この回路の詳細な動作は特開
昭６０−１７５１６７号公報を参照されたい。φ信号が
“１”の時は、第９図に示したバイポーラＣＭＯ５複合
のインバータ相当回路（特開昭５９−１１０３４号公報
第３図）として動作し、φ信号が０”の時はハイインピ
ーダンス出力となる。この回路を用いることによって、
データ線負荷を高速に駆動することができるので、デー
タの読出し及び書込み速度が向上する。

第１０図に、第６図のトランスファーゲート５４等の代
わりに、第８図のバイポーラＣＭＯ９複合の３ステート
回路を用い、３ステート回路の制御角のインバータ１０
８等として、第９図のバイポーラＣＭＯＳ複合のインバ
ータ回路を用いた場合のレイアウトパターンを示す。第
１０図は読出し部を示し、Ｙデコーダ出力は８ワード、
リードデータは１２ビツトの場合を示す。最上部にイン
バータ１３０、その下に３ステート回路を１３１から１
４２まで１２個並べている。３ステート回路１３１等は
メモリのビット数だけ必要であるのでメモリセルの１ビ
ット分とＹ軸方向の大きさをそろえである。第１０図の
理解を助けるために、第１１図に第１０図の回路図を示
す。但し、第１０図にはメモリセル４３は省略しである
。第１１図は第４図と基本的に同じ構成であるので理解
しやすいが簡単に説明する。Ｙデコーダ出力のうち、信
号１４３が０”になると（第４図ではハイアクティブで
あるが、第１１図はロウアクティブとする）インバータ
１３０の出力、即ちφ信号が“１”になり、３ステート
回路１３１から１４２までがインバータ回路として動作
する。そしてメモリセルブロック４４中のＸデコーダで
決まるメモリセル４３のデータがリードデータ線１４４
から１５５に読み出される。

さて、第１０図に戻って説明する。第８図と第９図の素
子に対応するパターンに同一番号を符している。第１０
図中で破線はＡＬＬ、−点鎖線はＡｒ＝２．ｒＺＪ印は
ＡＬＬとＡＬ２を接続するスルーホール（以下ＴＨと略
記する）、図１はＡＬＬとＭｏ８のドレイン、ソース、
ゲートあるいは抵抗とを接続するコンタクトホール（以
下Ｃ０ＮＴと略記する）を示す。Ｌ　Ｓ−１を製造する
ためには他のマスクパターン等も必要であるが、本実施
例の本質とは無関係であるので省略している。インバー
タ１３０の構成から説明する。ＡＬＬの１６０により、
ＮＰＮトランジスタ（以後ＮＰＮと略記する）１２４の
コレクタとＰＭＯ８１２０のソースにＶｃｃ電位を供給
している。ＡＬＩの１６１により、ＰＭＯ８１２０のド
レイン、抵抗１２２、及びＮＰＮ１２４のベースが接続
される。ＡＬＩの１６２によって、ＮＰＮ１２４のエミ
ッタ、抵抗１２２．ＮＭｏ８１２１のドレイン、及びＮ
ＰＮ１２５のコ、レクタが接続される。このＡＬＬの１
６２がインバーター３０の出力端子ＯＵＴになる。ＡＬ
Ｌの１６３によって、ＰＭＯ８１２０とＮＭＯ５１２１
のゲートが接続され、入力端子ＩＮになる。ＡＬＬの１
６４により、ＮＭｏ８１２１のソース、抵抗１２３．Ｎ
ＰＮ１２５のベースが接続される。ＡＬＬの１６５によ
り、ＮＰＮ１２５のエミッタ及び抵抗１２３の一端が゛
接地電位に接続される。

次に３ステート回路１３１の構成を説明する。

ＡＬＩの１６６により、ＮＰＮＩ　１８のコレクタ及び
ＰＭＯ８ＩＩＯのソースにＶｃｃ電位が供給される。Ａ
ＬＬの１６７により、′ＰＭＯ８１１１のドレイン、Ｎ
Ｍｏ８１１４のドレイン、抵抗１１６の一端及びＮＰＮ
１１８のベースが接策される。

ＡＬＬの１６８により、ＮＰＮＩ　１８のエミッタ、抵
抗１１６の一端、ＮＭｏ８１１４のソース、ＮＭｏ８１
１２のドレイン、及びＮＰＮ１１９のコレクタが接続さ
れる。このＡＬＬの１６８が３ステート回路１３１の８
カ端子（ＯＵＴ）になる。

ＡＬＬの１６９により、ＮＭｏ８１１５のドレイン、Ｎ
Ｍｏ８１１３のソース、抵抗１１７の一端、及びＮＰＮ
１１９のベースが接続される。ＡＬＬの１７０により、
ＮＭｏ５１１５のソース、抵抗１１７の一端及びＮＰＮ
１１９のエミッタが接地電位を供給される。ＰＭＯ５Ｉ
ＩＯ，ＮＭｏ８φ端子となる。このφ端子はＡＬＬの１
７１を、考えているリードｘビット構成で最大のＹデコ
ーダ出力本数分だけ延長し、ＴＨを介してＹデコーダ出
力を入力できるようにしている。第１○図の例では、Ｔ
Ｈ１７２等でＹデコーダ出力１４３をφ端子に入力して
いる。ＰＭＯ８ＩＩＩとＮＭｏ５１１２のゲートは互い
に接続されて入力端子ＩＮとなり、メモリのリードデー
タ線（図示せず）と接続される。なお、ＰＭＯ５１１１
とＮＭＯ５１１２間のゲート電極の抵抗を減らすため、
ＡＬＬの１７３を並列にしている。インバータ１３０の
出力１６２がφ信号となるが、ＡＬ２の１７４とＴＨ１
７５等を介して３ステート回路１３１〜１４２のφ端子
（例えばＮＭＯ８１１３のゲート）に入力される。メモ
リのリードデータ、即ち３ステート回路１３１〜１４２
の出力は、それぞれ出力端子をＡＬＬの１６８の様に幅
広くとっているので、Ｙデコーダ出力線が占めている部
分を除いて自由に布線することができる。第１０図の例
ではＹデコーダ出力線の左側に１２ビツト、即ち１２本
布線している。３ステート回路１３１の出力はＴＨ１７
６を介して、ＡＬ２の１４４でＹ軸方向に布線されてい
る。

第１２図は第１０図のＡＬ２線とＴＨ設置場所のみを変
えてＹデコーダ出力を４ワード、リードデータを２４ビ
ツトにした例である。第１０図は８ワードＸ１２ビツト
であった。第１２図の場合。

Ｙデコーダ出力線数は８本から４本に減っているが、リ
ードデータ線数が１２本から２４本に増えている。した
がって、８ワードＸ１２ビツトと４ワード×２４ビツト
の可変構造を考えて、Ｙデコーダ出力線領域、リードデ
ータ線領域を専用化すると３２本分の布線領域が必要と
なる。しかし、第１０図あるいは第１２図のように構成
することによって、ワードｘビット構成が変わった場合
Ｙデコーダ出力線領域とリードデータ線領域を兼ねるこ
とができるので２８本の布線領域を確保とておけば良く
、ＲＡＭ全体部の実装効率を上げることができる。又、
第１０図のＮＰＮトランジスタ１２４等のベース、エミ
ッタ間抵抗１２２等はポリＳｉで形成している。このポ
リＳｉはエミッタを形成する時に、エミッタの上部にあ
るポリＳｉと同時に形成されるものであるので、エミッ
タと抵抗の一端とはＣ０ＮＴなしで接続されるため占有
面積を縮小することができる。また抵抗に寄生する容量
が拡散抵抗に比べて小さく、高速化に寄与する。

次にメモリセル４３について説明する。第１３図は１ラ
イト・２リードの３ボ一トＲＡＭセルのレイアウトパタ
ーンで第１４図はその回路図を示す。まず、回路図から
説明する。インバータ１８５とクロックドインバータ１
８４のフリップフロップ構成によってメモリ情報を記憶
する。リード１用のＸデコーダによってメモリセルが選
択されると、φＲ１がｔｔ　ｌ　ＰＩになり（φＲ１は
０になる）、トランスファゲート１８２がオンになり、
メモリ情報がＲＤＩ線に読み呂される。又、リード２用
のＸデコーダによってメモリセルが選択されるとφＲ２
が“１”になり、トランスファーゲート１８０がオンに
なり、メモリ情報がＲＤ２線に読み出される。このメモ
リセルはインバータ１８１あるいは１８３によって、メ
モリフリップフロップとリードデータ線ＲＤＩ、ＲＤ２
が完全に分離されているので、チャージシェアあるいは
トランジスタサイズの大小関係に起因する誤動作が生じ
なく信頼性が高い。書込み動作時はφ豐がｉｔ　１　ｔ
ｏになり、トランスファーゲート１８６がオンになり、
かつクロックドインバータ１８４の出力がハイインピー
ダンス状態となる。したがってＷＤ＆ｉ上のデータがメ
モリに送り込まれる。その後φＷがｔｔ　Ｏｒｔになり
、フリップフロップにデータが記憶される。

次に第１３図のレイアウトパターンを説明する。

破線はＭＯＳのゲート、・印はＡＬＬとＭＯＳのソース
、ドレインあるいはゲートとを接続するＣ０ＮＴ、実線
はＡＬＬを示す。Ｐ十拡散領域１８７とＮ十拡散領域１
８８とで、インバータ１８１．１８３及びトランスファ
ーゲート１８０゜１８２の各素子を形成している。また
、Ｐ十拡散領域１８９とＮ十拡散領域１９０とで、イン
バータ１８５、クロックインバータ１８４．　　トラン
スファーゲート１８６の各素子を形成している。これら
各素子をＣ０ＮＴとＡＬＬ配線で回路図の如く結線して
いる。この結線において、ＰＭＯ５部１８７．１８９の
方に配線を多く布線し、無駄なくＰＭＯＳのチャネル幅
をＮＭＯ３のチャネル幅よりも大きくしている。この様
にすることにより、ＰＭＯＳとＮＭＯ５の電流駆動力を
同等にし、信号の立上りと立下りの遅れ時間をバランス
させることができ、性能向上につながる。

第１５図は第１３図からＣ０ＮＴとＡＬＬのパターン、
即ち、ゲートアレイＬＳＩのカスタムマスクを変えて１
ライト・１リードの２ポ一トＲＡＭセルを構成した例で
ある。第１６図はその回路図を示す、第１３図あるいは
第１４図と同一部品は同一番号で示す、第１５図（第１
６図）で第１３図（第１４図）と異なるのは、読み出し
部のインバータ１９１及びトランスファーゲート１９２
の結線である。この場合、並列接続により素子サイズを
２倍にしているので読み出し時間を高速化できる。

したがって第１７図に示す素子パターンを有していれば
、ゲートアレイのカスタムマスクの変更によってポート
数可変のメモリを構成することができる。即ち汎用性を
増すことができる。

第１８図は２ライト・３リードの５ポ一トＲＡＭセルの
レイアウトパターンを示す、第１９図はその回路図であ
る。まず、回路図から説明する。クロックドインバータ
２０３と２０４のフリップフロップ構成によってメモリ
情報を記憶する。リードｌ用のＸデコーダによってメモ
リセルが選択されるとφＦＩＸがｇｔ　１　ｎになり、
トランスファーゲート２０６がオンになり、メモリ情報
がＲＤＩ線にしも同様である。ＷＤｌの書込み動作時は
φｗ１が１′１′″になり、トランスファゲート２０９
がオンになり、かつクロックドインバータ２０４の出力
がハイインピーダンスになる。したがってＷＤＩ線上の
データがメモリに送り込まれる。その後φｗ１が“０″
になり、プリップフロップにデータが記憶される。

第１８図は第１３図と同じ記号を用いている。

Ｐ÷拡散領域２１０とＮ十拡散領域２１１とでインバー
タ２００，２０１、トランスファーゲート２０６．２０
７の各素子を形成している。Ｐ÷拡散領域２１５とＮ÷
拡散領域２１２とでクロックドインバータ２０３，２０
４とトランスファーゲート２０５，２０９の各素子を形
成している。又、Ｐ十拡散領域２１３とＮ÷拡散領域２
１４とでインバータ２０２とトランスファーゲート２０
８の各素子を形成している。これら各素子をＣ０ＮＴと
ＡＬＬ配線で回路図の如く結線している。この結線にお
いても第１３図と同様にして、ＰＭＯ８のチャネル幅を
ＮＭＯ８のチャネル幅よりも広くして同様の効果を得て
いる。また、この様なマルチボートメモリを有したゲー
トアレイはミニコンの演算回路部のレジスタファイル及
びその周辺回路のＬＳＩ化として有効に応用できる。

第２０図は第１８図からＣ０ＮＴとＡＬＬ（７）パター
ンを変えて２ライト・２リードの４ボ一トＲＡＭセルを
構成した例である。第２１図はその回路図を示す、第１
８図あるいは第１９図と同一部品は同一番号で示す。第
２０図（第２１図）で第１８図（第１９図）と異なるの
は、読み出し部のインバータ２２０及びトランスファー
ゲート２２１の結線である。この場合、並列接続により
素子サイズを２倍にしているので読み出し時間を高速化
できる。

したがって、第１８図あるいは第２０図からＣ０ＮＴと
ＡＬＬを除いたパターンを有していれば、ゲートアレイ
のカスタムマスク種の変更によってメモリポート数を可
変にできるので、ゲートアレイ内蔵メモリとしてターン
アラウンドタイムを遅らすことなく汎用性を持つものが
実現できる。

第２２図はＰＭＯ８２３０〜２３５．ＮＭＯ８２３６〜
２４１で構成した３ワード×２ビツトのＲＯＭの例であ
る０例えばＰＭＯ８２３０とＮＭＯ８２３６で１ビツト
を構成している。又、ＰＭＯ８２３０とＮＭＯ８２３６
の／（７とＰＭＯ３２３３とＮＭＯ８２３９のベアは同
じアドレスである。′０”を記憶するビット（例えばＰ
ＭＯ５２３０とＮＭＯ８２３６のベア）はＮＭＯ３２３
６のゲートをハイアクティブのデコーダ出力線２５０と
接続し、ドレインをデータ線２５１に接続する。又ＰＭ
Ｏ８２３０のゲート及びドレインはオープンにする。逆
に１″′を記憶するビット（例えばＰＭＯ８２３３とＮ
ＭＯ８２３９のベア）　はＰＭＯ８２３３のゲートをハ
イアクティブのデコーダ出力線２５０の反転線２５２に
接続し、ドレインをデータ線２５３に接続する。又、Ｎ
ＭＯ８２３９のゲート及びドレインはオープンにする。

したがって第２２図のデータ記憶状況を示すと第２３図
の様になる。

第２４図は第２２図のメモリセル部の平面パタ−ンを示
す、破線はゲート電極、実線はＡＬＬ。

・印はＡＬＬとＭＯＳのソース、ドレイン、ゲートとを
接続するＣ０ＮＴ、−点鎖線はＡＬ２、ｘ印はＡＬＬと
ＡＬ２を接続するＴＨである。第２２図の素子を示すパ
ターンには同じ番号を符している。ＮＭＯ８２３６（７
）ゲートはＣ０ＮＴ２６０、ＴＨ２６１を介してデコー
ダ出力２５０に接続され、ＮＭＯ８２３６（７）ドレイ
ンはＣ０ＮＴ２６２を介してデータＩＱ２５１に接続さ
れている。又、ＮＭＯ５２３１）ゲートはＣ０ＮＴ２６
３．ＴＨ２６４を介してデコーダ反転出力２５２に接続
され、ＮＭＯ８２３３（ｉ’）ドレインはＣ０ＮＴ２６
５を介してデータ線２５３に接続されている。他のビッ
トについても同様である。

ここで重要な点は第２４図からＣ０ＮＴ、ＡＬＬ。

ＴＨ，ＡＬ２、つまり、ゲートアレイのカスタムマスク
を除いたパターンは第１７図と同じである点である。即
ち第１７図は３ボ一トＲＡＭの下地パターンであったが
、同じパターンで、カスタムマスクを変えればＲＯＭを
形成できる。この例では３ボ一トＲＡＭ１ビット分でＲ
ＯＭを３ビツト構成できる。したがって第１７図の下地
パターンを有していればＲＡＭあるいはＲＯＭを摺成で
き、汎用性を高めることができる。

第２５図は第２４図からカスタムマスクパターンを除い
たパターンである。第１７図のパターンをＸ軸について
ミラー反転したパターンとなっている。この様に配置す
ることによってＰＭＯＳ。

ＮＭＯ８，ＮＭＯ８，ＰＭＯＳ、ＰＭＯＳ。

ＮＭＯＳ　、・・・・・・となる、異種導電型のＭＯ８
同志は、ラッチアップ、ＰＮ接合耐圧などの点からかな
り広い間隔離す必要があるが、要種導電型のＭＯ８同志
は上記間隔より相当縮めることができる。例えば６μｍ
と１．４μｍ程度の違いがある。

したがってＹ方向のメモリサイズを大幅に縮めることが
でき、かつ、配線容量も減り高速化にも寄与する。

〔発明の効果〕

本発明によれば、実装密度が高く、汎用性のあるメモリ
をゲートアレイの内部に実装でき、かっそのメモリの性
能を十分に活かせるとともに基本ゲート回路部に配線関
係で悪影響を与えないＲＡＭ内蔵ゲートアレイを実現で
きる。

【図面の簡単な説明】

第１図は本発明の一実施例のＲＡＭ内蔵ゲートアレイの
チップ図、第２図はＲＡＭデータの布線効果の説明図、
第３図は本発明の一実施例の基本セル列の配置図、第４
図は本発明の一実施例のＲＡＭ構成図（２ボートｙ　８
　ｗ　Ｘ　２　ｂ　）　、第５図は第４図のアドレスマ
ツプ図、第６図は本発明の一実施例のＲＡＭ構成図（２
ポート、４ｗＸ４ｂ）、第７図は第６図のアドレスマツ
プ図、第８図はバイポーラＣ：ＭＯＳ複合の３ステート
回路図、第９図はバイポーラＣＭＯＳ複合のインバータ
回路図、第１０図は本発明の一実施例のメモリ読み出し
部のレイアウトパターン図（８ｗＸ１２ｂ）、第１１図
は第１０図の回路図、第１２図は本発明の一実施例のメ
モリ読み出し部のレイアウトパターン図（４ｗＸ２４ｂ
）、第１３図は本発明の一実施例の３ポートメモリセル
のパターン図、第１４図は第１３図の回路図、第１５図
は本発明の一実施例の２ポートメモリセルのパターン図
、第１６図は第１５図の回路図、第１７図は第１３図の
下地パターン、第１８図は本発明の一実施例の５ポート
メモリセルのパターン図、第１９図は第１８図の回路図
、第２０図は本発明の一実施例の４ポートメモリセルの
パターン図、第２１図は第２０図の回路図、第２２図は
本発明の一実施例のＲＯＭ回路図、第２３図は第２２図
のデータ情報、第２４図は第２２図の平面パターン図、
第２５図はメモリセルの下地パターンの配置図である。

Claims (1)

1. 【特許請求の範囲】 １、同一半導体基板上に、所望の回路素子よりなり回路
   動作を行う複数個の内部回路と、外部からの入力信号を
   入力し、上記内部回路へ出力する複数個の入力回路と、
   上記内部回路の出力信号を入力し、外部へ出力する複数
   個の出力回路とを有する半導体集積回路装置に於いて、
   上記内部回路として基本論理回路及び複数の基本論理回
   路から構成されるマクロ機能回路から成り、上記マクロ
   機能回路の同一機能の入力及び／または出力端子の少な
   くとも一つが、上記基本論理回路群と上記入出力回路群
   とに面していることを特徴とする半導体集積回路装置。 ２、特許請求の範囲第１項に於いて、上記半導体集積回
   路装置はゲートアレイＬＳＩであることを特徴とする半
   導体集積回路装置。 ３、特許請求の範囲第２項に於いて、上記マクロ機能回
   路はメモリであることを特徴とする半導体集積回路装置
   。 ４、特許請求の範囲第３項に於いて、上記メモリは、ワ
   ード×ビット構成が可変であることを特徴とする半導体
   集積回路装置。 ５、特許請求の範囲第４項に於いて、上記メモリは、書
   込み及び読出しが同時に実行できるマルチポートメモリ
   であることを特徴とする半導体集積回路装置。 ６、特許請求の範囲第３項あるいは第４項に於いて、上
   記メモリは、メモリセル、Ｘデコーダ、Ｙデコーダ、（
   前記Ｘデコーダで選択可能なワード幅）×（前記可変構
   成での最小ビット幅）分のメモリセルブロック、該メモ
   リセルブロック間に配置する書込制御回路、上記メモリ
   セルブロックを前記Ｙデコーダで選択可能な最大ワード
   個配置したメモリセルアレイ、及び前記Ｙデコーダの出
   力によつてメモリセルアレイのデータの入出力を制御す
   る入力制御回路から成り、前記Ｙデコーダと入出力制御
   回路部の配線系パターンのみを変えて、上記メモリのワ
   ード×ビット構成を可変にすることが可能であることを
   特徴とする半導体集積回路装置。 ７、特許請求の範囲第６項に於いて、前記メモリのビッ
   トデータ線領域とワード線領域とを固定せず、ワード×
   ビット構成種類によつて、それら領域を双方で使用する
   ことを特徴とする半導体集積回路装置。 ８、特許請求の範囲第２項に於いて、前記基本回路群に
   面している前記マクロ機能回路の入出力端子は、ゲート
   アレイの基本セル列と基本セル列との間に位置し、該基
   本セル列間は上記入出力端子が位置しない基本セル列間
   よりも広いことを特徴とする半導体集積回路装置。 ９、特許請求の範囲第６項に於いて、前記入出力制御回
   路は、バイポーラトランジスタとＣＭＯＳトランジスタ
   を複合した３ステート回路から成り、前記Ｘデコーダ、
   Ｙデコーダ及び書込制御回路はバイポーラ、ＣＭＯＳ複
   合回路から成り、メモリセルはＣＭＯＳ回路から成るこ
   とを特徴とする半導体集積回路装置。 １０、特許請求の範囲第５項に於いて、前期メモリは、
   メモリセルの配線パターンを変えてポート数が可変であ
   ることを特徴とする半導体集積回路装置。 １１、特許請求の範囲第４項に於いて、前記メモリはＲ
   ＡＭあるいはＲＯＭであることを特徴とする半導体集積
   回路装置。 １２、特許請求の範囲第１１項に於いて、前記メモリの
   単位セルの記憶部はＣＭＯＳインバータあるいはＣＭＯ
   Ｓクロツクドゲートのクリップフロップを構成できるＣ
   ＭＯＳ素子から成り、読み出し部はＣＭＯＳインバータ
   とトランスファーゲートを構成できるＣＭＯＳ素子から
   成り、書込み部はＣＭＯＳトランスファーゲートを構成
   できるＣＭＯＳ素子から成ることを特徴とする半導体集
   積回路装置。 １３、特許請求の範囲第１２項に於いて、前記ＣＭＯＳ
   素子のＰＭＯＳトランジスタのチャネル幅はＮＭＯＳト
   ランジスタのチャネル幅よりも大きいことを特徴とする
   半導体集積回路装置。 １４、特許請求の範囲第９項に於いて、前記メモリセル
   は、ＰＭＯＳ、ＮＭＯＳ、ＮＭＯＳ、ＰＭＯＳ、ＰＭＯ
   Ｓ、ＮＭＯＳと並ぶように、ミラー配置されていること
   を特徴とする半導体集積回路装置。 １５、特許請求の範囲第９項に於いて、バイポーラとＣ
   ＭＯＳを複合した回路のバイポーラトランジスタのベー
   ス、エミッタ間抵抗として、ポリシリコン抵抗を用いる
   ことを特徴とする半導体集積回路装置。