JPS60153144A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS60153144A JPS60153144A JP976084A JP976084A JPS60153144A JP S60153144 A JPS60153144 A JP S60153144A JP 976084 A JP976084 A JP 976084A JP 976084 A JP976084 A JP 976084A JP S60153144 A JPS60153144 A JP S60153144A
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 239000002184 metal Substances 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 3
- 230000010354 integration Effects 0.000 abstract description 4
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000006870 function Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、機能ブロック領域を備えたマスタースライス
型の半導体集積回路の改良口開する。
型の半導体集積回路の改良口開する。
機能ブロックを備えたマスタースライス方式の半導体集
積回路は、機能ブロック、及び複数の素子（二より構成
させる基本セルの集合であるセル列を予め半導体基板上
（二複数個配列形成して、÷スターチツブとし、これら
Ｃ二金属配線を施□して所望の論理機能を実現するもの
である。
積回路は、機能ブロック、及び複数の素子（二より構成
させる基本セルの集合であるセル列を予め半導体基板上
（二複数個配列形成して、÷スターチツブとし、これら
Ｃ二金属配線を施□して所望の論理機能を実現するもの
である。
機能ブロックを具備した従来一般的なマスタースライス
方式の半導体集積回路では、通常の機能ブロックを具備
しないマスタースライス方式の集積回路と同様（二、対
向するセル列間の間隔はマスターチップ（二より定めら
れたある一定の幅であり、この領域で各セル間及びセル
と機能ブロック間を金属配線を用いて配線し℃いる。
方式の半導体集積回路では、通常の機能ブロックを具備
しないマスタースライス方式の集積回路と同様（二、対
向するセル列間の間隔はマスターチップ（二より定めら
れたある一定の幅であり、この領域で各セル間及びセル
と機能ブロック間を金属配線を用いて配線し℃いる。
このような従来の構造ではセル列長の長い部分の配線領
域Ｃ二比してセル列長の短かい部分の配線領域Ｃ二空き
領域を生じ易い。これは、１つのセル列（＝含まれるセ
ル数とそのセル列と対向するセル列間の配線領域とは強
い相関があり、一般ζ二゛１セル列内（二含まれるセル
数の増加ζ−伴ない配線（二必要な領域も増加すること
による。
域Ｃ二比してセル列長の短かい部分の配線領域Ｃ二空き
領域を生じ易い。これは、１つのセル列（＝含まれるセ
ル数とそのセル列と対向するセル列間の配線領域とは強
い相関があり、一般ζ二゛１セル列内（二含まれるセル
数の増加ζ−伴ない配線（二必要な領域も増加すること
による。
従って従来方式のようにセル列長が長い部分及び短い部
分両方とも各セル列間の間隔を同じにしたのではセル長
が短い部分の配線領域１″−空き領域を生じやすいとい
う問題があった。
分両方とも各セル列間の間隔を同じにしたのではセル長
が短い部分の配線領域１″−空き領域を生じやすいとい
う問題があった。
本発明の目的は、配線領域の空き領域を少なくすること
（二より、テツゾ利用率を低下させることなく高集積化
をシまかり得る機能ブロックを備えたマスタースライス
方式の半導体集積回路を提供すること（二ある。
（二より、テツゾ利用率を低下させることなく高集積化
をシまかり得る機能ブロックを備えたマスタースライス
方式の半導体集積回路を提供すること（二ある。
本発明の骨子は、セル列長の長い部分に比べてセル列長
が短かい部分の対向するセル列間の間隔を狭くすること
（＝ある。
が短かい部分の対向するセル列間の間隔を狭くすること
（＝ある。
一般（二、１つのセル列（１含まれるセル数と、そのセ
ル列と対向するセル列との間の、配線（二必要な、セル
列と並行方向の配線数、すなわちトラック数口は深い関
係があることが知られている。さらに、本発明者等は、
１つの一１！ ル列を１含まれるセル数が倍増すると、
そのセル列と対向するセル列との間のトラック数は１．
３〜１．４倍（二増加する傾向（二あることを見出した
。この点；二着目して本発明者等が鋭意研究を重ねた結
果、機能ブロックを備えたマスタースライス方式の半導
体集積回路ではセル列の短い部分の対向するセル列間の
間隔（二無駄なスペースが存在することが判明した。し
たがって、この無駄なスペースをなくせば、チップ利用
効率を増大させ、より高集積化が達成されると考えられ
る。
ル列と対向するセル列との間の、配線（二必要な、セル
列と並行方向の配線数、すなわちトラック数口は深い関
係があることが知られている。さらに、本発明者等は、
１つの一１！ ル列を１含まれるセル数が倍増すると、
そのセル列と対向するセル列との間のトラック数は１．
３〜１．４倍（二増加する傾向（二あることを見出した
。この点；二着目して本発明者等が鋭意研究を重ねた結
果、機能ブロックを備えたマスタースライス方式の半導
体集積回路ではセル列の短い部分の対向するセル列間の
間隔（二無駄なスペースが存在することが判明した。し
たがって、この無駄なスペースをなくせば、チップ利用
効率を増大させ、より高集積化が達成されると考えられ
る。
すなわち本発明は、半導体基板上（＝、予め複数個の素
子からなる基本セルを列状（二配列したセル列の集まり
と、これらセル列の集まりとは異なる形状を持ち所望の
機能を実現するブロック領域とを構成しておき、金属配
線により所望の論理機能を実現するマスタースライス方
式半導体集積回路６二おいて、前記セル列の集まりのセ
ル列長が短かくなる部分（二ついて、他のセル列長が長
い部分く＝比べて対向するセル列間の間隔を狭くするよ
うじしたものである。
子からなる基本セルを列状（二配列したセル列の集まり
と、これらセル列の集まりとは異なる形状を持ち所望の
機能を実現するブロック領域とを構成しておき、金属配
線により所望の論理機能を実現するマスタースライス方
式半導体集積回路６二おいて、前記セル列の集まりのセ
ル列長が短かくなる部分（二ついて、他のセル列長が長
い部分く＝比べて対向するセル列間の間隔を狭くするよ
うじしたものである。
本発明（二よれば、他のセル列長の短い部分の対向する
セル列間の間隔を、セル列長の長い部分のそれ（１比し
て狭くしているので、配線領域の空き領域を極力少なく
することができる。このため、チップの利用率を向上さ
せ、高集積化をはかることができる。
セル列間の間隔を、セル列長の長い部分のそれ（１比し
て狭くしているので、配線領域の空き領域を極力少なく
することができる。このため、チップの利用率を向上さ
せ、高集積化をはかることができる。
図は本発明の一実施例に係わるマスタースライス方式半
導体集積回路の概略構成を示す模式図である。図巾１１
，１３はセル列、１２．１４はチャネル、１５は機能ブ
ロック、１６はそれらを含めたマスターチップを示して
いる。ここで、機能ブロックとしてはＲＯＭ 、 ＲＡ
Ｍ等のメモリ回路やＰＬ、Ａ等が用いられる。セル間の
配線は。
導体集積回路の概略構成を示す模式図である。図巾１１
，１３はセル列、１２．１４はチャネル、１５は機能ブ
ロック、１６はそれらを含めたマスターチップを示して
いる。ここで、機能ブロックとしてはＲＯＭ 、 ＲＡ
Ｍ等のメモリ回路やＰＬ、Ａ等が用いられる。セル間の
配線は。
２層・Ｕ配線を例（１収ると、チャネル（二垂直な方向
を第１層Ｍ、長手方向を第２層、Ｕという具合（二配線
する。図では、Ｉ２がセル導出配線である第１層ｋｌｋ
、１ Ｂがこれを結ぶ第２層りである。第１図のセル
列４１４二隣接する第１のチャネル１２は通常のマスタ
ースライス方式の集積回路で設けるのと同等のチャネル
幅を持ち、セル列ＺＪよりセル列長の短い第２のセル列
Ｉ３（：隣接する第２のチャネル１４はチャネル１２（
１比べてそのチャネル幅を狭く形成されている。このチ
ャネル幅は対象とするマスターチップの規模、具備する
機能ブロックの大キさく二もよるが、］列（１含まれる
セル数（二依存するため適宜定める方が好ましい。しか
し、マスターチップの大きさを決め使用する機能ブロッ
クの大きさく特（二輪）（二規定を与えれば、各セル列
間の間隔を決めることができる。
を第１層Ｍ、長手方向を第２層、Ｕという具合（二配線
する。図では、Ｉ２がセル導出配線である第１層ｋｌｋ
、１ Ｂがこれを結ぶ第２層りである。第１図のセル
列４１４二隣接する第１のチャネル１２は通常のマスタ
ースライス方式の集積回路で設けるのと同等のチャネル
幅を持ち、セル列ＺＪよりセル列長の短い第２のセル列
Ｉ３（：隣接する第２のチャネル１４はチャネル１２（
１比べてそのチャネル幅を狭く形成されている。このチ
ャネル幅は対象とするマスターチップの規模、具備する
機能ブロックの大キさく二もよるが、］列（１含まれる
セル数（二依存するため適宜定める方が好ましい。しか
し、マスターチップの大きさを決め使用する機能ブロッ
クの大きさく特（二輪）（二規定を与えれば、各セル列
間の間隔を決めることができる。
かくして本実施例によれば、セル列長が長い部分の対向
するセルツ１」間の間隔は従来のマスタースライス方式
の集積回路と同等とし、セル列長が短い部分の対向する
セル列間の間隔は上記セル列間の間隔より狭くすること
Ｃ二よって、配線領域の空き領域を少なくすることがで
きる。
するセルツ１」間の間隔は従来のマスタースライス方式
の集積回路と同等とし、セル列長が短い部分の対向する
セル列間の間隔は上記セル列間の間隔より狭くすること
Ｃ二よって、配線領域の空き領域を少なくすることがで
きる。
このため、狭くした分だけセルを有効（１使用でき、チ
ップの利用率を向上させ高集積化をはかり得る等の利点
がある。
ップの利用率を向上させ高集積化をはかり得る等の利点
がある。
なお、本発明は上述した実施例（＝限定されるものでは
ない。例えば前記セルの本数やセル列内の素子数等は、
仕様（１応じて適宜定めればよい。また、セル列間のチ
ャネルの幅を決定する手段とし−Ｃは該チャネル（二隣
接するセル列内の素子数等（二より定めればよい。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施することができる。
ない。例えば前記セルの本数やセル列内の素子数等は、
仕様（１応じて適宜定めればよい。また、セル列間のチ
ャネルの幅を決定する手段とし−Ｃは該チャネル（二隣
接するセル列内の素子数等（二より定めればよい。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施することができる。
図は本発明の一実施例（１係わるマスタースライス方式
半導体集積回路の概略構成を示す模式図である。 １１．１３・・・セル列、１２．１４・・・チャネル、
１５・・・機能ブロック、１６・・・マスターチップ、
Ｉ７・・・第１層Ｍ配線、１８・・・第２層Ｍ配線。
半導体集積回路の概略構成を示す模式図である。 １１．１３・・・セル列、１２．１４・・・チャネル、
１５・・・機能ブロック、１６・・・マスターチップ、
Ｉ７・・・第１層Ｍ配線、１８・・・第２層Ｍ配線。
Claims (1)
- 半導体基板上（二、予め複数個の素子からなる基本セル
を列状（二配列したセル列の集まりと、これらセル列の
集まりとは異なる形状を持ち所望の機能を実現するブロ
ック領域とを構成しておき、金属配線（二より所望の論
理機能を実現するマスタースライス方式半導体集積回路
（二おいて、前記セル列の集まりのセル列長が短かくな
る部分（二ついて、他のセル列長が長い部分鴫二比べて
対向するセル列間の間際を狭くしてなることを特徴とす
る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP976084A JPS60153144A (ja) | 1984-01-23 | 1984-01-23 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP976084A JPS60153144A (ja) | 1984-01-23 | 1984-01-23 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60153144A true JPS60153144A (ja) | 1985-08-12 |
| JPH0533541B2 JPH0533541B2 (ja) | 1993-05-19 |
Family
ID=11729230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP976084A Granted JPS60153144A (ja) | 1984-01-23 | 1984-01-23 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60153144A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63114418A (ja) * | 1986-10-31 | 1988-05-19 | Hitachi Ltd | 半導体集積回路装置 |
| JPS63249350A (ja) * | 1987-04-03 | 1988-10-17 | Nec Corp | ゲ−トアレ−半導体装置 |
| DE10209073A1 (de) * | 2002-02-28 | 2003-09-18 | Infineon Technologies Ag | Halbleiterchip, sowie Verfahren und Vorrichtung zur Herstellung des Halbleiterchips |
| US6870206B2 (en) | 2001-11-27 | 2005-03-22 | Infineon Technologies Ag | Semiconductor chip, fabrication method, and device for fabricating a semiconductor chip |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2881622A1 (de) | 2013-12-05 | 2015-06-10 | Continental Automotive GmbH | Aktuator |
-
1984
- 1984-01-23 JP JP976084A patent/JPS60153144A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63114418A (ja) * | 1986-10-31 | 1988-05-19 | Hitachi Ltd | 半導体集積回路装置 |
| JPS63249350A (ja) * | 1987-04-03 | 1988-10-17 | Nec Corp | ゲ−トアレ−半導体装置 |
| US6870206B2 (en) | 2001-11-27 | 2005-03-22 | Infineon Technologies Ag | Semiconductor chip, fabrication method, and device for fabricating a semiconductor chip |
| DE10209073A1 (de) * | 2002-02-28 | 2003-09-18 | Infineon Technologies Ag | Halbleiterchip, sowie Verfahren und Vorrichtung zur Herstellung des Halbleiterchips |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0533541B2 (ja) | 1993-05-19 |
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