JPH02501876A - 改良された密度のセミカスタム集積回路チップ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 改良された密度のセミカスタム集積回路チップ発明の背景 この発明はセミカスタム集積回路チップに関し、かつより特定的には、論理セル がそのようなチップ内に集積される密度を改良するための方法および手段に関す る。

基本的に、セミカスタム集積回路チップにおいて、複数個の論理セルが、セルを 相互接続するためのチャネルを形成するように互いに間隔を置いて配置された行 に配列される。典型的には、行あたりのセルの数およびチップあたりの行の数は ２０および２００の間で様々である。セルの各々は多くの異なるセル型を含むセ ルライブラリから選択され、それの各々は異なる論理関数を行なう。たとえば、 １つのセルは２人力ＮＡＮＤゲートであってもよく、別のセルは４人力ＮＯＲゲ ートであってもよく、別のセルはフリップフロップであってもよい、などである 。これらのセルは行に平行なチャネル内に横たわる１組の導体、およびセルの上 に横たわりかつチャネルと直角をなして走る導体の別の組によって選択的に相互 接続される。

先行技術のセルの各々はチップの矩形型表面領域を占め、かつこの矩形の境界線 は、チップを通りかつその表面に直角をなして横たわるセルの側壁によって形成 される。これらの側壁はセル内のすべてのトランジスタおよびそれらの接続を含 むチップ内のスペースを規定する。

上記の型のいくつかのＣＭＯ５論理セル、および間隔をおいて配置された行内の それらの配列を示す最近の記事は、マーク・アレキサンダー（Ｍａｒｋ　Ａｌｅ ｘａｎｄｅｒ）による「セルレイアウト生成への空間的推論アプローチ」（“Ａ 　５ｐａｔｉａｌ　Ｒｅａｓｏｎｉｎｇ　Ａｐｐｒｏａｃｈ　ｔｏ　Ｃｅ１ｌ　 Ｌａｙｏｕｔ　Ｇｅｎｅｒａつかのバイポーラ論理セルを示す別の最近の記事は 、ブルース　Ｅ、ミラー（Ｂｒｕｃｅ　Ｅ、Ｍｉ　ｌ　１ｅｒ）およびロバート Ｆ、オーウエン（Ｒｏｂｅｒｔ　Ｆ、Ｏｗ　ｅ　ｎ　）による「サブ１ｏｎｓ低 パワーバイポーラ１６×１６ビツトマルチブライヤ」　（“Ａ　Ｓｕｂ　ｌＱｎ ｓＬｏｗ　Ｐｏｗｅｒ　Ｂｉｐｏｌａｒ　１６Ｘ１６　Ｂｉ論理セルの設計にお いて、最も重要な考慮のうちの１つは、最少の量のチップスペースが占められる ように様々なトランジスタおよびそれらの相互接続をセル内で物理的にレイアウ トすることである。これは、システム設計者達がいつもチップ上により多い論理 セルを得ようと試みているからである。結果として、彼らのセルライブラリ内の セルのサイズを減じるためにセミカスタムチップ製造者によって多量の努力がな されてきた。

論理セルのサイズを減じる１つの方法は、セル内に存在するトランジスタおよび 相互接続のためにより小さな寸法を用いることである。しかしながら、このアプ ローチによって論理セルのサイズが減じられ得る量は収穫逓減の点に達している 。これは、トランジスタおよびそれらの相互接続がパターン化されるリソグラフ ィのプロセスが既に大変洗練されかつそれらの限界に迫っているからである。

図面の簡単な説明 様々な実施例が添付の図面と関連して詳細な説明において説明され、図において 、 第１図はこの発明に従って構成されるセミカスタムチップにおけるセルの２つの 行の一部分を示し、第２図はセルに幅の狭い上部および広い底部を与える段を含 むように整形される２つの側壁を有する第１図のチップにおけるセルのうちの１ つを示し、 第３図は第２図のセルの形で物理的にレイアウトされ得る論理ゲートの詳細な回 路図であり、 第４図は第２図のセルの形を有する第３図のゲートのための物理的レイアウトで あり、 第５図は比較の目的のために、先行技術に従う垂直な側壁のみで整形される第３ 図のゲートのための物理的レイアウトであり、 第６図は第２の論理ゲートの詳細な回路図であり、第７図はこの発明に従う段を 有するただ１つの側壁を含むように整形された第６図のゲートのための物理的レ イアウドであり、 第８図は比較の目的のために、先行技術に従う垂直な側壁のみで整形される第６ 図のゲートのための物理的レイアウトであり、 第９図は第３の論理ゲートの詳細な回路図であり、さらに、 第１０図はこの発明に従う側壁の段の完全に下にあるトランジスタを含むように 整形される第９図のゲートのための物理的レイアウトである。

発明の詳細な説明 令弟１図を参照すると、参照数字１０ａないし１０ｈはそれぞれの論理セルの輪 郭を示し、それらはこの発明に従って構成されたセミカスタムチップの表面上に 配列される。

各セルはセル内で接続されて論理ゲートまたはフリップフロップを形成するいく つかのトランジスタを含む。セル１０　ａ、　１０　ｂ、　１０　ｃおよび１０ ｄは幅ＷＲの１つの行Ｒ１内に配列され、一方セル１０ｅ、１０ｆ、１０ｇおよ び１０ｈは幅Ｗ、の別の行Ｒ２内に配列される。これらの行は互いから間隔を置 いて配置されており、かつこれらの行接続するためのそれぞれのチャネルＣＨ１ 、ＣＨ２およびＣＨ３を形成する。

１組の導体１１はチャネル内にありかつ行に平行に走り、ところが別の組の導体 １２は導体１１上に横たわりかつチャネルと直角をなして走る。接点１３はセル の入力および出力端子を導体１２に選択的に接続し、かつ接点１４は導体１２を 導体１１に選択的に接続する。

この発明に従うと、セルのうちのいくつかはチャネル下に延在する段をつけられ た側壁を有する。第１図において、セル１０ｃはチャネルＣＨ２の下に延在し、 セル１０ｅはチャネルＣＨ２の下に延在し、かつセル１０ｇはチャネルＣＨ２お よびＣＨ３の下に延在する。チャネル下に延在するセルの各部分は第１図におい て複数個のドツトでパターン化される。

セル１０ｇの等角図が第２図に示される。このセルは、セル内のすべてのトラン ジスタおよび相互接続を含むチップ内のスペースを規定する４つの側壁２１．２ ２．２３および２４を有する。側壁２１および２３はチップの表面と実質上垂直 であり、ところが側壁２２および２４はチップの表面に水平に走るそれぞれの段 ２２ａおよび２４ａを含む。これらの段は、完全にチャネルの間にある幅ＷＲの 上部、およびＷＲよりもずっと大きな幅Ｗ［１の底部をセルに与え、それゆえ底 部はチャネル下に延在する。

セルの１つの好ましい実施例において、幅の広い底部は、半導体基板の一部分、 ソースおよびドレイン領域を形成するそれらなどの基板内のドープされた領域、 基板の上方の絶縁層、および絶縁層の上方のパターン化されたポリシリコン層を 含む。セルのトランジスタのすべては、それらの内部相互接続の少なくともいく つかとともにこれらの部材によって形成される。セルの幅の狭い上部にあるのは ポリシリコンの上方の絶縁層、その絶縁層上の第１のパターン化された金属層、 および第１の金属層上の絶縁層である。

この金属層はセル内のトランジスタのいかなる残余の相互接続をも完了し、かつ それはまたセルの外側に延在して導体１１を形成する。第２のパターン化された 金属層は第１の金属層の上方の絶縁層上にあり、導体１２を形成する。

令弟３図および第４図を参照すると、それらはそれぞれ第２図のセル構成を有す る３状態バツフアのための詳細な回路図および物理的レイアウトを示す。このバ ッファには、参照番号Ｔ１ないしＴ８によって示される８つのトランジスタがあ る。これらのトランジスタは示されるように相互接続されて３状態バツフアを形 成する。信号１１はバッファへの１つの入力信号であり、信号ＯＵＴはバッファ からの出力信号であり、かつ信号ＴＳは別の入力信号であり、それがローである とき、バッファを３状態に置く。

第４図において、トランジスタＴ１ないしＴ８の各々が、半導体基板内のドープ された領域の上方の絶縁層上にあるポリシリコンゲートによって形成される。ド ープされた領域の輪郭は斜めの間隔をあけられた線によって示され、かつポリシ リコンの輪郭は実線によって示される。ドツトのパターンで示される金属線が、 トランジスタＴ１ないしＴ８を相互接続する。すべてのトランジスタがセルの幅 の広い底部にあり、かつすべての金属線がセルの幅の狭い上部内にある。

第３図および第４図のゲート内で、トランジスタＴ１ないしＴ４は比較的小さく 、なぜならばそれらが駆動する負荷はすべてゲートに対して内部であるからであ る。比較によると、トランジスタＴ５ないしＴ８は比較的大きく、なぜならばそ れらが駆動する負荷はゲート対して外部であるか４である。第４図は、図面での １ミリメータが実際の論理セル内での１マイクロメータ（ｕｍ）と等しいような 比率で描かれる。より小さなトランジスタのゲートは長さがｌｕｍで幅が１６ａ ｍであり、一方より大きなトランジスタのゲートはｌｕｍの長さで１１５ｕｍの 幅である。

より大きなトランジスタＴ５ないしＴ８に対するこれらの１１５ｕｒｔ１幅のゲ ートは、セルの幅の広い底部部分に対する側壁が２３０ｕｍの幅ＷＦＳを有する ことを引き起こす。

比較によって、セルの幅の狭い上部の側壁はわずか１３０ｕｍである幅ＷＲを有 する。こうして導体１１のためのチャネルの下にこのセルが延在する合計距離は Ｗａ−Ｗ、または１１００ｕである。

比較の目的のために、第５図は第３図のゲートのための物理的レイアウトを示し 、そこにおいてすべてのセルの側壁は先行技術に従って垂直であり、かつそれゆ えセルのトランジスタはチャネル下に延在しない。第５図のセルの様々な素子の すべては第４図のセルと同じ態様で示される。

また、第４図および第５図のセルは同じ比で描かれる。

第５図のレイアウトにおいて、セルの幅Ｗ、は第４図のセルの幅ＷＲと同じであ る。しかしながら、第５図のセルが大きなトランジスタＴ５ないしＴ８を収容す るために、それの長さＬ′は第４図のセルの長さしよりもずっと長くなければな らない。

特定的には、第４図のセルの長さしは３７ｕｍであり、しかし第５図のセルの長 さＬ′は７５ｕｍである。こうして、この特定の場合において、チップスペース のパーセントの節約は（７５ｕｍ−３７ｕｍ）／　（３７ｕｍ）または１０２％ である。

さて第６図および第７図を参照すると、この発明に従って構成される別の論理セ ルが説明されるであろう。このセルは示されるようにトランジスタＴｌｌないし Ｔ１５およびそれらの相互接続を含む４人力ＮＡＮＤゲートを含む。

このゲートへの入力信号はＴ１ないし１４と示され、かつゲートからのＮＡＮＤ 出力信号はＯＵＴと示される。第７図における素子の表記法および比率は第４図 および第５図のそれと同じである。

第７図の物理的レイアウトにおいて、セルの側壁のただ１つだけがセルに幅の狭 い上部および幅の広い底部を与える段を含む。第７図における記号Ｗ、はセルの 幅の狭い上部の幅を示し、かつ記号Ｗ８はセルの幅の広い底部の幅を示す。幅Ｗ 、の外側であるがしかし幅Ｗ８の内側であるセルの部分はセルの段をつけられた 側壁の段の下にある。

第７図の各トランジスタは、半導体基板内のドープされた領域の上方の絶縁層上 にあるポリシリコンのゲートによって形成される。第７図の検査は、トランジス タＴｌｌないしＴ１４のゲートがトランジスタＴ１５ないし７１８のゲートより もずっと幅が広いことを示す。これは、トランジスタＴｌｌないしＴ１４がＮＡ ＮＤ関数を行なうために直列に相互接続されており、それゆえそれらのトランジ スタのゲートは受入れられるレベルにそれらの合計の直列抵抗を減じるために幅 が広くなくてはならないからである。

トランジスタＴｌｌないしＴ１４のための幅の広いゲートを作ることは、セルの 段をつけられた側壁の下にそれらのトランジスタの部分を延在させることによっ てこの発明によってチップスペースの最小量で達成される。

比較によって、第６図のゲートの物理的レイアウトを第８図は示し、そこにおい てセルの側壁のすべては先行技術に従って垂直である。ここで再び、表記法およ び比率は第７図で用いられたものと同じである。第８図のレイアウトにおいて、 幅Ｗ、は第７図のレイアウトにおける幅Ｗ、と同じである。しかしながら、大き なトランジスタＴｌｌないしＴ１４を収容するために、第８図のレイアウトの長 さＬ′は第７図のレイアウトの長さＬよりも実質上長い。特定的には、長さＬ′ は１１０５ｕであり、ところが長さしは４７ｕｍである。こうして、この場合、 チップスペースのパーセントの節約は（１０５ｕｍ−４７ｕｍ）／４７ｕｍまた は１２３％である。

次に、第９図および第１０図を参照すると、この発明に従って構成されるさらに 別の論理セルが説明されるであろう。このセルは、６つのバイポーラトランジス タＴ２１ないしＴ２６．４つの抵抗器Ｒ２１ないしＲ２４、およびそれらの相互 接続からなる３人力ＯＲゲートである。第１０図において、パターン化された金 属線およびポリシリコンの導体は第７図および第８図のように表記され、かつバ イポーラトランジスタおよび抵抗器を形成する半導体基板内のドープされた領域 は斜めの間隔を置いた線によって示される。バイポーラトランジスタを形成する 各々のドープされた領域は、それぞれがコレクタコンタクト、エミッタコンタク トおよびベースコンタクトを示す、Ｃ，Ｅ、およびＢで表わされる３つのコンタ クトを有する。ドープされた領域およびポリシリコンの導体の間のコンタクトは 網目模様を入れられ、かつ金属およびポリシリコンの間の接触はｒｘＪで満たさ れる。すべての素子は１ｍｍがｌｕｍに等しい比率で描かれる。

第１０図は、トランジスタＴ３およびＴ４に抵抗器Ｒ１およびＲ２を足したもの がセルの段をつけられた側壁の段の下に全体としであることを示す。その図にお いて、記号Ｗ、はセルの幅の狭い上部の幅を示し、かつ記号Ｗａはセルの幅の広 い底部の幅を示す。幅Ｗ、の外側であるがしかし幅Ｗ８の内側である素子は側壁 の段の下にある。

もし第１０図のセルが段をつけられた側壁を有しなければ、そのときセルの長さ Ｌは素子Ｒ１、Ｒ２、Ｔ３およびＴ４を収容するために増加させられなくてはな らないであろう。それをするために、ドープされた領域の２つのさらなる列がセ ルに加えられる必要があるであろうし、かつその結果として、セルのチップスペ ースは約１００％だけ増加するであろう。

さて様々な実施例が詳細に説明された。しかしながら、加えて、この発明の本質 および精神から逸脱することなくこれらの実施例に対して多くの変革および修正 がなされ得る。したがって、この発明がこれらの詳細に制限されずかつ添付の請 求の範囲によって規定されることが理解されるべきである。

＝ｆ〜ｌ −Ｆ少・６ −ｆ勺、５　ＰＲＩ○ＲＡＲＴ −ム像７ エＣψ、８ｐＲ＋○ＲＡＲＴ −ｆψ１０ １、国際出願番号 ＰＣＴ／ＵＳ８８１００７８９ ２、発明の名称 改良された密度のセミカスタム集積回路チップ３、特許出願人 住　所　アメリカ合衆国、１９４２４　ペンシルバニア州、ブルー・ベルビイ・ オウ・ボックス、５００ 名　称　ユニシス拳コーポレーション 代表者　ジョーンズ、ポペット 国　籍　アメリカ合衆国 ４、代理人 住　所　大阪市北区南森町２丁目１番２９号　住友銀行南森町ビル１７日１０月 　１９８″８年 ６、添付書類の目録 請求の範囲 １．　セミカスタムチップであって、 単一の半導体基板内に集積された複数個の論理セルを含み、 各々の前記セルは入力端子、出力端子、およびセル内で相互接続されて前記入力 端子上の入力信号の論理関数として前記出力端子上に出力信号を発生するトラン ジスタを含み、 前記セルは互いから間隔をあけて配置された行に配列され、そこにおいて 前記行に整列させられた幅Ｗ、のそれぞれのセル上部を形成し、かつ前記段に起 因して実質上前記幅Ｗ、よりも幅が広いそれぞれのセル底部を形成する段型側壁 を前記セルのいくつかが有し、さらに、 前記幅の広いセルの底部内の前記段の上方の前記行の間のスペース内の平面にあ る、前記セルの前記端子の間で信号を搬送する、導体を含み、さらに、 前記幅の広いセル底部はそれらの対応する論理セルに対するトランジスタを含み かつ前記導体の下の前記平面に平行にそれらのトランジスタを延在させる、セミ カスタムチップ。

２、　前記幅の広いセル底部のいくつかが前記幅ＷＲよりも少なくとも２０２６ 幅が広い、請求項１に記載のセミカスタムチップ。

３、　前記セルのいくつかが、それらのセルがあるそれぞれの行に隣接のスペー ス内で前記導体の下に延在するトランジスタを含む２つの相対して面する段をつ けられた側壁を有する、請求項２に記載のセミカスタムチップ。

４、　前記幅の広いセル底部のいくつかが前記行の間のスペース内の前記導体の 下に全体としであるトランジスタを含む、請求項２に記載のセミカスタムチップ 。

５、　前記行の間の前記導体が前記トランジスタの上方の絶縁層上にあるパター ン化された金属線である、請求項２に記載のセミカスタムチップ。

６、　前記トランジスタが電界効果トランジスタである、請求項２に記載のセミ カスタムチップ。

７、　前記トランジスタがバイポーラトランジスタである、請求項２に記載のセ ミカスタムチップ。

８、　セミカスタムチップにおいて用いるための論理セルであって、 単一の半導体基板内に集積されかつ前記セル内で相互接続されて論理関数を行な う複数個のトランジスタを含み、前記セルは前記トランジスタおよびそれらのセ ル間接続のすべてを含む前記チップ内のスペースを規定する側壁を有し、 前記側壁のうちの少なくとも１つが、前記セルに幅の狭い上部と、前記上部より も少なくとも２０％幅が広い幅の広い底部とを与える段を含むように整形され、 前記トランジスタのうちの少なくとも１つが前記セルの幅の広い底部内の前記段 の下にある、論理セル。

９、　前記側壁のうちの２つが各々段を含むように整形され、かつそれぞれのト ランジスタが前記セルの幅の広い底部内の両方の段の下にある、請求項８に記載 の論理セル。

１０、　前記セルの前記幅の広い底部が前記半導体基板内のドープされた領域を 含む、請求項８に記載の論理セル。

１１、前記トランジスタのうちの少なくとも１つが、前記セルの幅の広い底部内 の前記段の下に全体としである、請求項８に記載の論理セル。

国際調査報告

Claims (13)

【特許請求の範囲】
1. １．セミカスタムチップであって、 半導体基板内に集積された複数個の論理セルを含み、前記セルの各々は入力端子 、出力端子、およびセル内で相互接続されて前記入力端子上の入力信号の論理関 数として前記出力端子上に出力信号を発生するトランジスタを含み、 前記セルは互いから間隔をあけて配置された幅ＷＲの行に配列されており、 前記セルのいくつかは前記行に整列させられた前記幅ＷＲのそれぞれの上部を有 し、かつ前記幅ＷＲよりも実質上幅が広いそれぞれの底部を有し、さらに、前記 幅の広いセルの底部の上方の前記行の間のスペース内の、前記セルの前記端子の 間で信号を搬送する導体を含み、さらに、 前記幅の広いセルの底部はそれらの対応する論理セルに対するトランジスタを含 み、かつ前記導体の下にそれらのトランジスタを延在させる、セミカスタムチッ プ。
2. ２．前記幅の広いセル底部のいくつかが、前記行の間のスペースの前記導体の下 に全体としてあるトランジスタを含む、請求項１に記載のセミカスタムチップ。
3. ３．前記幅の広いセル底部のいくつかが、それらのセルがあるそれぞれの行の２ つの側上のスペース内の前記導体の下に延在するトランジスタを含む、請求項１ に記載のセミカスタムチップ。
4. ４．前記幅の広いセル底部が、前記基板内のドープされた領域、前記ドープされ た領域の上方の絶縁層、および前記絶縁層の上方のパターン化された導電性層を 含む、請求項１に記載のセミカスタムチップ。
5. ５．前記行の間の前記導体が前記トランジスタの上方の絶縁層上にあるパターン 化された金属線である、請求項１に記載のセミカスタムチップ。
6. ６．前記トランジスタが電界効果トランジスタである、請求項１に記載のセミカ スタムチップ。
7. ７．前記トランジスタがバイポーラトランジスタである、請求項１に記載のセミ カスタムチップ。
8. ８．セミカスタムチップ内で用いるための論理セルであって、 半導体基板内に集積されかつ前記セル内で相互接続されて論理関数を行なう複数 個のトランジスタを含み、前記セルは、すべての前記トランジスタおよびそれら のセル間接続を含む、前記チップ内のスペースを規定する側壁を有し、 前記側壁の少なくとも１つが前記セルに幅の狭い上部および幅の広い底部を与え る段を含むように整形され、前記トランジスタの少なくとも１つが前記セルの幅 の広い底部内の前記段の下方にある、論理セル。
9. ９．前記側壁のうちの２つが段を含むように各々整形され、かつそれぞれのトラ ンジスタが前記セルの幅の広い底部内の両方の段の下方にある、請求項８に記載 の論理セル。
10. １０．前記セルの前記幅の広い底部が前記半導体基板内のドープされた領域、前 記ドープされた領域の上方の絶縁層、および前記絶縁層の上方のパターン化され た導電性層を含む、請求項８に記載の論理セル。
11. １１．前記トランジスタのうちの少なくとも１つが前記セルの幅の広い底部内の 前記段の下方に全体としてある、請求項８に記載の論理セル。
12. １２．前記トランジスタが電界効果トランジスタである、請求項８に記載の論理 セル。
13. １３．前記トランジスタがバイポーラトランジスタである、請求項８に記載の論 理セル。