JPS59141245A - 半導体論理集積回路 - Google Patents
半導体論理集積回路Info
- Publication number
- JPS59141245A JPS59141245A JP58213420A JP21342083A JPS59141245A JP S59141245 A JPS59141245 A JP S59141245A JP 58213420 A JP58213420 A JP 58213420A JP 21342083 A JP21342083 A JP 21342083A JP S59141245 A JPS59141245 A JP S59141245A
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- drain
- source
- poly
- lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は集積半導体回路に関し、さらに具体的にいえば
、本発明は高いセル密度をもつトランジスタ・アレイに
関するものである。
、本発明は高いセル密度をもつトランジスタ・アレイに
関するものである。
集積半導体回路、特に読取り専用メモＩＪ（ＲＯＭ）に
於いて、それぞれが２進ビツトの情報を表ワス単一）ラ
ンジスタ・セルをもつ、トランジスタ・アレイおよびメ
モリは、高いテハイス／セル密度を実現してきた。米国
特許第４１９３１２５号明細書には、Ｐ型基板と、基板
の主表面上にチェック模様に配列された複数のＮ十型拡
散層をもち、接点をもつ４つのＮ型拡散層が、仮想方形
の各隅部に位置し、接点をもつ第５のＮ＋型領領域仮想
方形のほぼ中心に形成されている、ＲＯＭが十 記載されている。第５のＮ 型拡散層と第１〜第４のＮ
＋型型数散層間には、単一の接点に対して４個のＭＯＳ
）ランジヌタが形成される。それぞれ隣接する２つのＮ
＋型型数散層間を伸びそれらと重ならないゲート回線が
設けられている。４つのＮ＋型型数散層、！１．＊それ
ぞれ最初に述べた仮想方形に隣接する第２の仮想方形の
中央Ｎ＋型領領域して働く。この米国特許は、高密度単
一ポリシリコン・レイアラ］・技術を教示している。
於いて、それぞれが２進ビツトの情報を表ワス単一）ラ
ンジスタ・セルをもつ、トランジスタ・アレイおよびメ
モリは、高いテハイス／セル密度を実現してきた。米国
特許第４１９３１２５号明細書には、Ｐ型基板と、基板
の主表面上にチェック模様に配列された複数のＮ十型拡
散層をもち、接点をもつ４つのＮ型拡散層が、仮想方形
の各隅部に位置し、接点をもつ第５のＮ＋型領領域仮想
方形のほぼ中心に形成されている、ＲＯＭが十 記載されている。第５のＮ 型拡散層と第１〜第４のＮ
＋型型数散層間には、単一の接点に対して４個のＭＯＳ
）ランジヌタが形成される。それぞれ隣接する２つのＮ
＋型型数散層間を伸びそれらと重ならないゲート回線が
設けられている。４つのＮ＋型型数散層、！１．＊それ
ぞれ最初に述べた仮想方形に隣接する第２の仮想方形の
中央Ｎ＋型領領域して働く。この米国特許は、高密度単
一ポリシリコン・レイアラ］・技術を教示している。
米国特許第４２８７５７１号明細書には、間隔を置いて
配置され半導体基板から絶縁された複数の第１の導線お
よび間隔を置いて配置され、基板および第１の導線力・
ら絶縁され、第１の各導線と交差するように配置された
複数の第２の導線を含む、読取り専用メモリ中に使用す
るのに適した、トランジスタのア１／イが記載されてい
る。電流運搬電極として基板中に形成された拡散領域は
、第１および第２の導線によって画定されている。間隔
を置いて配置された複数の第６の導線が第１および第２
の導線と交差し、拡散領域と接続するように配置されて
いる。このアレイを読取り専用メモリに於いて使用する
場合、そのアレイの選択さく６） れだトランジスタの閾値電圧は、残りのトランジスタと
は異なる値にされ、第１および第２の導線がワード回線
を形成し第６の導線がビットないし検出回線および接地
回線を形成し、拡散領域がトランジスタの拡散領域を形
成し、各拡散領域は４個までのトランジスタないしセル
にサービスする。
配置され半導体基板から絶縁された複数の第１の導線お
よび間隔を置いて配置され、基板および第１の導線力・
ら絶縁され、第１の各導線と交差するように配置された
複数の第２の導線を含む、読取り専用メモリ中に使用す
るのに適した、トランジスタのア１／イが記載されてい
る。電流運搬電極として基板中に形成された拡散領域は
、第１および第２の導線によって画定されている。間隔
を置いて配置された複数の第６の導線が第１および第２
の導線と交差し、拡散領域と接続するように配置されて
いる。このアレイを読取り専用メモリに於いて使用する
場合、そのアレイの選択さく６） れだトランジスタの閾値電圧は、残りのトランジスタと
は異なる値にされ、第１および第２の導線がワード回線
を形成し第６の導線がビットないし検出回線および接地
回線を形成し、拡散領域がトランジスタの拡散領域を形
成し、各拡散領域は４個までのトランジスタないしセル
にサービスする。
この特許は、ソース領域とドレイン領域が交互のマトリ
ックヌ内で複数の相互接続電界効果トランジスタ（ＦＥ
Ｔ ）を形成する２ｍの交差ゲートをもつ、二重ポリシ
リコン・アレイの基本的コンセプトを教示している。こ
のアレイは、対角線Ｋａつて位置合わせされた全てのソ
ース−または、ドレイン領域を相互接続するため、連続
−した成る角度をなす第ルベル金属線を用いている。空
乏層式読取り専用記憶装置（ＲＯ８）およびＮＯＲＲＯ
Ｓアレイの両方が記載されている。このレイアウトでは
、全てのドレイン・ノードが互いに対になって接続され
ている。す々わち、２つの装置が１つの出力端子に接続
されている。独立な２つの回路、すなわち、２つの出力
ノートがある。
ックヌ内で複数の相互接続電界効果トランジスタ（ＦＥ
Ｔ ）を形成する２ｍの交差ゲートをもつ、二重ポリシ
リコン・アレイの基本的コンセプトを教示している。こ
のアレイは、対角線Ｋａつて位置合わせされた全てのソ
ース−または、ドレイン領域を相互接続するため、連続
−した成る角度をなす第ルベル金属線を用いている。空
乏層式読取り専用記憶装置（ＲＯ８）およびＮＯＲＲＯ
Ｓアレイの両方が記載されている。このレイアウトでは
、全てのドレイン・ノードが互いに対になって接続され
ている。す々わち、２つの装置が１つの出力端子に接続
されている。独立な２つの回路、すなわち、２つの出力
ノートがある。
（４）
〔発明の概要〕
二重ポリシリコン技術による高密度半導体論理回路をも
たらすための、トランジスタ・アレイ配置を説明する。
たらすための、トランジスタ・アレイ配置を説明する。
半導体、例えば、ＦＥＴ、論理回路は数組のポリシリコ
ン・ゲート回線を交差することによって形成された独立
してはいるが同時にアクセス可能な４つのＦＥＴ装置ヲ
モつ。４つのＦ’ＥＴ装置は、４つの論理的に独立な第
２の拡散領域、例えばドレインによって囲まれた、共通
の第１の拡散領域、例えば、ソースを共有している。
ン・ゲート回線を交差することによって形成された独立
してはいるが同時にアクセス可能な４つのＦＥＴ装置ヲ
モつ。４つのＦ’ＥＴ装置は、４つの論理的に独立な第
２の拡散領域、例えばドレインによって囲まれた、共通
の第１の拡散領域、例えば、ソースを共有している。
この設計プレイならびに、１個、２個および３個の独立
してはいるが、同時にアクセス可能なＦＥＴ装置をもつ
論理回路を含む、６ビツト解読装置が作られる。この３
ビツト解読装置と組み合せて使用し、漸進型論理アレイ
（ＰＬＡ）をもたらすことができる。
してはいるが、同時にアクセス可能なＦＥＴ装置をもつ
論理回路を含む、６ビツト解読装置が作られる。この３
ビツト解読装置と組み合せて使用し、漸進型論理アレイ
（ＰＬＡ）をもたらすことができる。
第１図に示すように、二重ポリシリコン技術による２ビ
ット解読装置１０は、ソース１４Ｂの４つの辺の１わり
に位置するドレイン１２Ａ１１２Ｂ、１２Ｃ，１２Ｄを
含んでいる。ソース１４Ａ１１４Ｃ，１４Ｄは、ソース
１４Ｂの対角線方向に位置している。第１のドープト・
ポリシリコン層中の線１８Ａおよび１８Ｂは、互いに平
行に配置され、ソース１４Ｂの両側に水平に位置してい
る。
ット解読装置１０は、ソース１４Ｂの４つの辺の１わり
に位置するドレイン１２Ａ１１２Ｂ、１２Ｃ，１２Ｄを
含んでいる。ソース１４Ａ１１４Ｃ，１４Ｄは、ソース
１４Ｂの対角線方向に位置している。第１のドープト・
ポリシリコン層中の線１８Ａおよび１８Ｂは、互いに平
行に配置され、ソース１４Ｂの両側に水平に位置してい
る。
第２のドープト・ポリシリコン層中の線１６Ａおよび１
６Ｂは互いに平行に配置され、ソー７１４Ｂの両側に垂
直に位置している。ソース１４Ａ１１４Ｂ、１４Ｃ，１
４Ｄは、図のように接地線２８Ａ、２８Ｂ、２８Ｃによ
って接続されている。
６Ｂは互いに平行に配置され、ソー７１４Ｂの両側に垂
直に位置している。ソース１４Ａ１１４Ｂ、１４Ｃ，１
４Ｄは、図のように接地線２８Ａ、２８Ｂ、２８Ｃによ
って接続されている。
この２ビツト解読装置は、ＦＥＴ装置２０Ａと２ＤＢ、
２２Ａと２２Ｂ、２’４Ａと２４Ｂ、２６Ａと２６Ｂを
含んでいる。ドレイン１２Ａ、、１２Ｂ。
２２Ａと２２Ｂ、２’４Ａと２４Ｂ、２６Ａと２６Ｂを
含んでいる。ドレイン１２Ａ、、１２Ｂ。
１２（，１２Ｄは出力線ろＯＡ、、３（ＩＢ、、３０Ｃ
。
。
３０Ｄに接続され、後者は電圧負荷装置３２Ａ、３２Ｂ
１３２Ｃ１３２Ｄに接続されている。
１３２Ｃ１３２Ｄに接続されている。
本発明によれば、それぞれソース１４Ｂとドレイン１２
Ｃおよびソース１４ＢとドレインＬ２Ｄの間に位置する
装置３４Ａおよび３４Ｂの少くとも１つを加えることに
より、装置１０をより強力な論理回路に拡張することが
できる。ＦＥＴ装置３４Ａと３４Ｂの一方ｔｉは両方を
含むこの新しい配置は、以下でさらに完全に説明するよ
うな可撓／圧縮アレイのマクロ段重が可能になる。
Ｃおよびソース１４ＢとドレインＬ２Ｄの間に位置する
装置３４Ａおよび３４Ｂの少くとも１つを加えることに
より、装置１０をより強力な論理回路に拡張することが
できる。ＦＥＴ装置３４Ａと３４Ｂの一方ｔｉは両方を
含むこの新しい配置は、以下でさらに完全に説明するよ
うな可撓／圧縮アレイのマクロ段重が可能になる。
修正された装置１０は、通常の二重ポリシリコン技術を
用いて作られる。第１０ヌテソプは、ドレイン、ソース
およびデバイス領域を画定するた・めに、マスクを塗布
することである。次に、半導体基板上にゲート用の薄い
酸化物を成長させる。
用いて作られる。第１０ヌテソプは、ドレイン、ソース
およびデバイス領域を画定するた・めに、マスクを塗布
することである。次に、半導体基板上にゲート用の薄い
酸化物を成長させる。
酸化物上に第１のポリシリコン層を付着させ、エツチン
グして線ＡおよびＢを形成する。このパターンがシリコ
ン基板に壕で形成された後、第１のポリシリコン層（ポ
リ１層）土に酸化物を再成長させる。再成長させた酸化
物の面上に、第２のポリシリコン層を付着させる。これ
をポリ２Ｎと呼ぶ。ポリ２層をマスク１．”ｒエツチン
グし、図のようなＡ、Ｂ線を実現する。次にソースおよ
びドレイン領域をイオン注入する。注入後に系全体のよ
に酸化物を付着させる。酸化物及び金属を通して接続孔
をエツチングする。必要々所に導線が付着されているた
めである。。
グして線ＡおよびＢを形成する。このパターンがシリコ
ン基板に壕で形成された後、第１のポリシリコン層（ポ
リ１層）土に酸化物を再成長させる。再成長させた酸化
物の面上に、第２のポリシリコン層を付着させる。これ
をポリ２Ｎと呼ぶ。ポリ２層をマスク１．”ｒエツチン
グし、図のようなＡ、Ｂ線を実現する。次にソースおよ
びドレイン領域をイオン注入する。注入後に系全体のよ
に酸化物を付着させる。酸化物及び金属を通して接続孔
をエツチングする。必要々所に導線が付着されているた
めである。。
本発明に基づいて作った６ビツト解読（３Ｘ８）装置６
８を第２図に示す。装置３８は、夫々ランチ４２Ａ、４
２Ｂ、４２Ｃに向う入力端子４０Ａ、４０Ｂ。
８を第２図に示す。装置３８は、夫々ランチ４２Ａ、４
２Ｂ、４２Ｃに向う入力端子４０Ａ、４０Ｂ。
４ＤＣを含んでいる。ランチ４２Ａ、４２Ｂ、４２Ｃ７
０）も夫々ワード・ドライバー線Ａ、Ａ、Ｂ、Ｂ、Ｃ，
Ｃが出ている。線Ａは、図のようにポリ層（ＰＯＬＹ）
２中を対角線方向に右上へと進む。線Ａは図のようにポ
リシリコン層１中を対角線方向に右下へと進む。
０）も夫々ワード・ドライバー線Ａ、Ａ、Ｂ、Ｂ、Ｃ，
Ｃが出ている。線Ａは、図のようにポリ層（ＰＯＬＹ）
２中を対角線方向に右上へと進む。線Ａは図のようにポ
リシリコン層１中を対角線方向に右下へと進む。
線Ｂ及びＢは、夫々ポリ層１中をポリ１／ポリ２の接点
４４及び４６へと進み、次にポリ層２中を進む。線Ｃは
、ポリ層１中をポリ接点４８捷で進み次にポリ２中を進
む。線Ｃは、ポリ２申をポリ／ポリ接点５０へと進み、
次にポリシリコン層１中を進む。
４４及び４６へと進み、次にポリ層２中を進む。線Ｃは
、ポリ層１中をポリ接点４８捷で進み次にポリ２中を進
む。線Ｃは、ポリ２申をポリ／ポリ接点５０へと進み、
次にポリシリコン層１中を進む。
全てのソース領域を文字Ｓ１ ドレイン領域を文字Ｄ１
全ヤのソース及びドレイン接点をＸで示す。
全ヤのソース及びドレイン接点をＸで示す。
全てのソースは、接地回線５４によって装置５６を通っ
てアース５２に接続されている。線５４は、（７） 直通ＤＣ回路を希望する場合、任意選択によりアース除
去装置５６に直接接続することができる。
てアース５２に接続されている。線５４は、（７） 直通ＤＣ回路を希望する場合、任意選択によりアース除
去装置５６に直接接続することができる。
ドレイン５８は、出力線６０に接続され、Ａ１ Ｂ１０
線によって付勢される。ドレイン６２および６４は、出
力線６６に接続され１．Ａ、Ｂ、Ｃによって付勢される
。ドレイン６８は出力線７０に接続され線Ａ、、Ｂ、Ｃ
によって付勢される。ドレイン７２および７４は、出力
線７６に接続され、線Ａ１Ｂ、Ｃによって動作する。ド
レイン７８は、出力線８０に接続され、入力線Ａ、 Ｂ
、 Ｃによって付勢される。ドレイン８２は、出力線８
６に接続され、入力線Ａ、Ｂ、Ｃによって付勢される。
線によって付勢される。ドレイン６２および６４は、出
力線６６に接続され１．Ａ、Ｂ、Ｃによって付勢される
。ドレイン６８は出力線７０に接続され線Ａ、、Ｂ、Ｃ
によって付勢される。ドレイン７２および７４は、出力
線７６に接続され、線Ａ１Ｂ、Ｃによって動作する。ド
レイン７８は、出力線８０に接続され、入力線Ａ、 Ｂ
、 Ｃによって付勢される。ドレイン８２は、出力線８
６に接続され、入力線Ａ、Ｂ、Ｃによって付勢される。
ドレイン８８は出力線９０に接続され、入力線Ａ、Ｂ。
Ｃによって付勢される。ドレイン９２およヒ９４は、出
力線９６に接続され、入力線Ａ、Ｂ、Ｃによって付勢さ
れる。各ドレインは１個、２個、６個または４個のＦＥ
Ｔ装置によってソースに接続されている。例えば、ドレ
イン５８は、ＦＥＴ装置９８．１００．１０２によって
それぞれ隣接する３つのソースに接続される。同様に、
ドレイン（８） ６８．７８．８２．８８は３つのドレインによって隣接
するソースに接続される。ドレイン６４．７２．９４は
、２個のＦＥＴ装置によってソースに接続される。ドレ
イン６２．９２．７４は、１個のＦＥＴ装置によって１
つのソースに接続される。論理的に独立した出力である
ドレイン７２１．６８．７８．８２は全て共通のソース
８１を有し、１つの共通ソース８１拡散領域によって呈
せられる４つの独立した装置をもたらす。各ソースおよ
びドレイン領域は、使用するシリコンの量が最小となる
ように配列されている。第２図に示した圧縮セル設計は
、ソース８１拡散頒域を最小限にするものである。各ソ
ースおよびドレイン領域は、使用するシリコンの量が最
小となるように配列されている。第２図に示した圧縮セ
ル設計は、選択された金属ワード線がワイヤの長さを減
らす場合と同一方向に幅を最小にするものである。ポリ
−ポリ（ＳＡＲ）カッティングによって、信号経路の平
均長さが減る。入力／出力経路は、アレイ・マトリック
ス・エントリーに隣接するようにすることができる。
力線９６に接続され、入力線Ａ、Ｂ、Ｃによって付勢さ
れる。各ドレインは１個、２個、６個または４個のＦＥ
Ｔ装置によってソースに接続されている。例えば、ドレ
イン５８は、ＦＥＴ装置９８．１００．１０２によって
それぞれ隣接する３つのソースに接続される。同様に、
ドレイン（８） ６８．７８．８２．８８は３つのドレインによって隣接
するソースに接続される。ドレイン６４．７２．９４は
、２個のＦＥＴ装置によってソースに接続される。ドレ
イン６２．９２．７４は、１個のＦＥＴ装置によって１
つのソースに接続される。論理的に独立した出力である
ドレイン７２１．６８．７８．８２は全て共通のソース
８１を有し、１つの共通ソース８１拡散領域によって呈
せられる４つの独立した装置をもたらす。各ソースおよ
びドレイン領域は、使用するシリコンの量が最小となる
ように配列されている。第２図に示した圧縮セル設計は
、ソース８１拡散頒域を最小限にするものである。各ソ
ースおよびドレイン領域は、使用するシリコンの量が最
小となるように配列されている。第２図に示した圧縮セ
ル設計は、選択された金属ワード線がワイヤの長さを減
らす場合と同一方向に幅を最小にするものである。ポリ
−ポリ（ＳＡＲ）カッティングによって、信号経路の平
均長さが減る。入力／出力経路は、アレイ・マトリック
ス・エントリーに隣接するようにすることができる。
本発明にもとづいて作った、（８×１２）解読装置１２
８とインターフェースする（ ３ｘ８ ）％読装置から
々るＰＬＡマクロ１２０を第６図に示す。装置１３８は
、出力端子６０．６６．７０．７６．８０，８６．９０
．９６が１．！５Ｏ１７０，６６，７６，９６，８６，
９０，８０の順序に変わっている以外は、第２図の装置
３８と等価である。このことは、固定されたソース／ド
レイン装置構成中のＦＥＴ装置を若干再配列することに
よって実現される。装置１２８および１３８の全てのソ
ース装置は、接地ｂｌ路１５４に通じる第１の金属接点
への拡散を含んでいる。第６図には、接地回路１５４は
含１れていない。
８とインターフェースする（ ３ｘ８ ）％読装置から
々るＰＬＡマクロ１２０を第６図に示す。装置１３８は
、出力端子６０．６６．７０．７６．８０，８６．９０
．９６が１．！５Ｏ１７０，６６，７６，９６，８６，
９０，８０の順序に変わっている以外は、第２図の装置
３８と等価である。このことは、固定されたソース／ド
レイン装置構成中のＦＥＴ装置を若干再配列することに
よって実現される。装置１２８および１３８の全てのソ
ース装置は、接地ｂｌ路１５４に通じる第１の金属接点
への拡散を含んでいる。第６図には、接地回路１５４は
含１れていない。
装置１２８に接続された８つの入力回路は、第１の金属
であり、装置１３８からソースされている。入力口′＃
Ｓ６０．６６．９６．９０は、ポリ２接点６ Ｄ Ａ、
６６ Ａ、 ９６ Ａ、 ９０ Ａに通じる第
１の金属を含んでいる。入力回路７０．７６．８０．８
６は、ポリ１接点７０ Ａ、 ７６ Ａ、 ８０ Ａ
１８６Ａに通じる第１の金属を含んでいる。８×１２の
装置１２８に通じる全ての入力回路は、図示してないが
、第２図のものと同じ電圧負担装置に接続されている。
であり、装置１３８からソースされている。入力口′＃
Ｓ６０．６６．９６．９０は、ポリ２接点６ Ｄ Ａ、
６６ Ａ、 ９６ Ａ、 ９０ Ａに通じる第
１の金属を含んでいる。入力回路７０．７６．８０．８
６は、ポリ１接点７０ Ａ、 ７６ Ａ、 ８０ Ａ
１８６Ａに通じる第１の金属を含んでいる。８×１２の
装置１２８に通じる全ての入力回路は、図示してないが
、第２図のものと同じ電圧負担装置に接続されている。
ポリ１人カフ０．７６．８０．８６は、斜昇経路を左か
ら右に進み、ポリ２接点７０Ｂ、 ７６Ｂ、、ｅＯＢ
、８６Ｂに達する。ポリ２人力６０．６６、”９６．９
０は、斜降経路を左から右に進み、ポリ１／ポリ２接点
９０Ｂ、９６Ｂ、６６Ｂ、６０Ｂに達する。線７０Ｃお
よび９０Ｃは、残りのポリ１／ポリ２接点である。第１
金属出力線２００〜２１１は、図示してない電圧ノーＦ
装置に接続されている。
ら右に進み、ポリ２接点７０Ｂ、 ７６Ｂ、、ｅＯＢ
、８６Ｂに達する。ポリ２人力６０．６６、”９６．９
０は、斜降経路を左から右に進み、ポリ１／ポリ２接点
９０Ｂ、９６Ｂ、６６Ｂ、６０Ｂに達する。線７０Ｃお
よび９０Ｃは、残りのポリ１／ポリ２接点である。第１
金属出力線２００〜２１１は、図示してない電圧ノーＦ
装置に接続されている。
ドレイン１５０は、出力線２０５に接続され、入力６０
．７０．８０．９０によって付勢される。
．７０．８０．９０によって付勢される。
論理的には、出力２０５は、入力ＡＸ Ｂ、Ｃの３方向
Ｘ０Ｒ４ｙｃは、Ａ十Ｂ＋キャリーの和である。
Ｘ０Ｒ４ｙｃは、Ａ十Ｂ＋キャリーの和である。
ドレイン１９０は、出力線は、２０９に接続され、入力
６６．７６．８６．９６によって付勢される。
６６．７６．８６．９６によって付勢される。
論理的には出力２０９は、乙方向Ｘ Ｎ ＯＲ機能であ
る。
る。
（１１）
ドレイン１５および１５２は、出力線２０４ Ｋ接続さ
れ、入力６０．６６．７６．８６＆ｃよって付勢される
。論理的には、これは入力Ａ十Ｂ＋キャリーから装置１
３８へのキャリーである。
れ、入力６０．６６．７６．８６＆ｃよって付勢される
。論理的には、これは入力Ａ十Ｂ＋キャリーから装置１
３８へのキャリーである。
ドレイン１６０および１６１は１出力線２０６に接続さ
れ、入力６０、および９６によって付勢される。論理的
には、出力２０６は入力Ａ、Ｂ。
れ、入力６０、および９６によって付勢される。論理的
には、出力２０６は入力Ａ、Ｂ。
Ｃが等しくないことである。ドレイン１７０，１７１．
１７２は、出力線２０７に接続され、入力８０．８６．
７６．９０．７０，６６によって付勢される。論理的に
は出力２０７は入力Ａ、Ｂ。
１７２は、出力線２０７に接続され、入力８０．８６．
７６．９０．７０，６６によって付勢される。論理的に
は出力２０７は入力Ａ、Ｂ。
Ｃが等しいことである。ドレイン１８０および１８１は
出力線２０８に接続され、９６によって付勢される。論
理的には、出力２０ＢはＡＸＢ、Ｃのどれかがゼロであ
ることを示す。ドレイン１９４および１９５は、出力線
２１０に接続され、入力６０によって付勢される。論理
的には、出力２１０はＮ Ａ％ ＢＮ Ｃのどれがが１
であることを示す。出力２００〜２０６および２１１は
、ドントケア（ｄｏｎ’ｔ ｃａｒｅ）ｌしてモデル
化されてお（１２） す、機能をもたない。
出力線２０８に接続され、９６によって付勢される。論
理的には、出力２０ＢはＡＸＢ、Ｃのどれかがゼロであ
ることを示す。ドレイン１９４および１９５は、出力線
２１０に接続され、入力６０によって付勢される。論理
的には、出力２１０はＮ Ａ％ ＢＮ Ｃのどれがが１
であることを示す。出力２００〜２０６および２１１は
、ドントケア（ｄｏｎ’ｔ ｃａｒｅ）ｌしてモデル
化されてお（１２） す、機能をもたない。
１つの非限定的々例では、ドレイン１５０および１９０
は、４つのソースに接続された装置をもっている。ドレ
イン１５０，１７１．１５２．１６１は、１つのソース
に接続され、各ドレインは論理的に独立である。
は、４つのソースに接続された装置をもっている。ドレ
イン１５０，１７１．１５２．１６１は、１つのソース
に接続され、各ドレインは論理的に独立である。
装置１３８中、ソースへの水平に接続する接地線も、装
置１２８中でソースへの垂直に接続する接地線も、図が
複雑にならないように図示していない。
置１２８中でソースへの垂直に接続する接地線も、図が
複雑にならないように図示していない。
第１図ないし第３図は夫々本発明の実施例を示す図であ
る。 １２Ａ、１２Ｂ、１２Ｃ，１２Ｄ・・・・ドレイン、１
４Ａ、１４Ｂ、１４Ｃ，１４Ｄ・・・・ソース、１６Ａ
−１１６Ｂ・・・・第２のド討ブト・ポリシリコン層、
１８Ａ１１８Ｂ・・・・第１のドープト・ポリシリコン
層、２０ Ａ％ ２０ Ｂ、 ２２ Ａ、 ２２
Ｂ、 ２４Ａ、２４Ｂ、２６Ａ、２６Ｂ・・・・Ｆ
ＥＴ装置、２８ Ａ、 ２８ Ｂ１２８ Ｃ・・・・
接地線、３２Ａ、３２Ｂ、３２Ｃ，，３２Ｄ・・・・負
荷装置。
る。 １２Ａ、１２Ｂ、１２Ｃ，１２Ｄ・・・・ドレイン、１
４Ａ、１４Ｂ、１４Ｃ，１４Ｄ・・・・ソース、１６Ａ
−１１６Ｂ・・・・第２のド討ブト・ポリシリコン層、
１８Ａ１１８Ｂ・・・・第１のドープト・ポリシリコン
層、２０ Ａ％ ２０ Ｂ、 ２２ Ａ、 ２２
Ｂ、 ２４Ａ、２４Ｂ、２６Ａ、２６Ｂ・・・・Ｆ
ＥＴ装置、２８ Ａ、 ２８ Ｂ１２８ Ｃ・・・・
接地線、３２Ａ、３２Ｂ、３２Ｃ，，３２Ｄ・・・・負
荷装置。
Claims (1)
- 【特許請求の範囲】 第１導電型の半導体基板であって、その表面に複数個の
第２導電型の領域を有するものと、複数個のＦＥＴ装置
を形成する様に上記複数個の第２導電型の領域を少くと
も部分的に境界付ける少くとも２組の交差する導電性ゲ
ート手段とより成シ、 上記複数個のＦＥＴ装置のうちの少くともいくつかのＦ
ＥＴ装置が第２導電型領域の１つを共通の第１電流伝導
用電極として有し、 上記１つの第２導電型領域に隣接する少くとも６つの残
りの第２導電型領域を各々第２電流伝導用電極として用
いると共に夫々を論理的に独立な電圧ノードへ接続して
なる半導体論理集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US461421 | 1983-01-27 | ||
| US06/461,421 US4566022A (en) | 1983-01-27 | 1983-01-27 | Flexible/compressed array macro design |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59141245A true JPS59141245A (ja) | 1984-08-13 |
Family
ID=23832498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58213420A Pending JPS59141245A (ja) | 1983-01-27 | 1983-11-15 | 半導体論理集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4566022A (ja) |
| EP (1) | EP0117310B1 (ja) |
| JP (1) | JPS59141245A (ja) |
| DE (1) | DE3377557D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001349364A (ja) * | 2000-11-15 | 2001-12-21 | Tok Bearing Co Ltd | ダンパとその製造方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6114734A (ja) * | 1984-06-29 | 1986-01-22 | Fujitsu Ltd | 半導体集積回路装置及びその製造方法 |
| US4636825A (en) * | 1985-10-04 | 1987-01-13 | Fairchild Semiconductor Corporation | Distributed field effect transistor structure |
| US4737837A (en) * | 1985-11-27 | 1988-04-12 | Honeywell Inc. | Ring topology for an integrated circuit logic cell |
| JPS6424443A (en) * | 1987-07-21 | 1989-01-26 | Nec Corp | Gate array |
| JPH02198154A (ja) * | 1989-01-27 | 1990-08-06 | Hitachi Ltd | 配線の形成方法及びこれを利用した半導体装置 |
| US7817454B2 (en) | 2007-04-03 | 2010-10-19 | Micron Technology, Inc. | Variable resistance memory with lattice array using enclosing transistors |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5333587A (en) * | 1976-09-10 | 1978-03-29 | Hitachi Ltd | Insulated gate type field effect transistor |
| JPS5434688A (en) * | 1977-06-24 | 1979-03-14 | Ibm | Pla circuit structure |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3783349A (en) * | 1971-05-25 | 1974-01-01 | Harris Intertype Corp | Field effect transistor |
| US4212026A (en) * | 1977-06-24 | 1980-07-08 | International Business Machines Corporation | Merged array PLA device, circuit, fabrication method and testing technique |
| US4287571A (en) * | 1979-09-11 | 1981-09-01 | International Business Machines Corporation | High density transistor arrays |
| US4282446A (en) * | 1979-10-01 | 1981-08-04 | Texas Instruments Incorporated | High density floating gate EPROM programmable by charge storage |
-
1983
- 1983-01-27 US US06/461,421 patent/US4566022A/en not_active Expired - Lifetime
- 1983-11-15 JP JP58213420A patent/JPS59141245A/ja active Pending
- 1983-12-21 EP EP83112895A patent/EP0117310B1/en not_active Expired
- 1983-12-21 DE DE8383112895T patent/DE3377557D1/de not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5333587A (en) * | 1976-09-10 | 1978-03-29 | Hitachi Ltd | Insulated gate type field effect transistor |
| JPS5434688A (en) * | 1977-06-24 | 1979-03-14 | Ibm | Pla circuit structure |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001349364A (ja) * | 2000-11-15 | 2001-12-21 | Tok Bearing Co Ltd | ダンパとその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0117310B1 (en) | 1988-07-27 |
| DE3377557D1 (en) | 1988-09-01 |
| EP0117310A1 (en) | 1984-09-05 |
| US4566022A (en) | 1986-01-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5650653A (en) | Microelectronic integrated circuit including triangular CMOS "nand" gate device | |
| US6838713B1 (en) | Dual-height cell with variable width power rail architecture | |
| US5923060A (en) | Reduced area gate array cell design based on shifted placement of alternate rows of cells | |
| US3943551A (en) | LSI array using field effect transistors of different conductivity type | |
| US4811073A (en) | Gate array arrangement | |
| US4125854A (en) | Symmetrical cell layout for static RAM | |
| US4884115A (en) | Basic cell for a gate array arrangement in CMOS Technology | |
| EP0295707A2 (en) | Semiconductor integrated circuit device having multilayer power supply lines | |
| US4623911A (en) | High circuit density ICs | |
| JP3015186B2 (ja) | 半導体記憶装置とそのデータの読み出しおよび書き込み方法 | |
| KR100247602B1 (ko) | 단일레벨상의각각의상보형데이타라인의양측면상에Vcc와Vss버스를포함하는전CMOSSRAM셀 | |
| JPS6065547A (ja) | 半導体装置 | |
| US5206184A (en) | Method of making single layer personalization | |
| US5539246A (en) | Microelectronic integrated circuit including hexagonal semiconductor "gate " device | |
| JPS58207666A (ja) | 既拡散集積回路とその接続方法 | |
| JPS59141245A (ja) | 半導体論理集積回路 | |
| US4766476A (en) | C-MOS technology base cell | |
| JPS58139446A (ja) | 半導体集積回路装置 | |
| US5654563A (en) | Microelectronic integrated circuit including triangular semiconductor "or"g | |
| US4034243A (en) | Logic array structure for depletion mode-FET load circuit technologies | |
| JPH0556864B2 (ja) | ||
| JPH06204438A (ja) | 半導体装置 | |
| JPS62130538A (ja) | Ｃｍｏｓ集積回路装置 | |
| US5631581A (en) | Microelectronic integrated circuit including triangular semiconductor "and" gate device | |
| US5656850A (en) | Microelectronic integrated circuit including hexagonal semiconductor "and"g |