JPS62130538A - Ｃｍｏｓ集積回路装置 - Google Patents
Ｃｍｏｓ集積回路装置Info
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- JPS62130538A JPS62130538A JP60270505A JP27050585A JPS62130538A JP S62130538 A JPS62130538 A JP S62130538A JP 60270505 A JP60270505 A JP 60270505A JP 27050585 A JP27050585 A JP 27050585A JP S62130538 A JPS62130538 A JP S62130538A
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- 239000000758 substrate Substances 0.000 claims abstract description 20
- 238000009792 diffusion process Methods 0.000 claims description 30
- 238000010586 diagram Methods 0.000 description 14
- 230000010354 integration Effects 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000006870 function Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000008961 swelling Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011295 pitch Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高密度で高速なＣＭＯＳ集積回路に関するもの
である。
である。
Ｊニ積回路（ＬＳＩ）は論理ＬＳＩとメモリｌ２Ｓ１４
こ大分類される。ユーザ毎に機能・特性の異る論理ＬＳ
Ｉを短期間に、効率よく実現するために、あらかじめト
ランジスタや抵抗など回路素子を規則的に形成した半導
体基板（マスク基板）を用い、回路素子間の結線を変え
ることで、ユーザの要求に対応した機能・特性を実現す
るいわゆるマスタスライス方式がとられてきた。マスタ
スライス１．、 Ｓ ｌにおいては、あらかしめ形成し
ておく回路率ｒの配置や形状が集積密度を大きく左右す
る。
こ大分類される。ユーザ毎に機能・特性の異る論理ＬＳ
Ｉを短期間に、効率よく実現するために、あらかじめト
ランジスタや抵抗など回路素子を規則的に形成した半導
体基板（マスク基板）を用い、回路素子間の結線を変え
ることで、ユーザの要求に対応した機能・特性を実現す
るいわゆるマスタスライス方式がとられてきた。マスタ
スライス１．、 Ｓ ｌにおいては、あらかしめ形成し
ておく回路率ｒの配置や形状が集積密度を大きく左右す
る。
従来高集積度のマスタスライスＬＳＩを実現する回路構
成として、第６図の等価回路と第７図の平面バタン図で
示す、共通拡散層を持つ２組のＮチャネルＭＯＳトラン
ジスタとＰチャネルＭＯ３トランジスタをチップの所定
領域全面に敷き詰めた、ンーオフ゛ゲート（Ｓｅａ
ｏｆ Ｇａｔｅｓ）と呼ばれる構成や、または第８図
の等価回路及び第９図の平面バタン図に示すようなＰ形
及びＮ形のＭｏＳ２−ランジスタを、それぞれ分離領域
を設けずソース及びドレインを共通にして連続的に配置
し、素子間を分離する必要がある場合には、それぞれの
ＭＯＳトランジスタのゲー］・に固定電圧を印加しくＮ
チャネルＭＯＳトランジスタには基板電圧を、Ｐチャネ
ルＭＯＳトランジスタには電源電圧を）、左右のＭＯＳ
トランジスタ間を電気的に遮断するゲート分離構成など
がある。
成として、第６図の等価回路と第７図の平面バタン図で
示す、共通拡散層を持つ２組のＮチャネルＭＯＳトラン
ジスタとＰチャネルＭＯ３トランジスタをチップの所定
領域全面に敷き詰めた、ンーオフ゛ゲート（Ｓｅａ
ｏｆ Ｇａｔｅｓ）と呼ばれる構成や、または第８図
の等価回路及び第９図の平面バタン図に示すようなＰ形
及びＮ形のＭｏＳ２−ランジスタを、それぞれ分離領域
を設けずソース及びドレインを共通にして連続的に配置
し、素子間を分離する必要がある場合には、それぞれの
ＭＯＳトランジスタのゲー］・に固定電圧を印加しくＮ
チャネルＭＯＳトランジスタには基板電圧を、Ｐチャネ
ルＭＯＳトランジスタには電源電圧を）、左右のＭＯＳ
トランジスタ間を電気的に遮断するゲート分離構成など
がある。
第６図において、１．２及び３，４はそれぞれＰチャネ
ルおよびＮチャネルＭＯＳトランジスタのゲートを、６
はＰチャネルＭＯＳトランジスタのソースを、５．７は
ＰチャネルＭ’０３ｌ−ランジスタのドレインを、９は
ＮチャネルＭＯＳトランジスタのソースを、８．１０は
ＮチャネルＭＯＳトランジスタのドレインを示す。また
、第７図においてＩｌはＮウェル領域を、１２はＮウェ
ル領域の電位固定用のＮ 領域を、１３は基板電位固定
用のＰす十十 領域を示す。また、第８図において、１４〜２５はＭＯ
Ｓトランジスタのゲートを、２６〜３５はソースまたは
ドレインを示す。
ルおよびＮチャネルＭＯＳトランジスタのゲートを、６
はＰチャネルＭＯＳトランジスタのソースを、５．７は
ＰチャネルＭ’０３ｌ−ランジスタのドレインを、９は
ＮチャネルＭＯＳトランジスタのソースを、８．１０は
ＮチャネルＭＯＳトランジスタのドレインを示す。また
、第７図においてＩｌはＮウェル領域を、１２はＮウェ
ル領域の電位固定用のＮ 領域を、１３は基板電位固定
用のＰす十十 領域を示す。また、第８図において、１４〜２５はＭＯ
Ｓトランジスタのゲートを、２６〜３５はソースまたは
ドレインを示す。
これら従来の構成は、同一寸法のＰ形及びＮ形トランジ
スタを用いているため、メモリ回路やレジスタ回路等の
情報記１、α回路を構成した場合、動作安定度が低いと
いう問題があった。すなわち、従来ＣＭＯＳマスタスラ
イスで用いられているメモリ回路は、第１０図の回路図
に示すように、合計６トランジスタから成るものであり
、３６は電源線（Ｖｎｌ） ） 、３７は接地線（Ｖ５
５）、３８はワード線、３９、４０は１対のビット線、
４Ｌ４２はメモリセル内のノート、７１３．４４はビッ
ト線とメモリセル間のスイッチとなるトランスファゲー
ト、４５．４６はメモリセルを構成するＮチャネルトラ
ンジスタ、４７゜４８はメモリセルを構成するＰチャネ
ルトランジスタである。Ｐチャネルトランジスタ４７と
４８の大きさを一定とし、Ｎチャネルトランジスタ４５
と４６、及びトランスファゲート４３と４４をそれぞれ
同一寸法とし、Ｎチャネルトランジスタ４５どトランス
ファゲート４３の比率Ｑ２／Ｑ、（同時にＮチャネルト
ランジスタ４６とトランスファゲート４４の比率でもあ
る。）を変えてメモリセルの情報をビット線３９に読み
出した時、第１１図に示すように、Ｎチャネルトランジ
スタ４５とトランスファゲート４３のトランジスタ寸法
の比率Ｑ２／Ｑ１が２以下ではメモリセル内のノード４
１と４２の電位差がほとんどムくなり、メモリセル内の
情報が破壊されてしまう。このためメモリセルを安定に
動作させるには、２倍以上寸法の異るトランジスタを用
いて回路を構成する必要がある。また第１２図に示すよ
うな、高集積化に通したラッチ回路において、データを
ラッチするため出力信号の反転信号を入力端にフィード
バックする４９のＰ形）ランジスタは、通常他のトラン
ジスタの半分以下の寸法のものが用いられる。
スタを用いているため、メモリ回路やレジスタ回路等の
情報記１、α回路を構成した場合、動作安定度が低いと
いう問題があった。すなわち、従来ＣＭＯＳマスタスラ
イスで用いられているメモリ回路は、第１０図の回路図
に示すように、合計６トランジスタから成るものであり
、３６は電源線（Ｖｎｌ） ） 、３７は接地線（Ｖ５
５）、３８はワード線、３９、４０は１対のビット線、
４Ｌ４２はメモリセル内のノート、７１３．４４はビッ
ト線とメモリセル間のスイッチとなるトランスファゲー
ト、４５．４６はメモリセルを構成するＮチャネルトラ
ンジスタ、４７゜４８はメモリセルを構成するＰチャネ
ルトランジスタである。Ｐチャネルトランジスタ４７と
４８の大きさを一定とし、Ｎチャネルトランジスタ４５
と４６、及びトランスファゲート４３と４４をそれぞれ
同一寸法とし、Ｎチャネルトランジスタ４５どトランス
ファゲート４３の比率Ｑ２／Ｑ、（同時にＮチャネルト
ランジスタ４６とトランスファゲート４４の比率でもあ
る。）を変えてメモリセルの情報をビット線３９に読み
出した時、第１１図に示すように、Ｎチャネルトランジ
スタ４５とトランスファゲート４３のトランジスタ寸法
の比率Ｑ２／Ｑ１が２以下ではメモリセル内のノード４
１と４２の電位差がほとんどムくなり、メモリセル内の
情報が破壊されてしまう。このためメモリセルを安定に
動作させるには、２倍以上寸法の異るトランジスタを用
いて回路を構成する必要がある。また第１２図に示すよ
うな、高集積化に通したラッチ回路において、データを
ラッチするため出力信号の反転信号を入力端にフィード
バックする４９のＰ形）ランジスタは、通常他のトラン
ジスタの半分以下の寸法のものが用いられる。
このＰ形トランジスタ４９が大きい場合、５０のトラン
スファゲートがＯＮ状態となって情報を“１”から“０
”に書き替える時、ノード５Ｉの電位変化が遅く、デー
タ書き替えに時間がかかる、またはノード５１の電位が
インバータ５８の論理闇値レベル以下に低ドせず、デー
タの書き替えが不可能となる問題があり、第１２図の回
路では、４９のＰ形トランシスタを他のトランジスタの
半分以下とする必要があった。また従来のマスタスライ
スで′は、集積密度を向上させるため、第７図や第９図
に示す基本セルをチップの所定領域全面に敷き詰めた第
１３図や第１４図の構成が用いられているが、いずれの
構成においても、基板電位を固定するために必要な拡散
層領域が第１３図のＮウェル電位固定用Ｎ＋領域１２．
基板電位固定用Ｐ 領域１３や、第１４図のＮウェル電
位固定用Ｎ十領域１２．基板電位固定用Ｐ＋領域１３で
示すように、トランジスタ間の無効領域となり、集積密
度を上げる上で問題となっていた。
スファゲートがＯＮ状態となって情報を“１”から“０
”に書き替える時、ノード５Ｉの電位変化が遅く、デー
タ書き替えに時間がかかる、またはノード５１の電位が
インバータ５８の論理闇値レベル以下に低ドせず、デー
タの書き替えが不可能となる問題があり、第１２図の回
路では、４９のＰ形トランシスタを他のトランジスタの
半分以下とする必要があった。また従来のマスタスライ
スで′は、集積密度を向上させるため、第７図や第９図
に示す基本セルをチップの所定領域全面に敷き詰めた第
１３図や第１４図の構成が用いられているが、いずれの
構成においても、基板電位を固定するために必要な拡散
層領域が第１３図のＮウェル電位固定用Ｎ＋領域１２．
基板電位固定用Ｐ 領域１３や、第１４図のＮウェル電
位固定用Ｎ十領域１２．基板電位固定用Ｐ＋領域１３で
示すように、トランジスタ間の無効領域となり、集積密
度を上げる上で問題となっていた。
第１３図において、５９は敷き詰める構成の単位となる
セルパタンを示し、第１３図および第１４図における６
０は基本セルが並ぶコア領域を、６１は入出力回路が並
ぶ周辺領域を示す。第１４図に示すゲート分離構成は、
トランジスタのゲートに電圧を印加することで、任意の
位置で素子間を分離できる高密度な構成であるが、基板
電位固定用の拡散層をトランジスタ列間に設けなければ
ならなく、約１７％の面積増加となり、高密度化上問題
となっていた。
セルパタンを示し、第１３図および第１４図における６
０は基本セルが並ぶコア領域を、６１は入出力回路が並
ぶ周辺領域を示す。第１４図に示すゲート分離構成は、
トランジスタのゲートに電圧を印加することで、任意の
位置で素子間を分離できる高密度な構成であるが、基板
電位固定用の拡散層をトランジスタ列間に設けなければ
ならなく、約１７％の面積増加となり、高密度化上問題
となっていた。
またゲート分離構成では、トランジスタのゲート電極及
び基板電位固定用拡散層と電源線を接続するため、トラ
ンジスタの一方のゲート電極上に電源線を通すため、２
個の信号端子の内、外側の１端子は信号用としては使用
できず、信号線結線上の柔軟性がそこなわれるという問
題があった。
び基板電位固定用拡散層と電源線を接続するため、トラ
ンジスタの一方のゲート電極上に電源線を通すため、２
個の信号端子の内、外側の１端子は信号用としては使用
できず、信号線結線上の柔軟性がそこなわれるという問
題があった。
本発明は従来の問題点を解決するため、ＣＭＯＳマスタ
スライス方式ＬＳＩのトランジスタ配置としてＰチャネ
ルＭＯＳｌ−ランジスタとＮチートネルＭＯＳトランジ
スタを、それぞれゲート電極を対向させて横一列に並べ
、隣接するＰチャネルＭＯＳトランジスタの拡散層およ
び隣接するＮチャネルＭＯＳｌ−ランジスタの拡散層を
それぞれ共通とし、すべてのＰチャネルＭＯＳトランジ
スタおよびすべてのＮチャネルＭＯＳトランジスタがそ
れぞれ電気回路的に従続接続される構成のＣＭＯ８集積
回路装置において、前記隣接するＰチャネルＭＯＳトラ
ンジスタのソース拡ｊｉｋ層とドレイン拡散層、および
前記隣接するＮチート不ルＭＯＳトランジスタのソース
拡散層とドレイン拡散層をそれぞれ共通とし、前記すべ
てのＰチャネルＭＯＳトランジスタおよび前記すべての
ＮチャネルＭＯＳトランジスタは、それぞれ電気回路的
に従続接続し、１１層ｉ記横−列に並べたＰチャネルＭ
ＯＳトランジスタの列内に前記ＰチャネルＭＯＳトラン
ジスタより短いチャネル幅のＰチャネルＭＯＳｌ−ラン
ジスタを配置し、前記横一列に並べたＮチャネルＭＯＳ
ｌ−ランジスタの列内に前記ＮチャネルＭＯＳトランジ
スタより短いチャネル幅のＮチャネルＭＯ３）ランジス
クを配置し、前記チャネル幅の短いＩ）チャネルＭＯＳ
トランジスタおよびＮチャネルＭＯＳトランジスタを配
置したことにより生じるフィールド領域に基板電位固定
用の拡；ｉｋ層を設けたことを特徴としている。
スライス方式ＬＳＩのトランジスタ配置としてＰチャネ
ルＭＯＳｌ−ランジスタとＮチートネルＭＯＳトランジ
スタを、それぞれゲート電極を対向させて横一列に並べ
、隣接するＰチャネルＭＯＳトランジスタの拡散層およ
び隣接するＮチャネルＭＯＳｌ−ランジスタの拡散層を
それぞれ共通とし、すべてのＰチャネルＭＯＳトランジ
スタおよびすべてのＮチャネルＭＯＳトランジスタがそ
れぞれ電気回路的に従続接続される構成のＣＭＯ８集積
回路装置において、前記隣接するＰチャネルＭＯＳトラ
ンジスタのソース拡ｊｉｋ層とドレイン拡散層、および
前記隣接するＮチート不ルＭＯＳトランジスタのソース
拡散層とドレイン拡散層をそれぞれ共通とし、前記すべ
てのＰチャネルＭＯＳトランジスタおよび前記すべての
ＮチャネルＭＯＳトランジスタは、それぞれ電気回路的
に従続接続し、１１層ｉ記横−列に並べたＰチャネルＭ
ＯＳトランジスタの列内に前記ＰチャネルＭＯＳトラン
ジスタより短いチャネル幅のＰチャネルＭＯＳｌ−ラン
ジスタを配置し、前記横一列に並べたＮチャネルＭＯＳ
ｌ−ランジスタの列内に前記ＮチャネルＭＯＳトランジ
スタより短いチャネル幅のＮチャネルＭＯ３）ランジス
クを配置し、前記チャネル幅の短いＩ）チャネルＭＯＳ
トランジスタおよびＮチャネルＭＯＳトランジスタを配
置したことにより生じるフィールド領域に基板電位固定
用の拡；ｉｋ層を設けたことを特徴としている。
すなわち、本発明は、要約すると、ゲート分離構成にお
いて、一定の割合で小寸法のＭＯＳトランジスタをＭＯ
Ｓ）ランジスタ列内に配置し、かつ小寸法ＭＯＳトラン
ジスタの配置により生じたフィールド領域に、基板電位
固定用の拡散層を配置したことを特徴とし、その目的は
高密度で安定な回路動作を行うマスタスライス構成をか
提供することにある。
いて、一定の割合で小寸法のＭＯＳトランジスタをＭＯ
Ｓ）ランジスタ列内に配置し、かつ小寸法ＭＯＳトラン
ジスタの配置により生じたフィールド領域に、基板電位
固定用の拡散層を配置したことを特徴とし、その目的は
高密度で安定な回路動作を行うマスタスライス構成をか
提供することにある。
本発明は、ＣＭＯＳマスタスライスにおいて、メモリ回
路やデータラッチ回路を、十分な回路動作余裕を持って
構成するのに必要な幅の狭いＭＯＳトランジスタを一定
の割合で配置されているため、この幅の狭いＭＯＳ）ラ
ンジスタを回路に利用することにより、従来マスタスラ
イスでは実現できなかった完全非同期形のメモリ回路を
構成することが可能である。
路やデータラッチ回路を、十分な回路動作余裕を持って
構成するのに必要な幅の狭いＭＯＳトランジスタを一定
の割合で配置されているため、この幅の狭いＭＯＳ）ラ
ンジスタを回路に利用することにより、従来マスタスラ
イスでは実現できなかった完全非同期形のメモリ回路を
構成することが可能である。
また、一定の割合でチャネル幅の狭いトランジスタを配
置したことにより生じたフィールド領域に、基板電位（
ウェル電位を含む）固定用の拡散層を設けたことにより
、従来トランジスタ列間にあって全体の約１７χの面積
を占めていた拡散層をなくし、マスタスライスの集積密
度を増加させることができる。以下図面にもとづき実施
例について説明する。
置したことにより生じたフィールド領域に、基板電位（
ウェル電位を含む）固定用の拡散層を設けたことにより
、従来トランジスタ列間にあって全体の約１７χの面積
を占めていた拡散層をなくし、マスタスライスの集積密
度を増加させることができる。以下図面にもとづき実施
例について説明する。
第１図は本発明の実施例であって、１】はＮウェル、１
２はウェル電位固定用のＮ 拡散層によるウェル電位固
定用Ｎ十領域、１３は基板電位固定用Ｐ＋拡散層による
基板電位固定用Ｐ＋領域、６２〜６７はチャネル幅の広
いＰチャネルＭＯＳトランジスタ、６８〜７０はチャネ
ル幅の狭いＰチャネルＭＯＳトランジスタ、７１〜７６
はチャネル幅の広いＮチャネルＭＯＳトランジスタ、７
７〜７９はチャネル幅の狭いＮチャネルＭＯＳトランジ
スタ、８０はＰチャネルＭＯＳトランジスタのソースま
たはドレインとなるＰ膨拡散層、８１はＮチャネルＭＯ
ＳトランジスタのソースまたはドレインとなるＮ膨拡散
層である。このように一定の間隔でチャネル幅の狭いＭ
ＯＳトランジスタを配置することにより、回路動作に対
応した異る寸法のトランジスタを利用することができ、
安定な回路動作を達成することができる。第１図の１−
ランジスタ配置の下で、配線によりメモリセルを構成す
る場合のレイアウトバタン図を第２図に示す。第２図で
右斜線部は第１屓目の金属配線層を、左斜線部は第２層
目の金属配線層を示す。また黒ぬり部は第１層目全屈と
トランジスタのゲート及びソース・ドレインとの接続点
を示し、点の領域は第１層金属と第２層金属の接続スル
ーホールである。第２図は第１Ｏ図の回路を現わしてお
り、３６は電源線、３７は接地線、３８はワード線、３
９．４０は左右のビット線、４１．４２はメモリセル内
のノード、４３．４４は幅の狭いトランジスタを用いた
トランスファゲート、４５．４６はメモリセル内のＮチ
ャネルＭＯＳトランジスタ、４７゜４８はＰチャネルＭ
ＯＳトランジスタである。４７，４８０ＰチャネルＭＯ
Ｓトランジスタを他と分離してメモリ回路に用いるため
に、６３．６４ 、６５ 、６６のチャネル幅の広いＰ
チャネルＭＯＳトランジスタのゲートに正電圧を印加し
、各トランジスタを非導通状態として分離する。またト
ランスファゲート４３、４４も同様、隣りの７２．７５
のチャネル幅の広いＮチャネルＭＯＳトランジスタのゲ
ートに接地電位を与え、非導通状態として他と分離する
。このようにメモリセル回路を構成する場合、大きさの
異るトランジスタを用いることにより、安定な回路動作
を実現することができる。また、１メモリセルは、Ｎチ
ャネルＭＯＳトランジスタのゲート６個分（６ビツチと
呼ぶ）で実現でき、シーオブゲートの７ピツチと比べて
も高密度に実現できる。
２はウェル電位固定用のＮ 拡散層によるウェル電位固
定用Ｎ十領域、１３は基板電位固定用Ｐ＋拡散層による
基板電位固定用Ｐ＋領域、６２〜６７はチャネル幅の広
いＰチャネルＭＯＳトランジスタ、６８〜７０はチャネ
ル幅の狭いＰチャネルＭＯＳトランジスタ、７１〜７６
はチャネル幅の広いＮチャネルＭＯＳトランジスタ、７
７〜７９はチャネル幅の狭いＮチャネルＭＯＳトランジ
スタ、８０はＰチャネルＭＯＳトランジスタのソースま
たはドレインとなるＰ膨拡散層、８１はＮチャネルＭＯ
ＳトランジスタのソースまたはドレインとなるＮ膨拡散
層である。このように一定の間隔でチャネル幅の狭いＭ
ＯＳトランジスタを配置することにより、回路動作に対
応した異る寸法のトランジスタを利用することができ、
安定な回路動作を達成することができる。第１図の１−
ランジスタ配置の下で、配線によりメモリセルを構成す
る場合のレイアウトバタン図を第２図に示す。第２図で
右斜線部は第１屓目の金属配線層を、左斜線部は第２層
目の金属配線層を示す。また黒ぬり部は第１層目全屈と
トランジスタのゲート及びソース・ドレインとの接続点
を示し、点の領域は第１層金属と第２層金属の接続スル
ーホールである。第２図は第１Ｏ図の回路を現わしてお
り、３６は電源線、３７は接地線、３８はワード線、３
９．４０は左右のビット線、４１．４２はメモリセル内
のノード、４３．４４は幅の狭いトランジスタを用いた
トランスファゲート、４５．４６はメモリセル内のＮチ
ャネルＭＯＳトランジスタ、４７゜４８はＰチャネルＭ
ＯＳトランジスタである。４７，４８０ＰチャネルＭＯ
Ｓトランジスタを他と分離してメモリ回路に用いるため
に、６３．６４ 、６５ 、６６のチャネル幅の広いＰ
チャネルＭＯＳトランジスタのゲートに正電圧を印加し
、各トランジスタを非導通状態として分離する。またト
ランスファゲート４３、４４も同様、隣りの７２．７５
のチャネル幅の広いＮチャネルＭＯＳトランジスタのゲ
ートに接地電位を与え、非導通状態として他と分離する
。このようにメモリセル回路を構成する場合、大きさの
異るトランジスタを用いることにより、安定な回路動作
を実現することができる。また、１メモリセルは、Ｎチ
ャネルＭＯＳトランジスタのゲート６個分（６ビツチと
呼ぶ）で実現でき、シーオブゲートの７ピツチと比べて
も高密度に実現できる。
また第１図に示すように、従来、トランジスタ列間に置
かれていた１２のＮウェルコンタクト用拡散領域を形成
するウェル電位固定用Ｎ＋領域を、６８や６９のチャネ
ル幅の短いＰチャネルＭＯＳトランジスタの寸法を小さ
くしたことにより生じた余裕領域に、また、１３の基板
コンタクト用拡散層を形成する基板電位固定用Ｐ＋領域
を、７７や７８のチャネル幅の狭いＮチャネルＭＯＳト
ランジスタの余裕領域に置くことにより、Ｐチャネルお
よびＮチャネルそれぞれのＭＯＳトランジスタ列間の間
隔をつめて配列することが出来、高密度化を達成するこ
とができる。
かれていた１２のＮウェルコンタクト用拡散領域を形成
するウェル電位固定用Ｎ＋領域を、６８や６９のチャネ
ル幅の短いＰチャネルＭＯＳトランジスタの寸法を小さ
くしたことにより生じた余裕領域に、また、１３の基板
コンタクト用拡散層を形成する基板電位固定用Ｐ＋領域
を、７７や７８のチャネル幅の狭いＮチャネルＭＯＳト
ランジスタの余裕領域に置くことにより、Ｐチャネルお
よびＮチャネルそれぞれのＭＯＳトランジスタ列間の間
隔をつめて配列することが出来、高密度化を達成するこ
とができる。
ＭＯＳトランジスタ列間にウェルコンタクトや基板コン
タクト用の拡散層を配置する従来構成と、本発明の構成
を比較して第３図Ａ、 Ｂに示す。第３図Ａは従来構成
、第３図Ｂは本発明の構成を示している。本発明により
セル列間の拡散層をＭＯＳトランジスタ配列内に吸収で
き、約１３χ〜１５χ面積が縮小できる。
タクト用の拡散層を配置する従来構成と、本発明の構成
を比較して第３図Ａ、 Ｂに示す。第３図Ａは従来構成
、第３図Ｂは本発明の構成を示している。本発明により
セル列間の拡散層をＭＯＳトランジスタ配列内に吸収で
き、約１３χ〜１５χ面積が縮小できる。
第４図に本発明の他の実ＳｆＦ！例の平面バタン図を示
す。第１図と同じ符号は同じ部分を示す。幅の狭いＭＯ
Ｓ）ランジスタの一ヒ下に基板コンタクト用の拡散層を
置くことにより、ＭＯＳトランジスタ列が対象となり、
電源線及び接地線をＭＯＳ）ランジスタ列の上下いずれ
にも置くことが可能となる。第５図に第４図の実施例の
バタンをチップ−面に敷き詰めた図を示す。このような
構造であるから、第５図に示すように、ＰチャネルＭＯ
Ｓトランジスタ列、ＮチャネルＭＯＳトランジスタ列を
交互に配列した敷き詰め形構成において、任色の装置で
Ｐ−Ｎ、またはＮ −１）の順序でゲート列を置くこと
ができる。このため、配線トラックはＭｏ５ｔ−ランジ
スタ列１列分のトラック数の倍数で設定でき、効率的な
配線ができるという利点がｃｂる。
す。第１図と同じ符号は同じ部分を示す。幅の狭いＭＯ
Ｓ）ランジスタの一ヒ下に基板コンタクト用の拡散層を
置くことにより、ＭＯＳトランジスタ列が対象となり、
電源線及び接地線をＭＯＳ）ランジスタ列の上下いずれ
にも置くことが可能となる。第５図に第４図の実施例の
バタンをチップ−面に敷き詰めた図を示す。このような
構造であるから、第５図に示すように、ＰチャネルＭＯ
Ｓトランジスタ列、ＮチャネルＭＯＳトランジスタ列を
交互に配列した敷き詰め形構成において、任色の装置で
Ｐ−Ｎ、またはＮ −１）の順序でゲート列を置くこと
ができる。このため、配線トラックはＭｏ５ｔ−ランジ
スタ列１列分のトラック数の倍数で設定でき、効率的な
配線ができるという利点がｃｂる。
以」二説明したように、本発明によればＰチャネル及び
ＮチャネルＭｏ３ｔ−ランジス７１列に縦続接続された
構成において、チャネル幅の狭いＭＯＳトランジスタを
一定のくり返しくたとえば２乃至３個のＭｏ３ｔ−ラン
ジスタ毎に１個）で配列したことにより、素子間分離用
のゲートまたは、メモリセルやフリップフロップ、ラッ
チ回路でチャネル幅の狭いトランスファゲートとして利
用でき、安定な回路動作を実現できる利点がある。
ＮチャネルＭｏ３ｔ−ランジス７１列に縦続接続された
構成において、チャネル幅の狭いＭＯＳトランジスタを
一定のくり返しくたとえば２乃至３個のＭｏ３ｔ−ラン
ジスタ毎に１個）で配列したことにより、素子間分離用
のゲートまたは、メモリセルやフリップフロップ、ラッ
チ回路でチャネル幅の狭いトランスファゲートとして利
用でき、安定な回路動作を実現できる利点がある。
第１図は本発明の一実施例の平面バタン図、第２図は本
発明の基本セル構成のもとでメモリセルをレイアウトし
たバタン図、第３図Ａ、Ｂは従来例と本発明の実施例と
の比較を示す図、第４図は本発明の他の実施例の平面バ
タン図、第５図は第４図のバタンをチップ−面に敷き詰
めた図、第６図および第８図はそれぞれ従来のマスタス
ライスＬＳＩの基本構成中位の等価回路図、第７図およ
び第９図はそれぞれ第６図および第８図の従来構成の平
面バタン図、第１Ｏ図はスタティックメモリのメモリセ
ル回路、第１１図はメモリセル回路の安定動作条件を示
す図、第１２図は高集積化に通したラッチ回路図、第１
３図は第７図の基本セルをチップ全面に敷き詰めた構成
図、第１４図は第９図の基本セルをチップ全面に敷き詰
めた構成図である。 １〜４．１４〜２５・・・ＭＯＳトランジスタのゲート
、５〜１０．２６〜３５・・・ＭＯＳ）ランジスタのソ
ースまたはドレイン、１１・・・Ｎウェル、１２・・・
Ｎウェル電位固定用Ｎ＋領域、Ｉ３・・・基板電位固定
用Ｐ＋領域、３６・・・電源線、３７は接地線、３８・
・・ワード線、３９．４０・・・ビット線、４１．４２
・・・メモリセル内ノード、４３゜４４・・・ビット線
とメモリセル間のスイッチとなるトランスファゲート、
４５．４６・・・ＮチャネルＭＯＳトランジスタ、４７
．４８・・・ＰチャネルＭＯ３＋−ランジスタ、４９・
・・ラッチのＰチャネルＭＯＳトランジスタ、５０・・
・トランスファゲート、５１〜５５・・・ラッチ内のノ
ード、５６・・・電源、５７．５８・・・インバータ、
５９・・・敷き詰めの中位となるセルバタン、６０・・
・コア領域、６１・・・周辺領域、６２〜６７−・・長
いチャネル幅を持つＰチャネルＭＯＳトランジスタ、６
８〜７０・・・短いチャネル幅を持つＰチャネルＭＯＳ
トランジスタ、７１〜７６・・・長いチャネル幅を持つ
ＮチャネルＭｏＳトランジスタ、７７〜７９・・・短い
チャネル幅を持つＮ千−１７不ルＭＯＳトランジスタ、
８０・・・Ｐ膨拡散層、８１・・・Ｎ膨拡散層 特許出願人 日本電信電話株式会社 代理人 弁理士 玉 蟲 久 五 部 （外２名） 第４図の本発明の実施例のノでタンをチウブー面に較ぎ
詰のｔ：団地 ５ 図 従来のマスタスライスＬＳＩの一例の基縞成単位が酬山
匡路臣茗 ６ 図 第６図の従来構成の平面パター〉団 地 ７２ 庭釆のマスタスライスＬＳＩの借の利の基本、ａｒｇ単
位の等価回路団地８・図 第８図の従来構成の平面ノマダーレ団 地 ９ 図 高菓積化１；通しｔこラッチ回路団 地 １２ 図 第７図の従米構成例の基本セルをチップ全面１こ獣きつ
のた構成′図第１３図 第９図の従来構成の他の例の基本セル３チップ企面１；
牧ぎつのた構成図第１４図
発明の基本セル構成のもとでメモリセルをレイアウトし
たバタン図、第３図Ａ、Ｂは従来例と本発明の実施例と
の比較を示す図、第４図は本発明の他の実施例の平面バ
タン図、第５図は第４図のバタンをチップ−面に敷き詰
めた図、第６図および第８図はそれぞれ従来のマスタス
ライスＬＳＩの基本構成中位の等価回路図、第７図およ
び第９図はそれぞれ第６図および第８図の従来構成の平
面バタン図、第１Ｏ図はスタティックメモリのメモリセ
ル回路、第１１図はメモリセル回路の安定動作条件を示
す図、第１２図は高集積化に通したラッチ回路図、第１
３図は第７図の基本セルをチップ全面に敷き詰めた構成
図、第１４図は第９図の基本セルをチップ全面に敷き詰
めた構成図である。 １〜４．１４〜２５・・・ＭＯＳトランジスタのゲート
、５〜１０．２６〜３５・・・ＭＯＳ）ランジスタのソ
ースまたはドレイン、１１・・・Ｎウェル、１２・・・
Ｎウェル電位固定用Ｎ＋領域、Ｉ３・・・基板電位固定
用Ｐ＋領域、３６・・・電源線、３７は接地線、３８・
・・ワード線、３９．４０・・・ビット線、４１．４２
・・・メモリセル内ノード、４３゜４４・・・ビット線
とメモリセル間のスイッチとなるトランスファゲート、
４５．４６・・・ＮチャネルＭＯＳトランジスタ、４７
．４８・・・ＰチャネルＭＯ３＋−ランジスタ、４９・
・・ラッチのＰチャネルＭＯＳトランジスタ、５０・・
・トランスファゲート、５１〜５５・・・ラッチ内のノ
ード、５６・・・電源、５７．５８・・・インバータ、
５９・・・敷き詰めの中位となるセルバタン、６０・・
・コア領域、６１・・・周辺領域、６２〜６７−・・長
いチャネル幅を持つＰチャネルＭＯＳトランジスタ、６
８〜７０・・・短いチャネル幅を持つＰチャネルＭＯＳ
トランジスタ、７１〜７６・・・長いチャネル幅を持つ
ＮチャネルＭｏＳトランジスタ、７７〜７９・・・短い
チャネル幅を持つＮ千−１７不ルＭＯＳトランジスタ、
８０・・・Ｐ膨拡散層、８１・・・Ｎ膨拡散層 特許出願人 日本電信電話株式会社 代理人 弁理士 玉 蟲 久 五 部 （外２名） 第４図の本発明の実施例のノでタンをチウブー面に較ぎ
詰のｔ：団地 ５ 図 従来のマスタスライスＬＳＩの一例の基縞成単位が酬山
匡路臣茗 ６ 図 第６図の従来構成の平面パター〉団 地 ７２ 庭釆のマスタスライスＬＳＩの借の利の基本、ａｒｇ単
位の等価回路団地８・図 第８図の従来構成の平面ノマダーレ団 地 ９ 図 高菓積化１；通しｔこラッチ回路団 地 １２ 図 第７図の従米構成例の基本セルをチップ全面１こ獣きつ
のた構成′図第１３図 第９図の従来構成の他の例の基本セル３チップ企面１；
牧ぎつのた構成図第１４図
Claims (1)
- 【特許請求の範囲】 ＣＭＯＳマスタスライス方式ＬＳＩのトランジスタ配置
としてＰチャネルＭＯＳトランジスタとＮチャネルＭＯ
Ｓトランジスタを、それぞれゲート電極を対向させて横
一列に並べ、隣接するＰチャネルＭＯＳトランジスタの
拡散層および隣接するＮチャネルＭＯＳトランジスタの
拡散層をそれぞれ共通とし、すべてのＰチャネルＭＯＳ
トランジスタおよびすべてのＮチャネルＭＯＳトランジ
スタがそれぞれ電気回路的に従続接続される構成のＣＭ
ＯＳ集積回路装置において、 前記隣接するＰチャネルＭＯＳトランジスタのソース拡
散層とドレイン拡散層、および前記隣接するＮチャネル
ＭＯＳトランジスタのソース拡散層とドレイン拡散層を
それぞれ共通とし、 前記すべてのＰチャネルＭＯＳトランジスタおよび前記
すべてのＮチャネルＭＯＳトランジスタはそれぞれ電気
回路的に従続接続し、 前記横一列に並べたＰチャネルＭＯＳトランジスタの列
内に前記ＰチャネルＭＯＳトランジスタより短いチャネ
ル幅のＰチャネルＭＯＳトランジスタを配置し、 前記横一列に並べたＮチャネルＭＯＳトランジスタの列
内に前記ＮチャネルＭＯＳトランジスタより短いチャネ
ル幅のＮチャネルＭＯＳトランジスタを配置し、 前記チャネル幅の短いＰチャネルＭＯＳトランジスタお
よびＮチャネルＭＯＳトランジスタを配置したことによ
り生じるフィールド領域に基板電位固定用の拡散層を設
けてなる ことを特徴とするＣＭＯＳ集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60270505A JPH06101551B2 (ja) | 1985-11-30 | 1985-11-30 | Ｃｍｏｓ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60270505A JPH06101551B2 (ja) | 1985-11-30 | 1985-11-30 | Ｃｍｏｓ集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62130538A true JPS62130538A (ja) | 1987-06-12 |
| JPH06101551B2 JPH06101551B2 (ja) | 1994-12-12 |
Family
ID=17487187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60270505A Expired - Fee Related JPH06101551B2 (ja) | 1985-11-30 | 1985-11-30 | Ｃｍｏｓ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06101551B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04112138U (ja) * | 1991-03-20 | 1992-09-29 | 株式会社東郷製作所 | モールデイング用エンドキヤツプ |
| JPH056965A (ja) * | 1991-06-26 | 1993-01-14 | Nec Ic Microcomput Syst Ltd | 半導体集積回路及びその製造方法 |
| US5404034A (en) * | 1992-06-10 | 1995-04-04 | Aspec Technology, Inc. | Symmetrical multi-layer metal logic array with continuous substrate taps |
| EP0690509A1 (en) * | 1994-06-30 | 1996-01-03 | Texas Instruments Incorporated | Substrate contact for gate array base cell and method of forming same |
| JPH08213575A (ja) * | 1995-11-27 | 1996-08-20 | Nippon Telegr & Teleph Corp <Ntt> | Ｃｍｏｓ集積回路装置 |
| EP1045446A2 (en) * | 1994-09-30 | 2000-10-18 | Yozan Inc. | MOS invertor having a constricted channel width |
| US6613661B1 (en) | 1992-07-31 | 2003-09-02 | Hughes Electronics Corporation | Process for fabricating secure integrated circuit |
-
1985
- 1985-11-30 JP JP60270505A patent/JPH06101551B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04112138U (ja) * | 1991-03-20 | 1992-09-29 | 株式会社東郷製作所 | モールデイング用エンドキヤツプ |
| JPH056965A (ja) * | 1991-06-26 | 1993-01-14 | Nec Ic Microcomput Syst Ltd | 半導体集積回路及びその製造方法 |
| US5404034A (en) * | 1992-06-10 | 1995-04-04 | Aspec Technology, Inc. | Symmetrical multi-layer metal logic array with continuous substrate taps |
| US6613661B1 (en) | 1992-07-31 | 2003-09-02 | Hughes Electronics Corporation | Process for fabricating secure integrated circuit |
| EP0690509A1 (en) * | 1994-06-30 | 1996-01-03 | Texas Instruments Incorporated | Substrate contact for gate array base cell and method of forming same |
| EP1045446A2 (en) * | 1994-09-30 | 2000-10-18 | Yozan Inc. | MOS invertor having a constricted channel width |
| EP1045446A3 (en) * | 1994-09-30 | 2000-11-15 | Yozan Inc. | MOS invertor having a constricted channel width |
| JPH08213575A (ja) * | 1995-11-27 | 1996-08-20 | Nippon Telegr & Teleph Corp <Ntt> | Ｃｍｏｓ集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06101551B2 (ja) | 1994-12-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |