JPH0154861B2 - - Google Patents
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- JPH0154861B2 JPH0154861B2 JP56024912A JP2491281A JPH0154861B2 JP H0154861 B2 JPH0154861 B2 JP H0154861B2 JP 56024912 A JP56024912 A JP 56024912A JP 2491281 A JP2491281 A JP 2491281A JP H0154861 B2 JPH0154861 B2 JP H0154861B2
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- JP
- Japan
- Prior art keywords
- transistors
- channel transistor
- pad
- input
- channel
- Prior art date
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- 239000004065 semiconductor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、マスタースライスLSIに関し、特に
チツプ周辺の入出力ブロツクの構造に関する。
チツプ周辺の入出力ブロツクの構造に関する。
近年、通信装置等の半導体集積装置化が進んで
いる。半導体集積装置は多量生産に適し、少量生
産の通信装置には適さないのであるが、少量多品
種に適応することができるようにマスタースライ
スLSIが開発され使用されるようになつた。マス
タースライスLSIは、１つの半導体チツプ上に多
数のトランジスタまたはその基本素子集合をアレ
イ状に配列し、各トランジスタ間を任意に配線で
きるように配線領域を設けたものであつて、最終
配線パターンは各品種開発に応じて設計される。
すなわち、基本素子集合はあらかじめ大量に形成
されていて各品種開発に応じて配線用マスクを作
ればよいので開発期間が短縮され、基本素子集合
は種々のLSIに共通して使用されるから低コスト
で少量多品種に適用することができる。このよう
にマスタースライスLSIは少量品種に対して有望
であり、その基本素子集合や配線領域のパターン
等について、各種工夫がされ提案されている（例
えば特開昭54−93375号、特公昭55−16453号参
照）。これらはいずれもＣ―MOS型が使用されて
いる。Ｃ―MOS型集積回路は電力消費量が少な
く、特にダイナミツクな動作をする時のみ電力を
消費するので非常に有利である。しかし、Ｃ―
MOS型集積回路は通称ラツチアツプという現象
がある（例えば、文献、第23回応用物理学関係連
合講演会、講演番号27a―Ｎ−９、1976年３月、
“Ｃ―MOS回路動作中の異常電流解析（）”参
照）。すなわち、Ｃ―MOS集積回路はＰチヤネル
MOSとＮチヤネルMOSが同一チツプ上に形成さ
れているため、近接したＰチヤネルMOSとＮチ
ヤネルMOSの間で横方向と縦方向にいろいろな
寄生トランジスタが形成されてPNPN接続のサ
イリスタ構造ができる。サイリスタは何等かの原
因で外部からベースに少数キヤリアが注入される
と導通状態になつて大電流が流れる。この電流は
一度電源を切らないと止めることができない。
いる。半導体集積装置は多量生産に適し、少量生
産の通信装置には適さないのであるが、少量多品
種に適応することができるようにマスタースライ
スLSIが開発され使用されるようになつた。マス
タースライスLSIは、１つの半導体チツプ上に多
数のトランジスタまたはその基本素子集合をアレ
イ状に配列し、各トランジスタ間を任意に配線で
きるように配線領域を設けたものであつて、最終
配線パターンは各品種開発に応じて設計される。
すなわち、基本素子集合はあらかじめ大量に形成
されていて各品種開発に応じて配線用マスクを作
ればよいので開発期間が短縮され、基本素子集合
は種々のLSIに共通して使用されるから低コスト
で少量多品種に適用することができる。このよう
にマスタースライスLSIは少量品種に対して有望
であり、その基本素子集合や配線領域のパターン
等について、各種工夫がされ提案されている（例
えば特開昭54−93375号、特公昭55−16453号参
照）。これらはいずれもＣ―MOS型が使用されて
いる。Ｃ―MOS型集積回路は電力消費量が少な
く、特にダイナミツクな動作をする時のみ電力を
消費するので非常に有利である。しかし、Ｃ―
MOS型集積回路は通称ラツチアツプという現象
がある（例えば、文献、第23回応用物理学関係連
合講演会、講演番号27a―Ｎ−９、1976年３月、
“Ｃ―MOS回路動作中の異常電流解析（）”参
照）。すなわち、Ｃ―MOS集積回路はＰチヤネル
MOSとＮチヤネルMOSが同一チツプ上に形成さ
れているため、近接したＰチヤネルMOSとＮチ
ヤネルMOSの間で横方向と縦方向にいろいろな
寄生トランジスタが形成されてPNPN接続のサ
イリスタ構造ができる。サイリスタは何等かの原
因で外部からベースに少数キヤリアが注入される
と導通状態になつて大電流が流れる。この電流は
一度電源を切らないと止めることができない。
一方、従来のマスタースライスLSIは例えば第
１図に示すように構成されている。すなわち、内
部セル１を多数形成し、周辺に多数の入出力
（Ｉ／Ｏ）ブロツク１０４が形成されている。そ
して、VSS電源パツド１０１およびVDD電源パツ
ド１０２から電源配線１１２および１１４が形成
されて周辺の入出力ブロツク１０４に電源を供給
する。入出力ブロツク１０４にはパツド１０３、
入力保護抵抗２０１および複数のトランジスタが
形成されている。そして、Ｉ／Ｏブロツク内には
入出力バツフア回路（３―ステート・アウトプツ
ト・バツフア、３ステート・インプツト・バツフ
ア、トルー・アウトプツトバツフアあるいはトル
ー・インプツトバツフア等）を形成するに足るだ
けのトランジスタや抵抗が必要である。専用設計
のLSIでは、入力ピンを出力ピンは決つているの
で入力ピンには入力保護回路と入力バツフアを配
置し、出力ピンには出力バツフアを配置すればよ
いのであるが、マスタースライスLSIでは、どの
ピンが入力ピンになるか、または出力ピンになる
かはあらかじめ決つていない。そのため、各パツ
ドごとに入力保護回路と入力バツフアおよび出力
バツフアのトランジスタが配置されている。従つ
てＩ／Ｏブロツク１０４内には専用設計のLSIの
場合に比べて２倍の素子を用意しなければならな
い。
１図に示すように構成されている。すなわち、内
部セル１を多数形成し、周辺に多数の入出力
（Ｉ／Ｏ）ブロツク１０４が形成されている。そ
して、VSS電源パツド１０１およびVDD電源パツ
ド１０２から電源配線１１２および１１４が形成
されて周辺の入出力ブロツク１０４に電源を供給
する。入出力ブロツク１０４にはパツド１０３、
入力保護抵抗２０１および複数のトランジスタが
形成されている。そして、Ｉ／Ｏブロツク内には
入出力バツフア回路（３―ステート・アウトプツ
ト・バツフア、３ステート・インプツト・バツフ
ア、トルー・アウトプツトバツフアあるいはトル
ー・インプツトバツフア等）を形成するに足るだ
けのトランジスタや抵抗が必要である。専用設計
のLSIでは、入力ピンを出力ピンは決つているの
で入力ピンには入力保護回路と入力バツフアを配
置し、出力ピンには出力バツフアを配置すればよ
いのであるが、マスタースライスLSIでは、どの
ピンが入力ピンになるか、または出力ピンになる
かはあらかじめ決つていない。そのため、各パツ
ドごとに入力保護回路と入力バツフアおよび出力
バツフアのトランジスタが配置されている。従つ
てＩ／Ｏブロツク１０４内には専用設計のLSIの
場合に比べて２倍の素子を用意しなければならな
い。
第２図は、Ｉ／Ｏブロツク内の等価回路の一例
を示す。すなわち、パツド１０３に入力保護抵抗
２０１が接続され、かつ、Ｐチヤネルトランジス
タおよびＮチヤネルトランジスタが１個以上収容
される。Ｐチヤネルトランジスタのソース電極２
０２、ドレイン電極２０３およびゲート電極２０
４、Ｎチヤネルトランジスタのソース電極２０
５、ドレイン電極２０６およびゲート電極２０７
等が形成され、これらは任意の配線パターンによ
つて任意に接続されるようになつている。第３図
は、Ｉ／Ｏブロツク１０４における上記各素子の
レイアウトの一例を示す平面図である。すなわ
ち、Ｉ／Ｏブロツク１０４の図中左下部にパツド
１０３が形成され、パツド１０３の右下部からパ
ツド１０３に沿つて入力保護抵抗２０１が形成さ
れパツド上方まで延びている。そして、パツド１
０３および抵抗２０１の右方にＰチヤネルトラン
ジスタおよびＮチヤネルトランジスタが平行して
形成されている。このため、Ｐチヤネルトランジ
スタのソース電極２０２およびドレイン電極２０
３が平行に形成され、その中間にゲート電極２０
４が図示されない絶縁膜上に形成される。そし
て、上記Ｐチヤネルトランジスタのドレイン電極
２０３に平行してＮチヤネルトランジスタのソー
ス電極２０５が形成されている。ドレイン２０６
およびゲート電極２０７も同様に平行して形成さ
れる。これらの電極間の間隔は狭く、かつ、Ｎチ
ヤネルトランジスタはＮ型基板上に形成されたＰ
型半導体中に形成されるため、Ｎチヤネルトラン
ジスタとＰチヤネルトランジスタの境界部で
PNPN接続のサイリスタ構造が生じる。このよ
うな従来のマスタースライスLSIは前述のラツチ
アツプ現象を生ずるおそれが多いという欠点を有
する。ラツチアツプを防ぐために上記Ｐチヤネル
トランジスタとＮチヤネルトランジスタの配置を
離すと、チツプサイズが大きくなるという欠点が
ある。また高密度化に不利である。
を示す。すなわち、パツド１０３に入力保護抵抗
２０１が接続され、かつ、Ｐチヤネルトランジス
タおよびＮチヤネルトランジスタが１個以上収容
される。Ｐチヤネルトランジスタのソース電極２
０２、ドレイン電極２０３およびゲート電極２０
４、Ｎチヤネルトランジスタのソース電極２０
５、ドレイン電極２０６およびゲート電極２０７
等が形成され、これらは任意の配線パターンによ
つて任意に接続されるようになつている。第３図
は、Ｉ／Ｏブロツク１０４における上記各素子の
レイアウトの一例を示す平面図である。すなわ
ち、Ｉ／Ｏブロツク１０４の図中左下部にパツド
１０３が形成され、パツド１０３の右下部からパ
ツド１０３に沿つて入力保護抵抗２０１が形成さ
れパツド上方まで延びている。そして、パツド１
０３および抵抗２０１の右方にＰチヤネルトラン
ジスタおよびＮチヤネルトランジスタが平行して
形成されている。このため、Ｐチヤネルトランジ
スタのソース電極２０２およびドレイン電極２０
３が平行に形成され、その中間にゲート電極２０
４が図示されない絶縁膜上に形成される。そし
て、上記Ｐチヤネルトランジスタのドレイン電極
２０３に平行してＮチヤネルトランジスタのソー
ス電極２０５が形成されている。ドレイン２０６
およびゲート電極２０７も同様に平行して形成さ
れる。これらの電極間の間隔は狭く、かつ、Ｎチ
ヤネルトランジスタはＮ型基板上に形成されたＰ
型半導体中に形成されるため、Ｎチヤネルトラン
ジスタとＰチヤネルトランジスタの境界部で
PNPN接続のサイリスタ構造が生じる。このよ
うな従来のマスタースライスLSIは前述のラツチ
アツプ現象を生ずるおそれが多いという欠点を有
する。ラツチアツプを防ぐために上記Ｐチヤネル
トランジスタとＮチヤネルトランジスタの配置を
離すと、チツプサイズが大きくなるという欠点が
ある。また高密度化に不利である。
本発明の目的は、Ｃ―MOSのマスタースライ
スLSIにおいて、チツプサイズを増大させないで
ラツチアツプ現象の起こり難いマスタスライス
LSIを提供することにある。
スLSIにおいて、チツプサイズを増大させないで
ラツチアツプ現象の起こり難いマスタスライス
LSIを提供することにある。
本発明のLSIは、チツプ周辺に形成された複数
の入出力ブロツクの相互に隣接する領域には同じ
導電型チヤネルのトランジスタを形成し、かつ、
各ブロツクはパツドおよび入力保護抵抗の両側に
異なる導電型チヤネルのトランジスタを形成する
ことにより上記目的を達成する。
の入出力ブロツクの相互に隣接する領域には同じ
導電型チヤネルのトランジスタを形成し、かつ、
各ブロツクはパツドおよび入力保護抵抗の両側に
異なる導電型チヤネルのトランジスタを形成する
ことにより上記目的を達成する。
次に、本発明について、図面を参照して詳細に
説明する。
説明する。
第４図は本発明の一実施例を示す平面図であ
る。すなわち、内部セル１、VSS電源パツド１０
１、VDD電源パツド１０２、電源配線１１２およ
び１１４第１図に示した従来のものと同様である
が、入出力ブロツク４０４および４０４ａが従来
のものと異なる。すなわち、パツド１０３は入出
力ブロツク４０４の図中中央下部に形成し、第５
図に示すように、パツド１０３および入力保護抵
抗２０１の図中左側にＰチヤネルトランジスタ
を、右側にＮチヤネルトランジスタを形成する。
そして、隣接する入出力ブロツク４０４ａにおい
ては、パツド１０３の図中左側にＮチヤネルトラ
ンジスタを、右側にＰチヤネルトランジスタを形
成する。すなわち、第１図に示した従来のものは
各Ｉ／Ｏブロツクが同じ向きに同一配列構造とな
つているが、本実施例では、隣接するブロツクの
境界線ａ―a′に対して鏡面対称になるように配置
されている。このことは、どのブロツクの境界に
ついても同様である。上述の配置は上記ブロツク
４０４と、４０４ａとを交互に配置すれば良いか
ら容易に実現することができる。第６図はブロツ
ク４０４のレイアウトの一例を示す平面図であ
る。すなわち、パツド１０３および入力保護抵抗
２０１の図中左側にＰチヤネルトランジスタの各
電極が平行に形成され、図中右側にはＮチヤネル
トランジスタの各電極が平行に形成されている。
このため、ＰチヤネルトランジスタとＮチヤネル
トランジスタの距離が離れ、前述のラツチアツプ
現象が起き難いという効果が得られる。また、ブ
ロツク４０４ａ（図示していない）は左側にＮチ
ヤネルトランジスタを形成し、右側にＰチヤネル
トランジスタが形成されているが、ブロツク４０
４と４０４ａを隣接させた場合は、境界線に対し
て鏡面対称となり、境界線の両側には同種の導電
型チヤネルのトランジスタが配置されることにな
る。このため、隣接ブロツク間においてもラツチ
アツププ現象を起こすことがない。第６図におい
ては、ＰチヤネルトランジスタとＮチヤネルトラ
ンジスタがそれぞれ１個ずつしか示されていない
が、各トランジスタが複数個ある場合において
も、同様にＰチヤネルトランジスタはＰチヤネル
トランジスタでまとめて例えばパツドの左側に配
置し、Ｎチヤネルトランジスタはまとめてパツド
の右側に配置するようにすれば良い。勿論隣接す
るブロツクにおいては上記と反対の位置関係とす
る。
る。すなわち、内部セル１、VSS電源パツド１０
１、VDD電源パツド１０２、電源配線１１２およ
び１１４第１図に示した従来のものと同様である
が、入出力ブロツク４０４および４０４ａが従来
のものと異なる。すなわち、パツド１０３は入出
力ブロツク４０４の図中中央下部に形成し、第５
図に示すように、パツド１０３および入力保護抵
抗２０１の図中左側にＰチヤネルトランジスタ
を、右側にＮチヤネルトランジスタを形成する。
そして、隣接する入出力ブロツク４０４ａにおい
ては、パツド１０３の図中左側にＮチヤネルトラ
ンジスタを、右側にＰチヤネルトランジスタを形
成する。すなわち、第１図に示した従来のものは
各Ｉ／Ｏブロツクが同じ向きに同一配列構造とな
つているが、本実施例では、隣接するブロツクの
境界線ａ―a′に対して鏡面対称になるように配置
されている。このことは、どのブロツクの境界に
ついても同様である。上述の配置は上記ブロツク
４０４と、４０４ａとを交互に配置すれば良いか
ら容易に実現することができる。第６図はブロツ
ク４０４のレイアウトの一例を示す平面図であ
る。すなわち、パツド１０３および入力保護抵抗
２０１の図中左側にＰチヤネルトランジスタの各
電極が平行に形成され、図中右側にはＮチヤネル
トランジスタの各電極が平行に形成されている。
このため、ＰチヤネルトランジスタとＮチヤネル
トランジスタの距離が離れ、前述のラツチアツプ
現象が起き難いという効果が得られる。また、ブ
ロツク４０４ａ（図示していない）は左側にＮチ
ヤネルトランジスタを形成し、右側にＰチヤネル
トランジスタが形成されているが、ブロツク４０
４と４０４ａを隣接させた場合は、境界線に対し
て鏡面対称となり、境界線の両側には同種の導電
型チヤネルのトランジスタが配置されることにな
る。このため、隣接ブロツク間においてもラツチ
アツププ現象を起こすことがない。第６図におい
ては、ＰチヤネルトランジスタとＮチヤネルトラ
ンジスタがそれぞれ１個ずつしか示されていない
が、各トランジスタが複数個ある場合において
も、同様にＰチヤネルトランジスタはＰチヤネル
トランジスタでまとめて例えばパツドの左側に配
置し、Ｎチヤネルトランジスタはまとめてパツド
の右側に配置するようにすれば良い。勿論隣接す
るブロツクにおいては上記と反対の位置関係とす
る。
以上のように、本発明においては、入出力ブロ
ツク内でＰチヤネルトランジスタとＮチヤネルト
ランジスタをパツドの両側に離して配置し、か
つ、隣接するブロツクにおいては、境界線に対し
て鏡面対称になるように配置されているから、同
一ブロツク内においても、また隣接するブロツク
間においてもラツチアツプ現象が起こり難いとい
う効果がある。また、そのためにチツプ寸法を増
大させる必要はない。
ツク内でＰチヤネルトランジスタとＮチヤネルト
ランジスタをパツドの両側に離して配置し、か
つ、隣接するブロツクにおいては、境界線に対し
て鏡面対称になるように配置されているから、同
一ブロツク内においても、また隣接するブロツク
間においてもラツチアツプ現象が起こり難いとい
う効果がある。また、そのためにチツプ寸法を増
大させる必要はない。
第１図は従来のマスタースライスLSIの一例を
示す平面図、第２図は上記LSIの入出力ブロツク
の等価回路図、第３図は上記ブロツクのレイアウ
トを示す平面図、第４図は本発明の一実施例を示
す平面図、第５図は上記実施例の入出力ブロツク
の等価回路図、第６図は上記入出力ブロツクのレ
イアウトの一例を示す平面図である。 図において、１……内部セル、１０１…VSS電
源パツド、１０２……VDD電源パツド、１０３…
…パツド、１１４，１１５……電源配線、４０
４，４０４ａ……入出力ブロツク、２０２……Ｐ
チヤネルトランジスタのソース、２０３……Ｐチ
ヤネルトランジスタのドレイン、２０４……Ｐチ
ヤネルトランジスタのゲート、２０５……Ｎチヤ
ネルトランジスタのソース、２０６……Ｎチヤネ
ルトランジスタのドレイン、２０７……Ｎチヤネ
ルトランジスタのゲート。
示す平面図、第２図は上記LSIの入出力ブロツク
の等価回路図、第３図は上記ブロツクのレイアウ
トを示す平面図、第４図は本発明の一実施例を示
す平面図、第５図は上記実施例の入出力ブロツク
の等価回路図、第６図は上記入出力ブロツクのレ
イアウトの一例を示す平面図である。 図において、１……内部セル、１０１…VSS電
源パツド、１０２……VDD電源パツド、１０３…
…パツド、１１４，１１５……電源配線、４０
４，４０４ａ……入出力ブロツク、２０２……Ｐ
チヤネルトランジスタのソース、２０３……Ｐチ
ヤネルトランジスタのドレイン、２０４……Ｐチ
ヤネルトランジスタのゲート、２０５……Ｎチヤ
ネルトランジスタのソース、２０６……Ｎチヤネ
ルトランジスタのドレイン、２０７……Ｎチヤネ
ルトランジスタのゲート。
Claims (1)
- １ 一導電型チヤンネルのトランジスタと反対導
電型チヤネルのトランジスタが多数配列され、上
記各トランジスタ間を可変的に配線するための配
線領域が設けられたマスタースライスLSIにおい
て、チツプ周辺に形成された複数の入出力ブロツ
クの相互に隣接する領域には同じ導電型チヤネル
のトランジスタを形成し、かつ、前記各ブロツク
はパツドおよび入力保護抵抗の両側に異なる導電
型チヤネルのトランジスタを形成したことを特徴
とするマスタースライスLSI。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56024912A JPS57139954A (en) | 1981-02-24 | 1981-02-24 | Master-sliced large scale integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56024912A JPS57139954A (en) | 1981-02-24 | 1981-02-24 | Master-sliced large scale integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57139954A JPS57139954A (en) | 1982-08-30 |
| JPH0154861B2 true JPH0154861B2 (ja) | 1989-11-21 |
Family
ID=12151379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56024912A Granted JPS57139954A (en) | 1981-02-24 | 1981-02-24 | Master-sliced large scale integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57139954A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5941852A (ja) * | 1982-06-24 | 1984-03-08 | ストレイジ・テクノロジ−・パ−トナ−ズ | 集積回路チツプ |
| JPS5958840A (ja) * | 1982-09-28 | 1984-04-04 | Mitsubishi Electric Corp | 相補形ｍｏｓゲ−トアレイ形半導体集積回路装置 |
| JPH0760855B2 (ja) * | 1987-09-07 | 1995-06-28 | 日本電気株式会社 | 集積回路装置 |
-
1981
- 1981-02-24 JP JP56024912A patent/JPS57139954A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57139954A (en) | 1982-08-30 |
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