JPS60130138A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS60130138A JPS60130138A JP58237691A JP23769183A JPS60130138A JP S60130138 A JPS60130138 A JP S60130138A JP 58237691 A JP58237691 A JP 58237691A JP 23769183 A JP23769183 A JP 23769183A JP S60130138 A JPS60130138 A JP S60130138A
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- 239000011159 matrix material Substances 0.000 claims abstract description 4
- 239000000758 substrate Substances 0.000 abstract description 10
- 238000000034 method Methods 0.000 abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 11
- 229910052782 aluminium Inorganic materials 0.000 description 11
- 238000009792 diffusion process Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はマスタスライス方式の半導体集積回路装置に関
するもので、特に多品種夕風生産が行われる半導体集積
回路装置に使用されるものである。
するもので、特に多品種夕風生産が行われる半導体集積
回路装置に使用されるものである。
マスタスライス方式は特に多品種夕風生産が行われる大
規模集積回路（ＬＳＩ）に多用されるチップ構成法であ
って、第１図に示すような単位セル２と称される抵抗、
トランジスタなどから成る基本素子集合体を複数個チツ
ｆ１上に配置してカラム３を形成し、このカラムを所定
の配線領域４を隔てて複数個配置しておき、セル２内、
カラム３内およびカラム間の配線によって所望の回路を
得る゛ものである。このマスタスライス方式ではウェー
ハプロセスを共通にでき、配線・ぐターンのみを変更す
ることによって多品種のＬＳＩを経済的に製造できる。
規模集積回路（ＬＳＩ）に多用されるチップ構成法であ
って、第１図に示すような単位セル２と称される抵抗、
トランジスタなどから成る基本素子集合体を複数個チツ
ｆ１上に配置してカラム３を形成し、このカラムを所定
の配線領域４を隔てて複数個配置しておき、セル２内、
カラム３内およびカラム間の配線によって所望の回路を
得る゛ものである。このマスタスライス方式ではウェー
ハプロセスを共通にでき、配線・ぐターンのみを変更す
ることによって多品種のＬＳＩを経済的に製造できる。
マスタスライス方式の半導体集積回路装置に用いられる
単位セル２はＣ−ＭＯＳ型にあっては第２図に示すよう
なマスクツ？ターンとなっている。これによればｎ型シ
リコン基板中に設けられたＰウェル領域１１中にはソー
ス・ドレイン領域となる醒領域１２、ダート電極となる
多結晶シリコン領域１３および１４、Ｐウェル領域をバ
イアスするための耐拡散領域１５、接地用のアルミニウ
ム電極領域１６が形成されており、Ｐ＋拡散領域１５は
アルミニウム電極１６とコンタクト孔１７によって接続
されている。
単位セル２はＣ−ＭＯＳ型にあっては第２図に示すよう
なマスクツ？ターンとなっている。これによればｎ型シ
リコン基板中に設けられたＰウェル領域１１中にはソー
ス・ドレイン領域となる醒領域１２、ダート電極となる
多結晶シリコン領域１３および１４、Ｐウェル領域をバ
イアスするための耐拡散領域１５、接地用のアルミニウ
ム電極領域１６が形成されており、Ｐ＋拡散領域１５は
アルミニウム電極１６とコンタクト孔１７によって接続
されている。
同様に、ｎウェル領域２１中にはソース・ドレイン領域
となるＰ＋領域と・り−卜となる多結晶シリコン領域お
および２４、ｎウェル領域をバイアスするためのｎ′拡
拡散領乙部電源電位供給用のアルミニウム電極領域が形
成されており、ｎ 拡散領域δはアルミニウム電極領域
がとコンタクト孔２７によって接続されている。また、
アルミニウム電極１６ｇよびあはＰウェルおよびｎウェ
ルで共通でありさらにチップ全面の各単位セル間でも共
通である。同様にＰウェル領域ｔ１およびｎウェル領域
２１はそれぞねカラム内の各単位セル間で共通となって
いる。
となるＰ＋領域と・り−卜となる多結晶シリコン領域お
および２４、ｎウェル領域をバイアスするためのｎ′拡
拡散領乙部電源電位供給用のアルミニウム電極領域が形
成されており、ｎ 拡散領域δはアルミニウム電極領域
がとコンタクト孔２７によって接続されている。また、
アルミニウム電極１６ｇよびあはＰウェルおよびｎウェ
ルで共通でありさらにチップ全面の各単位セル間でも共
通である。同様にＰウェル領域ｔ１およびｎウェル領域
２１はそれぞねカラム内の各単位セル間で共通となって
いる。
しかしながら、このようにＰウェル領域１１およびｎウ
ェル領ｊ狐それぞれカラム内で共通であるために、ｎチ
ャネルトランジスタおよびＰチャネルトランジスタの基
板電位を任意に設定することは不可能であるという問題
がある。
ェル領ｊ狐それぞれカラム内で共通であるために、ｎチ
ャネルトランジスタおよびＰチャネルトランジスタの基
板電位を任意に設定することは不可能であるという問題
がある。
このような基板電位変更の必要性がある場合として第３
図に示すトランスファｒ−１がある。これはＰチャネル
トランジスタＱ とｎチャネルトランジスタＱ２を並列
接続しその接続点を入力端子ＩＮおよび出力端子ＯＵＴ
としたものでアナログスイッチ作用を行う。このＱ工お
よびＱ２のｎウェルおよびＰウェルは共通接地電位にあ
るが、このような場合、ソースと基板間に電位差が生じ
るいわゆるバンクダートバイアス効果が生じ、動作の遅
延やＯＮ抵抗の変動等の特性悪化を招く。これを解決す
るためには第４図に示すようにＰチャネルトランジスタ
Ｑ４ とｎ′ｉＦ−ヤネルトランジスタＱ５を並列接続
したインバータの出力点と入力端子間にｎチャネルトラ
ンジスタＱ３のソースおよびドレインを接続し、このイ
ンバータ出力点ヲＱ２およびＱ３ のウェル電位にも接
続するようにして接地電位を避はパックフートバイアス
が生じないようにすることが有効であるが、従来のよう
なマスタスライスセル構造ではウェルはカラム内で共通
であり、ウェル電位は接地電位または電源電位に固定さ
れているため、そのようなことは不ｉｒＪ能である。
図に示すトランスファｒ−１がある。これはＰチャネル
トランジスタＱ とｎチャネルトランジスタＱ２を並列
接続しその接続点を入力端子ＩＮおよび出力端子ＯＵＴ
としたものでアナログスイッチ作用を行う。このＱ工お
よびＱ２のｎウェルおよびＰウェルは共通接地電位にあ
るが、このような場合、ソースと基板間に電位差が生じ
るいわゆるバンクダートバイアス効果が生じ、動作の遅
延やＯＮ抵抗の変動等の特性悪化を招く。これを解決す
るためには第４図に示すようにＰチャネルトランジスタ
Ｑ４ とｎ′ｉＦ−ヤネルトランジスタＱ５を並列接続
したインバータの出力点と入力端子間にｎチャネルトラ
ンジスタＱ３のソースおよびドレインを接続し、このイ
ンバータ出力点ヲＱ２およびＱ３ のウェル電位にも接
続するようにして接地電位を避はパックフートバイアス
が生じないようにすることが有効であるが、従来のよう
なマスタスライスセル構造ではウェルはカラム内で共通
であり、ウェル電位は接地電位または電源電位に固定さ
れているため、そのようなことは不ｉｒＪ能である。
本発明は上述の問題に鑑みてなされた右ので、単位セル
における基板電位（ウェル電位）を任意に設定できるよ
うにすることを目的とする。
における基板電位（ウェル電位）を任意に設定できるよ
うにすることを目的とする。
上記目的達成のため一１本発明においては少くとも一部
の単位セルのウェルが互いに独立し、かつこれらのウェ
ルがいずれの電位にも固定されていないマスタスライス
方式の半４本集積回路装［をｍ供するようにしており、
各単位セルのウェル電位（基板１１位）を必髪に応じて
いずれの箱４位にも設λ１ノすることができるものであ
る、〔発明の実１／ｌ１８例〕 本発明の一実施例を第５図を参照しながら説明する・第
５図は本発明にががる半導体集積回路装置に使用する単
位セルの一つのマスクパターンを示す図であって、第２
図と同様にＣＭＯＳ回路？形成するためのものである。
の単位セルのウェルが互いに独立し、かつこれらのウェ
ルがいずれの電位にも固定されていないマスタスライス
方式の半４本集積回路装［をｍ供するようにしており、
各単位セルのウェル電位（基板１１位）を必髪に応じて
いずれの箱４位にも設λ１ノすることができるものであ
る、〔発明の実１／ｌ１８例〕 本発明の一実施例を第５図を参照しながら説明する・第
５図は本発明にががる半導体集積回路装置に使用する単
位セルの一つのマスクパターンを示す図であって、第２
図と同様にＣＭＯＳ回路？形成するためのものである。
これによれば、Ｐウェル領域５１中にはソース・ドレイ
ン領域とナル耐領域５２、ｒ−卜電極となる多結晶シリ
コン領域５３およヒ５４、Ｐウェル領域５１ヲバイアス
するタメのＰ 拡散領域５５、接地用のアルミニウム電
極領域間が形成されているがＰ＋拡散領域おはこのアル
ミニウム電極領域間とは接続されていない。同様にｓｎ
ウェル領域６１中にはソース・ドレイン領域となるｎ
領域６２、ｒ−卜電極となる多結晶／リコン領域６３お
よび６４、ｎウェル領域をバイアスするためのｎ＋拡散
領域ω、電源電位供給用のアルミニウム電極領域６６が
形成されているが、ｎ＋拡散領域６５はこのアルミニウ
ム電極領域６とは接続されていない。また、Ｐウェル領
域５１およびｎウェル領域６１はこの単位セル閣内で独
立しており、他の単位セルとは接続されていない。
ン領域とナル耐領域５２、ｒ−卜電極となる多結晶シリ
コン領域５３およヒ５４、Ｐウェル領域５１ヲバイアス
するタメのＰ 拡散領域５５、接地用のアルミニウム電
極領域間が形成されているがＰ＋拡散領域おはこのアル
ミニウム電極領域間とは接続されていない。同様にｓｎ
ウェル領域６１中にはソース・ドレイン領域となるｎ
領域６２、ｒ−卜電極となる多結晶／リコン領域６３お
よび６４、ｎウェル領域をバイアスするためのｎ＋拡散
領域ω、電源電位供給用のアルミニウム電極領域６６が
形成されているが、ｎ＋拡散領域６５はこのアルミニウ
ム電極領域６とは接続されていない。また、Ｐウェル領
域５１およびｎウェル領域６１はこの単位セル閣内で独
立しており、他の単位セルとは接続されていない。
このパターンにおいてはＰウェルおよびｎウェルはあら
かじめ接地電位や゛電源電位には固定されていないので
、配線によりいがなる電位に設定することができ、例え
ば第４図のようなパックフートバイアスを防止する回路
を容易に実現できる。
かじめ接地電位や゛電源電位には固定されていないので
、配線によりいがなる電位に設定することができ、例え
ば第４図のようなパックフートバイアスを防止する回路
を容易に実現できる。
以上の実施例においては、単位セル中のＰウェルおよび
ｎウェルはともに所定電位に固定されて、いない状態に
なっているが、製造する集積回路装置上の必要性に応じ
てＰウェルのみまたはｎウェルの一方は所定電位に固定
しておくこともできる。
ｎウェルはともに所定電位に固定されて、いない状態に
なっているが、製造する集積回路装置上の必要性に応じ
てＰウェルのみまたはｎウェルの一方は所定電位に固定
しておくこともできる。
また、本発明にかかる単位セルは基板全体に適用しても
よいし、必要に応じて特定のカラムのみ又はカラムの一
部等部分的に適用してもよい。
よいし、必要に応じて特定のカラムのみ又はカラムの一
部等部分的に適用してもよい。
以上のように本発明によればマスタスライス方式の半導
体集積回路装置において、マトリックス状に配置された
単位セルの少くとも一部を単位セルごとに独立でかつい
ずれの電位に固定されていないウェル分有するようにし
ており、単位セルごとにウェルの電位を自由に設定する
ことが可能であるので、回路上の必要性から基板電位を
変更することを容易に行うことができる。
体集積回路装置において、マトリックス状に配置された
単位セルの少くとも一部を単位セルごとに独立でかつい
ずれの電位に固定されていないウェル分有するようにし
ており、単位セルごとにウェルの電位を自由に設定する
ことが可能であるので、回路上の必要性から基板電位を
変更することを容易に行うことができる。
第１図はマスタスライス方式における単位セルの一般的
な配置分示す図、第２図は従来のＣＭＯ３ＬＳＩ 用の
単位セルのマスク・ぐターンを示す図、第３図はトラン
スファダートを示す回路図、第４図はトランスファター
トにおけるバックグートノ９イアスを防止するための構
成を示す回路図、第５図は本発明の一実施例にかかる０
ＭＯ５ＬＳＩ用の単位セルのマスク・千ターンを示す−
である０２．５Ｏ・・・単位セル、３・・・カラム、Ｉ
Ｉ、５１・・・Ｐウェル、１２ 、５２・・・ソース・
ドレイン領域、１３ 、１４ 、５３ 、５４・・・ダ
ート領域、１．５ 、５５・・・耐拡散領域、１６ 、
５６・・・接地用アルミニウム電極領域、２１ 、６１
・・・ｎウェル、２２，６２・・・ソース・ ドレイン
領域、２３ 、２４ 、６３ 、６４・・・ｒ−上領域
、部、６５・・・ｎ＋ｍ敗領域、２６．６６・・・電源
電位供給用アルミニウム電極領域、１７ 、２７・・・
コンタクト孔。 出願人代理人 猪 股 清 杷 １ 履 ］ も ３ 圀 ≠ φ 芭 ５ 囚 、囚 ３６ ｈ ２ 閃 １ わ ４ 閃
な配置分示す図、第２図は従来のＣＭＯ３ＬＳＩ 用の
単位セルのマスク・ぐターンを示す図、第３図はトラン
スファダートを示す回路図、第４図はトランスファター
トにおけるバックグートノ９イアスを防止するための構
成を示す回路図、第５図は本発明の一実施例にかかる０
ＭＯ５ＬＳＩ用の単位セルのマスク・千ターンを示す−
である０２．５Ｏ・・・単位セル、３・・・カラム、Ｉ
Ｉ、５１・・・Ｐウェル、１２ 、５２・・・ソース・
ドレイン領域、１３ 、１４ 、５３ 、５４・・・ダ
ート領域、１．５ 、５５・・・耐拡散領域、１６ 、
５６・・・接地用アルミニウム電極領域、２１ 、６１
・・・ｎウェル、２２，６２・・・ソース・ ドレイン
領域、２３ 、２４ 、６３ 、６４・・・ｒ−上領域
、部、６５・・・ｎ＋ｍ敗領域、２６．６６・・・電源
電位供給用アルミニウム電極領域、１７ 、２７・・・
コンタクト孔。 出願人代理人 猪 股 清 杷 １ 履 ］ も ３ 圀 ≠ φ 芭 ５ 囚 、囚 ３６ ｈ ２ 閃 １ わ ４ 閃
Claims (1)
- 【特許請求の範囲】 複数の単位セルをマトリックス状に配置し、これらの単
位セルの配線により所望の回路を得る半導体集積回路装
置において、 れていないウェルを有することを特徴とする半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58237691A JPS60130138A (ja) | 1983-12-16 | 1983-12-16 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58237691A JPS60130138A (ja) | 1983-12-16 | 1983-12-16 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60130138A true JPS60130138A (ja) | 1985-07-11 |
Family
ID=17019080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58237691A Pending JPS60130138A (ja) | 1983-12-16 | 1983-12-16 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60130138A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6240742A (ja) * | 1985-08-16 | 1987-02-21 | Nec Corp | 半導体集積回路装置 |
| JPS63179544A (ja) * | 1987-01-20 | 1988-07-23 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| US5404034A (en) * | 1992-06-10 | 1995-04-04 | Aspec Technology, Inc. | Symmetrical multi-layer metal logic array with continuous substrate taps |
| US5923060A (en) * | 1996-09-27 | 1999-07-13 | In-Chip Systems, Inc. | Reduced area gate array cell design based on shifted placement of alternate rows of cells |
| JP2002213489A (ja) * | 2001-01-19 | 2002-07-31 | Seirei Ind Co Ltd | 作業車のクラッチ操作装置 |
| US6912697B2 (en) | 1997-08-21 | 2005-06-28 | Renesas Technology Corp. | Semiconductor integrated circuit device |
-
1983
- 1983-12-16 JP JP58237691A patent/JPS60130138A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6240742A (ja) * | 1985-08-16 | 1987-02-21 | Nec Corp | 半導体集積回路装置 |
| JPS63179544A (ja) * | 1987-01-20 | 1988-07-23 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| US5404034A (en) * | 1992-06-10 | 1995-04-04 | Aspec Technology, Inc. | Symmetrical multi-layer metal logic array with continuous substrate taps |
| US5923060A (en) * | 1996-09-27 | 1999-07-13 | In-Chip Systems, Inc. | Reduced area gate array cell design based on shifted placement of alternate rows of cells |
| US6912697B2 (en) | 1997-08-21 | 2005-06-28 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7541647B2 (en) | 1997-08-21 | 2009-06-02 | Renesas Technology Corp. | Method of designing semiconductor integrated circuit device and semiconductor integrated circuit device |
| US7642601B2 (en) | 1997-08-21 | 2010-01-05 | Renesas Technology Corp. | Method of designing semiconductor integrated circuit device and semiconductor integrated circuit device |
| JP2002213489A (ja) * | 2001-01-19 | 2002-07-31 | Seirei Ind Co Ltd | 作業車のクラッチ操作装置 |
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