JPH01205547A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は一般にゲートアレイと呼ばれるマスタースライ
ス方式の半導体集積回路装置に関する。

（ロ）従来の技術 マスタースライス方式のゲートアレイとは、特公昭５９
−２５３８１号公報に開示の如く、一つの半導体基板（
チップ）中に、複数のトランジスタからなる基本セル集
合を作成しておき（この状態をマスターチップと称する
）、開発品種に応じて配線パターンを作成してｌ・ラン
ジスク間を接続し、所望の電子回路動作を実現させるも
のである。

この様なマスタースライス方式によれは、マスターチッ
プ完成までのマスクは既に用意されているので、品種開
発の要望が生じた時点で配線パターン用のマスクのみを
作成すればよく、半導体集積回路装置の開発期間を短縮
できる。またマスターチップは種々の半導体集積回路装
置に共通して使用できるので、開発コストの低減も望め
る。

マスタースライス方式を採用した従来のゲートアレイの
マスターチップの平面構造を第５図に示す。同図のゲー
トアレイは半導体基板即ち、チップ（Ｓ）上に、例えは
ＰチャンネルＭＯ８＋−ランジメタ２個とＮチャンネル
ＭＯ８）−ランジメタ２個とで構成される基本セル（Ｕ
）が横方向に列をなして並び、この基本セル（Ｕ）・・
・の列（Ｎ）がさらに複数並設されている。そして、こ
の基本セル列（Ｎ）（Ｎ）間には基本セル列（Ｎ）に沿
って延在する配線領域（Ｐ）が設けられ、この配線領域
（Ｐ）には、第６図に示す如く配線用金属、例えばアル
ミニラｌ、がパターン（Ｈ）配置される。従ってこの配
線パターン（Ｈ）により、所定のセル（Ｕ）のトランジ
スタが他の列（Ｎ）のセル（Ｕ）のトランジスタ、或は
同列（Ｎ）の他のセル（Ｕ）のトランジスタと相互接続
されて所望の電子回路が実現されることとなる。

尚、第５図のチップ（Ｓ）の周囲領域には信号の入出力
動作のだめのトランジスタ回路を実現する入出力セル（
Ｉｌｏ＞・・・が備えられている。上述の如き従来の半
導体集積回路装置においては、基本セル（Ｕ）は、基本
セル列（Ｎ）の横方向、即ち長手方向の中央部に位置す
るもののほうが、その端部に位置するものより回路設計
上の使用頻度が高いために、中央部に位置する基本セル
（Ｕ）から配線領域（Ｐ）へ引き出される配線パターン
（Ｈ）が相対的に多くなる。更には、比較的間隔の開い
た基本セル（Ｕ）（Ｕ）間の配線パターン（Ｈ）は殆ど
が配線領域（Ｐ）の中央部位置を通過することとなる。

従って、第６図から明らかな様に配線領域（Ｐ）の中央
部位置の配線パターン（Ｈ）が過密状態になるので、配
線能力に限界を来し、回路設計が制限される恐れがあっ
た。

このため、単に基本セル列（Ｎ）の並設ピッチＬｐをさ
らに広げて配線領域（Ｐ）を拡大すれば、配線パターン
（Ｈ）の過密状態を解消することができるものの、この
場合にはチップ面積の増大を招き、製造歩留まりの低下
やコスト高を引き起こす不都合があった。

（ハ）発明が解決しようとする課題 本発明は上述の不都合に鑑みてなされたものであり、デ
ツプ面積の増大を招くことなく、配線領域の中央部位置
での配線パターンの過密状態を緩和できるマスタースラ
イス方式の半導体集積回路装置を提供するものである。

（ニ）課題を解決するための手段 本発明のマスタースライス方式の半導体集積回路装置は
、並設された基本セル列の長手方向の中央部位置のセル
幅を端部位置のセル幅より小さくなし、」二層配線領域
の長手方向の中央部位置の領域幅を端部位置の領域幅よ
り大きくなしたものである。

（ホ）作用 本発明の半導体集積回路装置によれば、並設された基本
セル列の長手方向の中央部位置のセル幅を端部位置のセ
ル幅より小さくしたので、並設ピッチを広げることなく
、配線パターンが過密状態となる配線領域の長手方向の
中央部位置の領域幅を端部位置の領域幅より大きくでき
る。

（へ）実施例 第１図は本発明の半導体集積回路装置を採用したゲート
アレイの基本セル列（Ｎ＊）（Ｎ＊）間の配線領域くＰ
＊）を第６図の従来例に対応させて図式化したものであ
る。即ち、両図の配線パターン（Ｈ）（Ｈ９）は等価で
あり同一回路を実現する。

本発明の第１図の実施例装置が特徴とするところは第６
図との比較から明らかな如く、基本セル列（Ｎ＊）の長
手方向の中央部位置の基本セル（Ｕ３）・・・のセル幅
Ｌｃをその端部位置の基本セル（Ｕｌ〉・・・のセル幅
Ｌｅより小さく設定した点にある。これにより、基本セ
ル列（Ｎ＊）の並設ピッチＬｐを変更することなく、配
線領域（Ｐ＊）の中央部位置のセル幅を大きくすること
ができ、この位置での配線パターン（Ｈｌｌ）の密度を
低下させることができる。

尚、この配線パターン（Ｈ＊〉としては層間絶縁を施し
た二層金属配線が一般的に用いられ、図の黒丸は二層金
属配線のコンタクトを表している。

第２図に本発明のゲートアレイの基本セル列（Ｎ＊）の
具体例をしめず。同図の各基本セル（Ｕｌ）〜（Ｕｘ）
〜は特公昭６（］−５６２９２号に開示の如きＭＯＳト
ランジスタの連続構造のゲート分離型セルがＰチャンネ
ル部とＮチャンネル部とで対向したものであり、端部位
置から中央部位置に向かってゲ−１−（Ｇ）の数を順次
削減してゆく様にして、中央部位置のセル幅Ｌｃを端部
位置のセル幅Ｌｅより小さく設定している。

同図の構造に於ては、電源ラインＶ　Ｄ　Ｄ　＋　Ｖ　
Ｓ　Ｓはポリシリコンのゲート（Ｇ）より上層のアルミ
ニウムの縦配線パターンからなり、基本セル列（Ｎ＊〉
の長手方向に直交して直線的に延長され、この縦方向に
共通に位置する多数の基本セル（Ｕｌ）（［０）・・・
、　（Ｕ２）（Ｕ２）・・・、〜〜に対して電源を供給
することになる。即ち、電源ラインＶ　ＤＤはＰチャン
ネル部上に配置されてこのＰチャンネル部に対して電源
電圧を与え、アースラインＶＳＳはＮチャンネル部上に
配置されてこのＮチャンネル部に対してグランド電圧を
与える。

第３図及び第４図は夫々本発明装置の基本セル列（Ｎ＊
）の他の異なる具体例を示している。第３図の場合は、
４個のトランジスタからなる一般に周知の基本セル（Ｕ
ｌ）（Ｕ２）〜（Ｕ　ｘ　）〜［特公昭５９−２５３８
１号公報］のゲート幅を変えてセル幅を順次変化させて
いる。第４図の場合は、固定されたセル分離領域をもた
ずに任意のゲート（Ｇ）を用いて電気的に分離できる様
にしたものであり、このゲ−１−（Ｇ）のグー１〜幅を
第３図と同様に変化させている。尚、これら両図のいず
れに於ても、電源ライン（図示せず）は基本セル列（Ｎ
ａ上をその長平方向に延在するように設ければよい。

これら両図の半導体集積回路装置は、中央部位置のトラ
ンジスタはどサイズが／Ｊ＼さくて駆動能力が低く、端
部位置のトランジスタはその逆になっている。この事は
、中央部位置はど配線が短いことや、端部位置では配線
が長くなったり入出力セル（Ｉｌｏ）の大容量トランジ
スタとの接続が多いことによく適合している。

（ト）発明の効果 本発明のマスタースライス方式の半導体集積回路装置は
、並設された基本セル列の長手方向の中央部位置のセル
幅を端部位置のセル幅より小さくしたので、並設ピッチ
を広げることなく、配線パターンが過密状態となる配線
領域の長手方向の中央部位置の領域幅を端部位置の領域
幅より大きくできる。従って本発明によれは、チップ面
積の増大を招くことなく、配線領域の中央部位置での配
線パターンの過密状態を緩和でき、この結果、集積効率
の高い半導体集積回路装置を実現することができる。

【図面の簡単な説明】

第１図は本発明の半導体集積回路装置の要部平面模式図
、第２図乃至第４図は夫々本発明装置の異なる実施例の
具体的平面図、第５図は従来の半導体集積回路装置の平
面概略図、第６図は従来装置の要部平面模式図である。 （Ｕ）・・・基本セル、（Ｎ′）・・・基本セル列、（
Ｐ）・・・配線領域、（Ｈ）・・・配線パターン。

Claims (1)

【特許請求の範囲】
1. （１）半導体基板上に、トランジスタ構成の基本セルが
   一次元的に配列された基本セル列を多数列並設してなり
   、該基本セル列に沿って基本セル列間の配線領域に配置
   される配線パターンにより所望の回路動作を実現するマ
   スタースライス方式の半導体集積回路装置に於て、 上記基本セル列の長手方向の中央部位置のセル幅を端部
   位置のセル幅より小さくなし、上記配線領域の長手方向
   の中央部位置の領域幅を端部位置の領域幅より大きくな
   した事を特徴とした半導体集積回路装置。