JPH0786534A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0786534A JPH0786534A JP22454893A JP22454893A JPH0786534A JP H0786534 A JPH0786534 A JP H0786534A JP 22454893 A JP22454893 A JP 22454893A JP 22454893 A JP22454893 A JP 22454893A JP H0786534 A JPH0786534 A JP H0786534A
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- 239000000758 substrate Substances 0.000 claims abstract description 5
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- 238000000034 method Methods 0.000 abstract description 9
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- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
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- 229920005591 polysilicon Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明は、共通のバルク工程から、複数の動
作速度を有する基本セルを形成し得る半導体装置を提供
することを目的とする。 【構成】 ゲートアレイ型半導体装置はＰ型拡散層２０
ａ〜２１ｄ及びＮ型拡散層２１ａ〜２１ｄからなる基本
セルを基板上に構成している。前記Ｐ型拡散層２０ａ〜
２０ｄ及びＮ型拡散層２１ａ〜２１ｄ上でそれぞれ交差
する複数のゲート部２２，２３，２４が形成されてい
る。前記Ｐ型又はＮ型拡散層２０ａ〜２０ｄ，２１ａ〜
２１ｄ及びゲート部２２，２３，２４により複数のトラ
ンジスタからなる基本セルが構成されている。
作速度を有する基本セルを形成し得る半導体装置を提供
することを目的とする。 【構成】 ゲートアレイ型半導体装置はＰ型拡散層２０
ａ〜２１ｄ及びＮ型拡散層２１ａ〜２１ｄからなる基本
セルを基板上に構成している。前記Ｐ型拡散層２０ａ〜
２０ｄ及びＮ型拡散層２１ａ〜２１ｄ上でそれぞれ交差
する複数のゲート部２２，２３，２４が形成されてい
る。前記Ｐ型又はＮ型拡散層２０ａ〜２０ｄ，２１ａ〜
２１ｄ及びゲート部２２，２３，２４により複数のトラ
ンジスタからなる基本セルが構成されている。
Description
【０００１】
【産業上の利用分野】本発明は、多様な動作速度に対応
可能なゲートアレイ型の半導体装置に関するものであ
る。
可能なゲートアレイ型の半導体装置に関するものであ
る。
【０００２】近年、ＬＳＩ等の半導体装置は様々な分野
で利用され、コンピュータ、パソコン、オーディオをは
じめ、ＦＡ、ＯＡ機器など、その応用分野は年とともに
拡大されている。このように、応用分野が多様化するに
伴い、要求される機能、動作速度等も多様化している。
従って、半導体装置の開発にあたり、その多様化した要
求に答えるため、多種のセルを開発する必要がある。
で利用され、コンピュータ、パソコン、オーディオをは
じめ、ＦＡ、ＯＡ機器など、その応用分野は年とともに
拡大されている。このように、応用分野が多様化するに
伴い、要求される機能、動作速度等も多様化している。
従って、半導体装置の開発にあたり、その多様化した要
求に答えるため、多種のセルを開発する必要がある。
【０００３】
【従来の技術】ゲートアレイ型の半導体装置はＬＳＩの
チップ上に基本セルが整然と列状に並べられて構成され
ている。このセルはＰチャネルＭＯＳトランジスタとＮ
チャネルＭＯＳトランジスタの配列で構成されている。
チップ上に基本セルが整然と列状に並べられて構成され
ている。このセルはＰチャネルＭＯＳトランジスタとＮ
チャネルＭＯＳトランジスタの配列で構成されている。
【０００４】一つの共通基本セルから、配線の仕方によ
ってインバータ、２入力ＮＡＮＤ、ＮＯＲから、さらに
複雑な機能ブロックを形成することが可能である。従っ
て、ゲートアレイはバルク工程を共通化し、サーフェイ
ス工程以降を変更することにより、多様な品種を構成す
ることが可能となる。
ってインバータ、２入力ＮＡＮＤ、ＮＯＲから、さらに
複雑な機能ブロックを形成することが可能である。従っ
て、ゲートアレイはバルク工程を共通化し、サーフェイ
ス工程以降を変更することにより、多様な品種を構成す
ることが可能となる。
【０００５】従来のＬＳＩにおいては、１つのセルは前
後に接続される回路によって決まる１組の遅延時間を有
しており、異なる遅延時間を有する半導体装置を提供す
るためには新たなセルを開発して対応していた。
後に接続される回路によって決まる１組の遅延時間を有
しており、異なる遅延時間を有する半導体装置を提供す
るためには新たなセルを開発して対応していた。
【０００６】
【発明が解決しようとする課題】ところが、新たなセル
を開発するためにはゲートの幅を変更したり、回路を構
成する素子の数を変更したりする必要があり、開発の工
数が増大するという問題があった。
を開発するためにはゲートの幅を変更したり、回路を構
成する素子の数を変更したりする必要があり、開発の工
数が増大するという問題があった。
【０００７】また、多種のセルをそろえることは、多種
のバルクを用意することであり、このため量産性を損な
い、コストの増大を引き起こすという問題があった。本
発明の目的は、共通のバルク工程から、複数の動作速度
を有する基本セルを形成し得る半導体装置を提供するこ
とにある。
のバルクを用意することであり、このため量産性を損な
い、コストの増大を引き起こすという問題があった。本
発明の目的は、共通のバルク工程から、複数の動作速度
を有する基本セルを形成し得る半導体装置を提供するこ
とにある。
【０００８】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、ゲートアレイ型半導体装置は複数
のＰ型拡散層２０ａ〜２０ｄ及び複数のＮ型拡散層２１
ａ〜２１ｄからなる基本セルを基板上に構成している。
前記Ｐ型拡散層２０ａ〜２０ｄ及びＮ型拡散層２１ａ〜
２１ｄ上でそれぞれ交差する電界効果トランジスタの複
数のゲート部２２，２３，２４が形成されている。前記
Ｐ型又はＮ型拡散層２０ａ〜２０ｄ，２１ａ〜２１ｄ及
びゲート部２２，２３，２４により複数のトランジスタ
からなる基本セルが構成されている。
図である。すなわち、ゲートアレイ型半導体装置は複数
のＰ型拡散層２０ａ〜２０ｄ及び複数のＮ型拡散層２１
ａ〜２１ｄからなる基本セルを基板上に構成している。
前記Ｐ型拡散層２０ａ〜２０ｄ及びＮ型拡散層２１ａ〜
２１ｄ上でそれぞれ交差する電界効果トランジスタの複
数のゲート部２２，２３，２４が形成されている。前記
Ｐ型又はＮ型拡散層２０ａ〜２０ｄ，２１ａ〜２１ｄ及
びゲート部２２，２３，２４により複数のトランジスタ
からなる基本セルが構成されている。
【０００９】
【作用】複数のＰ型拡散層２０ａ〜２０ｄ、Ｎ型拡散層
２ａ〜２ｄ、ゲート部２２，２３，２４を接続する配線
を変更することにより、基本セルを構成するトランジス
タの数が変更される。従って、配線を変更することによ
り基本セルの動作速度が変更される。
２ａ〜２ｄ、ゲート部２２，２３，２４を接続する配線
を変更することにより、基本セルを構成するトランジス
タの数が変更される。従って、配線を変更することによ
り基本セルの動作速度が変更される。
【００１０】
【実施例】図２〜図６は本発明を具体化したゲートアレ
イ型の半導体装置の一実施例を示す。
イ型の半導体装置の一実施例を示す。
【００１１】図２に示すように、基板上には正方形を４
等分した形状で４つのＰ型拡散層１ａ〜１ｄが形成され
ている。前記基板上において、前記拡散層に並設して４
つのＮ型拡散層２ａ〜２ｄが形成され、そのＮ型拡散層
２ａ〜２ｄは前記Ｐ型拡散層１ａ〜１ｄと同様に正方形
を４等分した形状で形成されている。
等分した形状で４つのＰ型拡散層１ａ〜１ｄが形成され
ている。前記基板上において、前記拡散層に並設して４
つのＮ型拡散層２ａ〜２ｄが形成され、そのＮ型拡散層
２ａ〜２ｄは前記Ｐ型拡散層１ａ〜１ｄと同様に正方形
を４等分した形状で形成されている。
【００１２】前記拡散層１ａ及び１ｄ間、拡散層１ｂ及
び１ｃ間、拡散層２ａ及び２ｄ間、拡散層２ｂ及び２ｃ
間の上方には第１のゲート３が形成されている。このゲ
ート３とほぼ直交して、拡散層１ａ及び１ｂ間、拡散層
１ｃ及び１ｄ間の上方には第２のゲート４ａが形成され
ている。また、同様に前記ゲート３とほぼ直交して、拡
散層２ａ及び２ｂ間、拡散層２ｃ及び２ｄ間の上方には
第３のゲート４ｂが形成されている。なお、前記ゲート
３，４ａ，４ｂはポリシリコンで形成されている。
び１ｃ間、拡散層２ａ及び２ｄ間、拡散層２ｂ及び２ｃ
間の上方には第１のゲート３が形成されている。このゲ
ート３とほぼ直交して、拡散層１ａ及び１ｂ間、拡散層
１ｃ及び１ｄ間の上方には第２のゲート４ａが形成され
ている。また、同様に前記ゲート３とほぼ直交して、拡
散層２ａ及び２ｂ間、拡散層２ｃ及び２ｄ間の上方には
第３のゲート４ｂが形成されている。なお、前記ゲート
３，４ａ，４ｂはポリシリコンで形成されている。
【００１３】前記第１のゲート３の長手方向中間部はコ
ンタクトホール５を介してゲート信号配線（図示しな
い）に接続されている。そして、前記ゲート信号配線か
ら各ゲート３，４ａ，４ｂに同一のゲート信号が入力さ
れる。
ンタクトホール５を介してゲート信号配線（図示しな
い）に接続されている。そして、前記ゲート信号配線か
ら各ゲート３，４ａ，４ｂに同一のゲート信号が入力さ
れる。
【００１４】この基本セルを利用したインバータの構成
例を次に示す。図３に示すように、Ｐ型拡散層１ａ，１
ｄは高電位側電源ＶCCを供給する第１の電源配線６ａと
コンタクトホール６ｂ，６ｃを介してそれぞれ接続され
ている。また、Ｎ型拡散層２ｂ，２ｃは低電位側電源Ｖ
SSを供給する第２の電源配線７ａとコンタクトホール７
ｂ，７ｃを介してそれぞれ接続されている。
例を次に示す。図３に示すように、Ｐ型拡散層１ａ，１
ｄは高電位側電源ＶCCを供給する第１の電源配線６ａと
コンタクトホール６ｂ，６ｃを介してそれぞれ接続され
ている。また、Ｎ型拡散層２ｂ，２ｃは低電位側電源Ｖ
SSを供給する第２の電源配線７ａとコンタクトホール７
ｂ，７ｃを介してそれぞれ接続されている。
【００１５】さらに、Ｐ型拡散層１ｃとＮ型拡散層２ｄ
とは、コンタクトホール８ｂ，８ｃを介してアルミ配線
８ａにより接続されている。そして、前記アルミ配線８
ａはコンタコトホール９を介して、出力信号配線（図示
しない）に接続される。
とは、コンタクトホール８ｂ，８ｃを介してアルミ配線
８ａにより接続されている。そして、前記アルミ配線８
ａはコンタコトホール９を介して、出力信号配線（図示
しない）に接続される。
【００１６】図４に示すように、上記の配線により、拡
散層１ｃ，１ｄ及びゲート４ａからＰチャネルＭＯＳト
ランジスタＴr1が形成される。さらに、拡散層１ａ，１
ｂ及びゲート４ａからＰチャネルＭＯＳトランジスタＴ
r3が、拡散層１ｂ，１ｃ及びゲート３からＰチャネルＭ
ＯＳトランジスタＴr4がそれぞれ形成される。この３個
のトランジスタＴr1，Ｔr3，Ｔr4は同じサイズである。
散層１ｃ，１ｄ及びゲート４ａからＰチャネルＭＯＳト
ランジスタＴr1が形成される。さらに、拡散層１ａ，１
ｂ及びゲート４ａからＰチャネルＭＯＳトランジスタＴ
r3が、拡散層１ｂ，１ｃ及びゲート３からＰチャネルＭ
ＯＳトランジスタＴr4がそれぞれ形成される。この３個
のトランジスタＴr1，Ｔr3，Ｔr4は同じサイズである。
【００１７】一方、拡散層２ｃ，２ｄ及びゲート４ｂか
らＮチャネルＭＯＳトランジスタＴ r2が形成される。さ
らに、拡散層２ａ，２ｂ及びゲート４ｂからＮチャネル
ＭＯＳトランジスタＴr5が、拡散層２ａ，２ｄ及びゲー
ト３からＮチャネルＭＯＳトランジスタＴr6がそれぞれ
形成される。同様に３個のトランジスタＴr2，Ｔr5，Ｔ
r6は同じサイズである。
らＮチャネルＭＯＳトランジスタＴ r2が形成される。さ
らに、拡散層２ａ，２ｂ及びゲート４ｂからＮチャネル
ＭＯＳトランジスタＴr5が、拡散層２ａ，２ｄ及びゲー
ト３からＮチャネルＭＯＳトランジスタＴr6がそれぞれ
形成される。同様に３個のトランジスタＴr2，Ｔr5，Ｔ
r6は同じサイズである。
【００１８】上記拡散層１ｂはトランジスタＴr3のドレ
インであるとともに、トランジスタＴr4のソースでもあ
る。また、拡散層２ａはトランジスタＴr5のドレインで
あるとともに、トランジスタＴr6のソースでもある。
インであるとともに、トランジスタＴr4のソースでもあ
る。また、拡散層２ａはトランジスタＴr5のドレインで
あるとともに、トランジスタＴr6のソースでもある。
【００１９】従って、トランジスタＴr3，Ｔr4は直列に
接続され、同トランジスタＴr3，Ｔ r4にトランジスタＴ
r1が並列に接続されている。また、トランジスタＴr5，
Ｔr6は直列に接続され、同トランジスタＴr5，Ｔr6にト
ランジスタＴr2が並列に接続されている。そして、前記
トランジスタＴr1〜Ｔr6にはゲート３，４ａ，４ｂによ
り同一のゲート信号が入力される。
接続され、同トランジスタＴr3，Ｔ r4にトランジスタＴ
r1が並列に接続されている。また、トランジスタＴr5，
Ｔr6は直列に接続され、同トランジスタＴr5，Ｔr6にト
ランジスタＴr2が並列に接続されている。そして、前記
トランジスタＴr1〜Ｔr6にはゲート３，４ａ，４ｂによ
り同一のゲート信号が入力される。
【００２０】以上のように、３個のＰチャネルＭＯＳト
ランジスタＴr1，Ｔr3，Ｔr4及び３個のＮチャネルＭＯ
ＳトランジスタＴr2，Ｔr5，Ｔr6からインバータが構成
される。
ランジスタＴr1，Ｔr3，Ｔr4及び３個のＮチャネルＭＯ
ＳトランジスタＴr2，Ｔr5，Ｔr6からインバータが構成
される。
【００２１】前記基本セルを利用して動作速度の異なる
インバータの構成例を次に示す。図５に示すように、こ
の構成例はＰ型拡散層１ａと第１の電源配線６ａとの接
続、及びＮ型拡散層２ｂと第２の電源配線と７ａとの接
続が省略されていることを除き、図３の配線と同様であ
る。
インバータの構成例を次に示す。図５に示すように、こ
の構成例はＰ型拡散層１ａと第１の電源配線６ａとの接
続、及びＮ型拡散層２ｂと第２の電源配線と７ａとの接
続が省略されていることを除き、図３の配線と同様であ
る。
【００２２】図６にインバータの回路構成を示す。上記
配線により、図４の構成に加え、拡散層１ａ，１ｄ及び
ゲート３からなるＰチャネルＭＯＳトランジスタＴ
r7と、拡散層２ｂ，２ｃ及びゲート３からなるＮチャネ
ルＭＯＳトランジスタＴr8とが形成される。
配線により、図４の構成に加え、拡散層１ａ，１ｄ及び
ゲート３からなるＰチャネルＭＯＳトランジスタＴ
r7と、拡散層２ｂ，２ｃ及びゲート３からなるＮチャネ
ルＭＯＳトランジスタＴr8とが形成される。
【００２３】前記拡散層１ａはトランジスタＴr7のドレ
インンであるとともに、トランジスタＴr3のソースでも
ある。また、拡散層１ｂはトランジスタＴr3のドレイン
であるとともに、トランジスタＴr4のソースでもある。
インンであるとともに、トランジスタＴr3のソースでも
ある。また、拡散層１ｂはトランジスタＴr3のドレイン
であるとともに、トランジスタＴr4のソースでもある。
【００２４】同様に拡散層２ｂはトランジスタＴr8のド
レインであるとともに、トランジスタＴr5のソースでも
ある。また、拡散層２ａはトランジスタＴr5のドレイン
であるとともに、トランジスタＴr6のソースでもある。
レインであるとともに、トランジスタＴr5のソースでも
ある。また、拡散層２ａはトランジスタＴr5のドレイン
であるとともに、トランジスタＴr6のソースでもある。
【００２５】従って、トランジスタＴr3，Ｔr4，Ｔr7は
直列に接続され、同トランジスタＴ r3，Ｔr4，Ｔr7に対
しトランジスタＴr1が並列に接続されている。また、ト
ランジスタＴr5，Ｔr6，Ｔr8は直列に接続され、同トラ
ンジスタＴr5，Ｔr6，Ｔr8に対しトランジスタＴr2が並
列に接続されている。そして、トランジスタＴr7はトラ
ンジスタＴr1，Ｔr3，Ｔr4と同一サイズであり、トラン
ジスタＴr8はトランジスタＴr2，Ｔr5，Ｔr6と同一サイ
ズである。
直列に接続され、同トランジスタＴ r3，Ｔr4，Ｔr7に対
しトランジスタＴr1が並列に接続されている。また、ト
ランジスタＴr5，Ｔr6，Ｔr8は直列に接続され、同トラ
ンジスタＴr5，Ｔr6，Ｔr8に対しトランジスタＴr2が並
列に接続されている。そして、トランジスタＴr7はトラ
ンジスタＴr1，Ｔr3，Ｔr4と同一サイズであり、トラン
ジスタＴr8はトランジスタＴr2，Ｔr5，Ｔr6と同一サイ
ズである。
【００２６】以上のように、４個のＰチャネルＭＯＳト
ランジスタＴr1，Ｔr3，Ｔr4，Ｔr7及び４個のＮチャネ
ルＭＯＳトランジスタＴr2，Ｔr5，Ｔr6，Ｔr8からイン
バータが構成される。そして、この構成例は図４に示す
構成例に対し、トランジスタＴr3，Ｔr4さらにトランジ
スタＴr7を直列に接続し、トランジスタＴr5，Ｔr6にさ
らにトランジスタＴr8を直列に接続した構成であるの
で、その動作速度は図４に示す構成例より遅くなる。
ランジスタＴr1，Ｔr3，Ｔr4，Ｔr7及び４個のＮチャネ
ルＭＯＳトランジスタＴr2，Ｔr5，Ｔr6，Ｔr8からイン
バータが構成される。そして、この構成例は図４に示す
構成例に対し、トランジスタＴr3，Ｔr4さらにトランジ
スタＴr7を直列に接続し、トランジスタＴr5，Ｔr6にさ
らにトランジスタＴr8を直列に接続した構成であるの
で、その動作速度は図４に示す構成例より遅くなる。
【００２７】以上のように、前記基本セルは電源配線及
び同電源配線を拡散層に接続するためのコンタクトホー
ルの位置を変更するのみでトランジスタ数の異なるイン
バータを構成することができる。従って、バルク工程を
変更することなく、サーフェイス工程におけるマスクの
変更のみで動作速度の異なるインバータを容易に構成す
ることができる。
び同電源配線を拡散層に接続するためのコンタクトホー
ルの位置を変更するのみでトランジスタ数の異なるイン
バータを構成することができる。従って、バルク工程を
変更することなく、サーフェイス工程におけるマスクの
変更のみで動作速度の異なるインバータを容易に構成す
ることができる。
【００２８】次に、この発明を具体化した別の実施例を
図面に従って説明する。なお、以降の説明においては前
記実施例の構成と同様な構成については図面に同一番号
を記すのみで、説明は省略する。
図面に従って説明する。なお、以降の説明においては前
記実施例の構成と同様な構成については図面に同一番号
を記すのみで、説明は省略する。
【００２９】図７に別の半導体装置の基本セルを示す。
拡散層１ａ，１ｄと同１ｂ，１ｃ間に位置するゲート１
０ａとは、拡散層１ｄ，１ｃ間でのみそのゲート長が長
くなるように構成される。また、拡散層２ａ，２ｄと同
２ｃ，２ｂとの間に位置するゲート１０ｂは拡散層２
ｄ，２ｃ間でのみそのゲート長が長くなるように構成さ
れる。この配線によるインバータの回路構成は図６に示
す回路図と同じである。ところが、トランジスタＴr1，
Ｔr2のゲート長が異なるため、トランジスタＴr1，Ｔr2
の動作速度が異なる。従って、ゲート長を変更すること
により、さらに異なる動作速度を有するインバータを構
成することができる。
拡散層１ａ，１ｄと同１ｂ，１ｃ間に位置するゲート１
０ａとは、拡散層１ｄ，１ｃ間でのみそのゲート長が長
くなるように構成される。また、拡散層２ａ，２ｄと同
２ｃ，２ｂとの間に位置するゲート１０ｂは拡散層２
ｄ，２ｃ間でのみそのゲート長が長くなるように構成さ
れる。この配線によるインバータの回路構成は図６に示
す回路図と同じである。ところが、トランジスタＴr1，
Ｔr2のゲート長が異なるため、トランジスタＴr1，Ｔr2
の動作速度が異なる。従って、ゲート長を変更すること
により、さらに異なる動作速度を有するインバータを構
成することができる。
【００３０】なお、この発明は前記実施例の構成に限定
されるものではなく、アルミ配線８ａを拡散層１ｃ，２
ｄ以外の、例えば１ｂ，２ａに接続するように配置した
り、４つずつの拡散層１ａ〜１ｄ，２ａ〜２ｄの各々の
面積が異なるように変更したりしてもよい。
されるものではなく、アルミ配線８ａを拡散層１ｃ，２
ｄ以外の、例えば１ｂ，２ａに接続するように配置した
り、４つずつの拡散層１ａ〜１ｄ，２ａ〜２ｄの各々の
面積が異なるように変更したりしてもよい。
【００３１】さらに、図８に示すようように、８つある
いはそれ以上の拡散層１１ａ〜１１ｈ上に４本あるいは
それ以上のゲート１２ａ〜１２ｄを交差させ、電源配線
を変更すれば、動作時間をさらに細かく選択可能とする
ことができるようにする等、この発明の趣旨から逸脱し
ない範囲で、任意に変更して具体化することも可能であ
る。
いはそれ以上の拡散層１１ａ〜１１ｈ上に４本あるいは
それ以上のゲート１２ａ〜１２ｄを交差させ、電源配線
を変更すれば、動作時間をさらに細かく選択可能とする
ことができるようにする等、この発明の趣旨から逸脱し
ない範囲で、任意に変更して具体化することも可能であ
る。
【００３２】
【発明の効果】以上詳述したように、本発明によれば、
共通のバルク工程から、複数の動作速度を有する基本セ
ルを形成し得る半導体装置を提供することができるとい
う効果を奏する。
共通のバルク工程から、複数の動作速度を有する基本セ
ルを形成し得る半導体装置を提供することができるとい
う効果を奏する。
【図１】本発明の原理説明図である。
【図２】一実施例の半導体装置を示すレイアウト図であ
る。
る。
【図３】図２の半導体装置の第一の使用例を示すレイア
ウト図である。
ウト図である。
【図４】図３の半導体装置の回路図である。
【図５】図２の半導体装置の第二の使用例を示すレイア
ウト図である。
ウト図である。
【図６】図５の半導体装置の回路図である。
【図７】半導体装置の別例を示すレイアウト図である。
【図８】半導体装置の別例を示すレイアウト図である。
２０ａ〜２０ｄ Ｐ型拡散層 ２１ａ〜２１ｄ Ｎ型拡散層 ２２ ゲート部 ２３ ゲート部 ２４ ゲート部
Claims (1)
- 【請求項１】 複数のＰ型拡散層（２０ａ〜２０ｄ）及
び複数のＮ型拡散層（２１ａ〜２１ｄ）からなる基本セ
ルを基板上に構成したゲートアレイ型半導体装置であっ
て、 前記Ｐ型拡散層（２０ａ〜２０ｄ）及びＮ型拡散層（２
１ａ〜２１ｄ）上でそれぞれ交差する電界効果トランジ
スタの複数のゲート部（２２，２３，２４）を形成し、
前記Ｐ型又はＮ型拡散層（２０ａ〜２０ｄ，２１ａ〜２
１ｄ）及びゲート部（２２，２３，２４）により複数の
トランジスタからなる基本セルを構成したことを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22454893A JPH0786534A (ja) | 1993-09-09 | 1993-09-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22454893A JPH0786534A (ja) | 1993-09-09 | 1993-09-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786534A true JPH0786534A (ja) | 1995-03-31 |
Family
ID=16815522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22454893A Withdrawn JPH0786534A (ja) | 1993-09-09 | 1993-09-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786534A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100291811B1 (ko) * | 1996-11-15 | 2001-07-12 | 클라크 3세 존 엠. | 감소된게이트저항을갖는멀티-핑거모스트랜지스터 |
| KR100336763B1 (ko) * | 1999-10-19 | 2002-05-16 | 박종섭 | 반도체 메모리 구조 |
| KR100527570B1 (ko) * | 1998-08-27 | 2006-02-08 | 주식회사 하이닉스반도체 | 정전기방전 보호소자를 구비하는 반도체장치 |
-
1993
- 1993-09-09 JP JP22454893A patent/JPH0786534A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100291811B1 (ko) * | 1996-11-15 | 2001-07-12 | 클라크 3세 존 엠. | 감소된게이트저항을갖는멀티-핑거모스트랜지스터 |
| KR100527570B1 (ko) * | 1998-08-27 | 2006-02-08 | 주식회사 하이닉스반도체 | 정전기방전 보호소자를 구비하는 반도체장치 |
| KR100336763B1 (ko) * | 1999-10-19 | 2002-05-16 | 박종섭 | 반도체 메모리 구조 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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