KR100527570B1 - 정전기방전 보호소자를 구비하는 반도체장치 - Google Patents

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Abstract

본 발명은 정전기방전(Electrostatic discharge, 이하 ESD라 함) 보호소자를 구비하는 반도체장치에 관한 것으로, 트랜지스터의 크기 변화없이 트랜지스터의 레이아웃을 래더형에서 "⊂" 자 형태로 변경시킴으로써 드레인에서 소오스 한 방향으로 흐르던 전류의 방향을 분산시키고, 반도체기판의 NPN 구조를 이용하여 바이폴라 트랜지스터의 턴-온(turn-on) 시간을 단축시켜 전류 크라우딩(crowding)에 의하여 소오스방향의 드레인 가장자리 부분이 손상되는 것을 방지하여 반도체소자의 ESD 특성을 향상시키고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 기술이다.

Description

정전기방전 보호소자를 구비하는 반도체장치
본 발명은 반도체소자의 ESD 를 개선하기 위한 트랜지스터의 레이아웃방법에 관한 것으로, 특히 트랜지스터를 'ㄷ' 자형으로 형성하여 전류의 경로를 분산시키고, 바이폴라 트랜지스터의 턴-온(turn on)시간을 단축시킴으로써 전류의 크라우딩에 의한 소자의 불량을 방지하여 소자의 특성 및 신뢰성을 향상시키는 기술에 관한 것이다.
ESD 는 순간적으로 소자에 높은 전압이 걸리는 현상으로, 이때 가해지는 전압은 사람의 몸과 접촉할 경우와 기계류와 접촉할 경우의 두가지 종류로 나뉘어 진다. 전자와 같이 사람의 몸에서 가해지는 전압의 특성은 전압 레벨은 높으나 전류량이 작다는 것이고, 후자와 같이 기계류에서 가해지는 전압은 전압 레벨은 낮으나 전류량이 많다는 것이다.
최초 소자 설계시 이런 상황에서 소자를 보호하기 위하여 다이(die)의 패드 주위에 ESD 보호회로를 만들고, 각 소자의 ESD 보호 특성을 보증(guarantee)하기 위해 인위적으로 휴먼 바디 모델(human body model, 이하 HBM 이라 함)과 기계모델(machine model, 이하 MM 이라 함)과 같은 상황 모델을 만들어 테스트하고 있다.
그리고, 많은 종류의 ESD 보호회로가 있으나 데이타 입력/출력 패드(data in/out pad)에는 읽기/쓰기(read/write)가 되는 데이타의 Vcc 또는 Vss로의 풀-업/다운(pull-up/down)을 위해 N-MOS 래더(ladder)형 트랜지스터를 사용하고 있다.
이하, 첨부된 도면을 참고로 하여 종래기술을 상세히 설명하기로 한다.
도 1a 는 종래기술에 따른 반도체소자의 ESD 개선을 위한 래더형 트랜지스터의 레이아웃도이고, 도 1b 및 도 1c 는 상기 도 1a 의 평면도 및 단면도이다.
상기 N-MOS 래더형 트랜지스터 사용시 MM 모드(machine model mode)에서 전류 크라우딩(current crowding)에 의해 소오스방향의 드레인의 가장자리(23)가 작게 깨어지는 현상(ⓐ)이 발생된다.
상기와 같은 결함의 특징은 드레인 부위의 스페이서(15) 부위에서 발생하며 콘택(21)의 가장자리에서 발생하는 것이다. 또한 상기와 같은 결함이 발생하였을 때에는 티.티.엘.(transistor-transistor logic, TTL)/C-MOS 스탠드-바이 전류 패일(stand-by current fail)과 같은 ICC 또는 IDD 2/5 패일이 발생하게 되는데 이것은 패드에 Vcc가 걸리게 되면 상기 스페이서는 접지상태로 되고 드레인쪽에는 메탈 콘택을 통하여 Vcc가 전달되므로 정션과 스페이서 사이에는 Vcc만큼의 전위차가 생겨 지.아이.디.엘.(gate induced drain leakage, GIDL)현상이 발생하여 미량의 전류가 P형 기판(P-substrate)쪽으로 흘러들어가 ICC패일을 유발시킨다.
이때 각각의 결함에서의 누설되는 전류의 양은 무시할 정도이나 상기와 같은 결함이 데이타 입력/출력 패드 전부의 풀-업/다운 트랜지스터에서 많은 양이 발생하고 있기 때문에 입력/출력 패드가 많은 소자에서 특히 취약하다. 또한 소자의 크기가 축소되는 상황에서도 ESD 문제 때문에 전체 N-MOS 트랜지스터의 크기를 축소할 수 없어 소자 축소(device shrink)에 어려움이 있다.(도 1a, 도 1b, 도 1c 참조)
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, N-MOS 트랜지스터의 구조를 래더형에서 "⊂" 자 형태로 변경시킴으로써 Vcc에서 Vss로의 전류 경로를 분산시키고 기판의 NPN 구조를 이용한 바이폴라 트랜지스터의 턴-온시간을 단축시켜 전류 크라우딩을 줄이는 ESD 방지회로를 구비하는 반도체소자의 ESD 를 개선하기 위한 트랜지스터의 레이아웃방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위한 본 발명에 따른 ESD 보호소자를 구비하는 반도체장치는,
ESD 보호소자를 구비하는 반도체장치에 있어서,
반도체기판 상에 활성영역이 구비되고,
"⊃" 및 "⊂" 와 같은 형상으로 서로 이격되어 대칭되는 쌍으로 게이트가 구비되고,
상기 쌍으로 구비되는 게이트가 다수 구비되되, 이웃하는 게이트 쌍과 이격되어 구비되고,
상기 게이트의 굴곡진 부분 내측에 드레인이 구비되고,
상기 게이트의 굴곡진 부분 외측에 소오스가 구비되되, 상기 모든 게이트의 공통 소오스로 구비되는 것과,
상기 반도체장치는 데이타의 풀 업/다운( pull up/down ) 을 위한 NMOS 및 PMOS 트랜지스터에 사용되는 것과,
상기 반도체장치는 정전기방지 및 데이타의 풀 업/다운 ( pull up/down )을위한 패드 주위에 형성하는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체소자의 ESD 를 개선하기 위한 트랜지스터의 레이아웃방법에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2 는 본 발명에 따른 ESD 보호소자를 구비하는 반도체장치의 레이아웃도로서, 소자의 ESD 보호를 위하여 트랜지스터의 레이아웃을 "⊂" 자 형태로 형성하여 드레인에서 소오스 한 방향으로 흐르던 전류의 방향을 분산시켜 전류 집중 (crowding) 을 방지한다.
ESD 영역으로 예정된 p 형 반도체기판의 양쪽에 다수개의 "⊂" 자 형태의 게이트 전극(12)을 형성한다.
그리고, 상기 게이트 전극(12)의 내부에는 드레인(14)을 형성하고, 그 외부에는 소오스(16)를 형성한다.
그 다음, 상기 드레인 A와 드레인 B 사이의 면적을 조정하여 전체 N-MOS 트랜지스터의 크기를 축소한다.
게이트 전극용 마스크, 비트라인용 마스크 및 금속배선용 마스크의 구조를 각각 변경시킨다.
기존의 NMOS 및 PMOS 트랜지스터를 사용할 경우 상기와 같은 "⊂" 자 형태의 트랜지스터 구조를 사용하여 트랜지스터의 크기는 그대로 유지시켜 풀 업/다운 ( pull up/down ) 특성을 변화시키지 않는다. 또한, 반도체소자의 정전기방지를 위한 정전기방지용 회로를 사용할 경우에도 상기와 같은 "⊂" 자 형태의 트랜지스터 구조를 사용할 수 있다. 그리고, 데이타의 풀 업/다운 및 정전기방지를 위해 패드(pad)주위에 트랜지스터를 사용하는 경우에도 상기와 같이 'ㄷ' 자형 트랜지스터를 사용할 수 있다.
그리고, 전류 크라우딩에 의해 패일 매카니즘 ( fail mechanism ) 은 드레인-반도체기판-소오스의 N-P-N 구조에서 발생하는 바이폴라 트랜지스터 동작이 늦게 발생하여 VGS 값에 의한 트랜지스터의 턴온시 전류가 한 곳으로 집중되어 디펙트(defect)가 발생하게 되는데, 상기 구조에서는 소오스의 면적증가와 양방향에서 전류를 빼주는 요인에 의해 기존의 래더형 구조보다 바이폴라 동작이 더욱 빨리 발생하게 되어 전류 크라우딩을 줄일 수 있다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 ESD 를 개선하기 위한 트랜지스터의 레이아웃방법은, 트랜지스터의 크기 변화없이 트랜지스터의 레이아웃을 래더형에서 'ㄷ'자형으로 변경시킴으로써 드레인에서 소오스 한 방향으로 흐르던 전류의 방향을 분산시키고, 반도체기판의 NPN 구조를 이용하여 바이폴라 트랜지스터의 턴-온 시간을 단축시켜 전류 크라우딩에 의하여 소오스방향의 드레인 가장자리 부분이 손상되는 것을 방지하여 반도체소자의 ESD 특성을 향상시키고, 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 이점이 있다.
도 1a 는 종래기술에 따른 반도체소자의 ESD 개선을 위한 래더형 트랜지스터의 레이아웃도.
도 1b 는 종래기술에 따른 반도체소자의 평면도.
도 1c 는 상기 도 1b 의 단면도.
도 2 는 본 발명에 따른 ESD 보호소자를 구비하는 반도체장치의 레이아웃도.
◈ 도면의 주요부분에 대한 부호의 설명 ◈
10 : 반도체기판 11 : 게이트 절연막
12, 13 : 게이트 전극용 도전층 15 : 절연막 스페이서
14, 17 : 드레인영역 16, 19 : 소오스영역
21 : 비트라인 콘택 23 : 드레인의 가장자리

Claims (3)

  1. ESD 보호소자를 구비하는 반도체장치에 있어서,
    반도체기판 상에 활성영역이 구비되고,
    "⊃" 및 "⊂" 와 같은 형상으로 서로 이격되어 대칭되는 쌍으로 게이트가 구비되고,
    상기 쌍으로 구비되는 게이트가 다수 구비되되, 이웃하는 게이트 쌍과 이격되어 구비되고,
    상기 게이트의 굴곡진 부분 내측에 드레인이 구비되고,
    상기 게이트의 굴곡진 부분 외측에 소오스가 구비되되, 상기 모든 게이트의 공통 소오스로 구비되는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서,
    상기 반도체장치는 데이타의 풀 업/다운 ( pull up/down ) 을 위한 NMOS 및 PMOS 트랜지스터에 사용되는 것을 특징으로 하는 ESD 보호소자를 구비하는 반도체장치.
  3. 제 1 항에 있어서,
    상기 반도체장치는 정전기방지 및 데이타의 풀 업/다운 ( pull up/down ) 을 위한 패드 주위에 형성하는 것을 특징으로 하는 ESD 보호소자를 구비하는 반도체장치.
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* Cited by examiner, † Cited by third party
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US5563430A (en) * 1991-04-08 1996-10-08 Texas Instruments Incorporated Gate array base cell

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