KR100292624B1 - 정전기방전보호회로에서의게이트전극제조방법 - Google Patents
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- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
Abstract
본 발명은 정전기방전(electrostatic discharge, 이하 ESD 라 함) 보호회로에서의 게이트 전극 제조방법에 관한 것으로, 반도체기판의 활성역역 내에서만 게이트 전극을 형성시키고, 상기 게이트 전극에 금속배선 콘택을 형성하여 신호를 전달받도록 하여 상기 게이트 전극이 소자분리 절연막의 에지(edge)와 접촉되지 않게 함으로써 상기 게이트 전극과 소자분리 절연막 에지의 경계부분에서의 ESD 레벨을 향상시키고, 게이트 전극을 틀체 형태로 형성함으로써 ESD 재핑(zapping) 시 전류의 통로가 많은 방향으로 형성되어 한번에 많은 전류를 흘려 소자의 ESD 특성을 향상시켜 반도체소자의 신뢰성을 향상시키는 기술이다.
Description
본 발명은 정전기방전(electrostatic discharge, 이하 ESD 라 함) 보호회로에서의 게이트 전극 제조방법에 관한 것으로서, 특히 게이트 전극을 반도체기판의 활성 영역부분에만 형성함으로써 소자분리 절연막의 에지(edge)와 게이트 전극이 만나는 부분에서 전기장이 발생하는 것을 방지하여 ESD 특성을 향상시키는 기술에 관한 것이다.
일반적으로 반도체소자는 웨이퍼 상태에서 다수 개가 함께 제작된 후 칩별로 절단되어 패키징(packaging)된 다음에 사용되는데, 웨이퍼 상태에서나 패키지 상태에서 제조 공정 중이나 운반 중에 장비나 인체에 의해 발생되는 정전기가 인가되면 순간전압 4000V 이상의 고전압이 인가되어 소자를 파괴하게 된다.
반도체소자가 고집적화되어 갈수록 상기와 같은 정전기에 대한 소자의 파괴방지를 위한 대항방법이 설계 상으로 많은 제약을 받게 된다.
도 1 은 일반적인 액티브 트랜지스터에서의 활성역역(11)과 게이트 전극의 레이아웃도로서, 상기 게이트 전극(13)은 NSD(N형 소오스/드레인) 또는 PSD(P형 소오스/드레인) 영역밖에 까지 형성되어 있어서 금속 콘택(17, 19)을 통해 신호를 받게 되고, ESD 재핑(zapping)시 2방향으로 형성되는 커런트 패스(current path, 25)가 도시되어 있다.
ESD 보호회로 중에서 액티브 트랜지스터를 사용하는 회로의 경우 소자분리 절연막의 가장자리와 게이트 전극이 만나는 부분은 다른 부분에 비해서 큰 전기장이 걸려서 ESD 재핑(zapping) 시 패일(fail)을 일으켜서 ESD 레벨(level)을 떨어뜨리는 것을 해결하기 위하여 상기 소자분리 절연막의 에지와 게이트 전극이 만나는 부분에서의 게이트 전극을 넓게 해주는 레이아웃을 사용하기도 한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 게이트 전극이 소자분리 절연막의 가장자리와 만나지 않게 액티브 영역 내에만 게이트 전극을 형성한 다음, 메탈 콘택을 형성해서 신호를 전달받도록 하여 큰 전기장에 의해 ESD 패일이 발생하는 것을 방지함으로써 ESD 레벨을 향상시키는 ESD 보호회로에서의 게이트 전극 제조방법을 제공하는데 그 목적이 있다.
제1도는 종래기술에 따른 액티브 트랜지스터에서의 활성영역과 게이트 전극의 레이아웃도.
제2도는 본 발명에 따른 액티브 트랜지스터에서의 활성영역과 게이트 전극의 레이아웃도.
〈도면의 주요부분에 대한 부호 설명〉
11, 12 : 활성영역 13, 14 : 게이트 전극
15, 16, 29 : 제1금속배선 17, 18, 19, 20 : 제2금속배선 콘택
21, 22, 23, 24 : 제2금속배선 25, 26 : 커런트 패스
28 : 제1금속배선 콘택
이상의 목적을 달성하기 위하여 본 발명에 따른 정전기방전 보호회로에서의 게이트 전극 제조방법은, 반도체소자의 정전기방전 보호회로에서의 게이트 전극 제조방법에 있어서, 반도체기판의 활성영역 내에 양단이 연결된 틀체 형상의 게이트 전극을 형성하되, 소자분리 절연막 가장자리와 중첩되지 않도록 형성하는 것을 특징으로 한다.
이하, 본 발명에 따른 정전기방전 보호회로를 구비하는 반도체소자에 관하여 첨부 도면을 참조하여 상세히 설명한다.
도 2 는 본 발명에 따라 액티브 트랜지스터에서의 활성영역과 게이트 전극의 레이아웃도로서, 게이트 전극이 활성영역 내부에만 형성되어 있고 ESD 재칭 시에 커런트 패스가 3방향으로 형성되는 것을 도시한다.
게이트 전극(14)은 활성영역(12) 내부에서만 형성되고, 패드(도시안됨)쪽과 연결되는 활성영역(12)과 PMOS인 경우 Vcc 또는 NMOS 인 경우 Vss 쪽과 연결되는 활성영역(12)을 분리하기 위하여 게이트 전극(14)을 틀체 형태로 둘러싸도록 하였다. 또한, 게이트 전극(14)으로 둘러싸인 내부영역 바깥쪽의 활성영역인 외부영역도 Vcc 또는 Vss가 인가되도록 제1금속배선 콘택(28)을 형성해준다. 여기서, 신호는 제1금속배선(29)에 의해 게이트 전극(16)에 전달되고, 활성영역(12)내에 형성되어 있는 제2금속배선 콘택(18) 및 제2금속배선(22)을 통하여 패드로 전달된다.
또한, ESD 재핑 시 커런트 패스(26)는 상기 게이트 전극(14)의 양쪽 방향으로도 형성되고, 상기 커런트 패스(26)의 수직방향으로도 형성된다.
이상에서 설명한 바와 같이 본 발명에 따른 정전기방전 보호회로에서의 게이트 전극 제조방법은, 반도체기판의 활성영역 내에서만 게이트 전극을 형성시키고, 상기 게이트 전극에 금속배선 콘택을 형성하여 신호를 전달받도록 하여 상기 게이트 전극이 소자분리 절연막의 에지와 접촉되지 않게 함으로써 상기 게이트 전극과 소자분리 절연막 에지의 경계부분에서의 ESD 레벨을 향상시키고, 게이트 전극을 틀체 형태로 형성함으로써 ESD 재핑 시에 전류의 통로가 많은 방향으로 형성되어 한번에 많은 전류를 흘려보낼 수 있으므로 소자의 ESD 특성을 향상시켜 반도체소자의 신뢰성을 향상시키는 이점이 있다.
Claims (6)
- 반도체소자의 정전기방전 보호회로에서 게이트 전극 제조방법에 있어서, 반도체기판의 활성영역 내에 양단이 연결된 틀체 형상의 게이트 전극을 형성하되, 소자분리 절연막 가장자리와 중첩되지 않도록 형성하는 것을 특징으로 하는 정전기방전 보호회로에서의 게이트 전극 제조방법.
- 제1항에 있어서, 상기 게이트 전극은 패드 쪽과 연결된 활성영역이 Vss 또는 Vcc에 연결된 활성영역에 의해 둘러싸이도록 형성하는 것을 특징으로 하는 정전기방전 보호회로에서의 게이트 전극 제조방법.
- 제1항에 있어서, 상기 활성영역은 게이트 전극이 형성되어 있는 내부영역과 상기 게이트 전극이 형성되어 있지 않은 외부영역으로 구분되는 것을 특징으로 하는 정전기방전 보호회로에서의 게이트 전극 제조방법.
- 제3항에 있어서, 상기 활성영역의 외부영역에 Vcc 또는 Vss 를 인가하는 것을 특징으로 하는 정전기방전 보호회로에서의 게이트 전극 제조방법.
- 제1항에 있어서, 상기 게이트 전극에 신호를 전달하는 금속배선 콘택은 상기 활성영역의 내부영역에 형성하는 것을 특징으로 하는 정전기방전 보호회로에서의 게이트 전극 제조방법.
- 제1항에 있어서, ESD 재핑 시 상기 게이트 전극의 양쪽 방향 및 상기 양쪽 방향에 대하여 수직방향으로 커런트 패스가 형성되는 것을 특징으로 하는 정전기방전 보호회로에서의 게이트 전극 제조방법.
Priority Applications (3)
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|---|---|---|---|
| KR1019980024827A KR100292624B1 (ko) | 1998-06-29 | 1998-06-29 | 정전기방전보호회로에서의게이트전극제조방법 |
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- 1998-06-29 KR KR1019980024827A patent/KR100292624B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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