JPH0997901A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0997901A JPH0997901A JP25479795A JP25479795A JPH0997901A JP H0997901 A JPH0997901 A JP H0997901A JP 25479795 A JP25479795 A JP 25479795A JP 25479795 A JP25479795 A JP 25479795A JP H0997901 A JPH0997901 A JP H0997901A
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- Japan
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- electrically connected
- gate
- impurity region
- region
- diffusion region
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 MOS FET のゲート・ソース間保護ダイオード
の耐量の向上。 【構成】 縦形MOS FET のソース領域14を最上層に有す
基板において、そのソース・ゲート間にある基板表面
に、絶縁膜19を介してNPNPN 接続の保護ダイオード10を
構成する３つのN 型拡散領域10N と２つのP 型拡散領域
10P を有し、この接合方向を、基板の主表面に対する垂
直方向のみだけでなく、平行方向に設ける。そして、一
端側の N型拡散領域10N とソースを、他端側のN 型拡散
領域10N とゲートを電気的に接続する。この様な配置を
とれば、上からみた保護ダイオード10の占める基板面積
は従来と同じであっても、接合面積が増加するため、保
護ダイオード10自身の耐量が向上し、すなわちMOS FET
のサージ耐量が向上する。
の耐量の向上。 【構成】 縦形MOS FET のソース領域14を最上層に有す
基板において、そのソース・ゲート間にある基板表面
に、絶縁膜19を介してNPNPN 接続の保護ダイオード10を
構成する３つのN 型拡散領域10N と２つのP 型拡散領域
10P を有し、この接合方向を、基板の主表面に対する垂
直方向のみだけでなく、平行方向に設ける。そして、一
端側の N型拡散領域10N とソースを、他端側のN 型拡散
領域10N とゲートを電気的に接続する。この様な配置を
とれば、上からみた保護ダイオード10の占める基板面積
は従来と同じであっても、接合面積が増加するため、保
護ダイオード10自身の耐量が向上し、すなわちMOS FET
のサージ耐量が向上する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
にMOS FET(Metal Oxide Semiconductor Field Effect T
ransistor)内に設けられたゲート保護用ダイオードに関
する。
にMOS FET(Metal Oxide Semiconductor Field Effect T
ransistor)内に設けられたゲート保護用ダイオードに関
する。
【０００２】
【従来の技術】MOS FET においては、例えば電源サージ
や静電気放電などによる過大入力があると、ゲート絶縁
膜に大きな電荷蓄積が起こり、その結果、ゲート絶縁膜
が静電破壊し易くなる問題点がある。そのため、一般に
MOS FET のゲート・ソース間には、ゲート保護用ダイオ
ードが接続されている。
や静電気放電などによる過大入力があると、ゲート絶縁
膜に大きな電荷蓄積が起こり、その結果、ゲート絶縁膜
が静電破壊し易くなる問題点がある。そのため、一般に
MOS FET のゲート・ソース間には、ゲート保護用ダイオ
ードが接続されている。
【０００３】図4(a)は、電力用途として最も一般的なエ
ンハンスメント型Ｎチャネルの縦形MOS FET におけるゲ
ート保護用ダイオードの一例を示した上面図である。こ
のI−II間に沿ってみた断面図が図4(b)である。
ンハンスメント型Ｎチャネルの縦形MOS FET におけるゲ
ート保護用ダイオードの一例を示した上面図である。こ
のI−II間に沿ってみた断面図が図4(b)である。
【０００４】この縦形MOS FET は、図4(b)のように、ド
レイン領域41となるN +型半導体基板の表面にエピタキ
シャル成長したN 型エピタキシャル層42を有し、この層
にP型チャネルベース領域43、及びN +型ソース領域44を
有す。そして、チャネルベース領域43間及びソース領域
44の一部の上に、ゲート絶縁膜45を介し形成されたゲー
ト電極46を、ソース領域43及びチャネルベース領域44上
にソース電極47を、またドレイン領域41直下にドレイン
電極48を有する。
レイン領域41となるN +型半導体基板の表面にエピタキ
シャル成長したN 型エピタキシャル層42を有し、この層
にP型チャネルベース領域43、及びN +型ソース領域44を
有す。そして、チャネルベース領域43間及びソース領域
44の一部の上に、ゲート絶縁膜45を介し形成されたゲー
ト電極46を、ソース領域43及びチャネルベース領域44上
にソース電極47を、またドレイン領域41直下にドレイン
電極48を有する。
【０００５】このMOS FET のゲート・ソース(G−S)間に
設けられた保護ダイオード40D は、図５に示したように
双方向ダイオードとなっており、N 型エピタキシャル層
42上の絶縁膜49上にG −S 方向に順に形成された、NPNP
N 接合のダイオードから構成されている。接続関係は、
一端のN 型拡散領域40N とソース電極47を、他端のＮ型
拡散領域40N とAl層で形成されたゲート配線46ｂを電気
的に接続している。
設けられた保護ダイオード40D は、図５に示したように
双方向ダイオードとなっており、N 型エピタキシャル層
42上の絶縁膜49上にG −S 方向に順に形成された、NPNP
N 接合のダイオードから構成されている。接続関係は、
一端のN 型拡散領域40N とソース電極47を、他端のＮ型
拡散領域40N とAl層で形成されたゲート配線46ｂを電気
的に接続している。
【０００６】上面からみると、図4(a)のように、縦形MO
S FET の四角形のゲートパッド46aを、上記構成の保護
ダイオード40が環状に囲っている。尚、保護ダイオード
40と最近接するソース電極47直下のP 型拡散領域43には
N+型ソース領域44はない。これは、 N+型ソース領域44
は、入力OFF 後この領域に電荷が残留し易く、次回の入
力ON時にMOS FET へ過大電流を流す可能性が高い、すな
わちゲート絶縁膜45の破壊を招き易いからである。
S FET の四角形のゲートパッド46aを、上記構成の保護
ダイオード40が環状に囲っている。尚、保護ダイオード
40と最近接するソース電極47直下のP 型拡散領域43には
N+型ソース領域44はない。これは、 N+型ソース領域44
は、入力OFF 後この領域に電荷が残留し易く、次回の入
力ON時にMOS FET へ過大電流を流す可能性が高い、すな
わちゲート絶縁膜45の破壊を招き易いからである。
【０００７】
【発明が解決しようとする課題】図4(a)及び(b) に示し
た構造の半導体装置において、保護ダイオードの接合面
積S は、保護ダイオードの周囲長 Ltot ×NP接合面の膜
厚ｔに比例している。周知のとうり、 Ltot の増加はチ
ップサイズの大型化につながる。また、ｔの増加は、MO
S FET のゲート電極となるPoly Si 膜と、保護ダイオー
ドになるPolySi 膜とを同時に形成しているため製造工
程上難しい。また、別々にPoly Si 膜を形成する方法も
考えられるが、製造工程が複雑になる。
た構造の半導体装置において、保護ダイオードの接合面
積S は、保護ダイオードの周囲長 Ltot ×NP接合面の膜
厚ｔに比例している。周知のとうり、 Ltot の増加はチ
ップサイズの大型化につながる。また、ｔの増加は、MO
S FET のゲート電極となるPoly Si 膜と、保護ダイオー
ドになるPolySi 膜とを同時に形成しているため製造工
程上難しい。また、別々にPoly Si 膜を形成する方法も
考えられるが、製造工程が複雑になる。
【０００８】従って、従来はS を大きくとれず、過大サ
ージ電圧が印加されると、保護ダイオードが破壊され、
結果的にMOS FET のサージ耐量が低下する問題点があっ
た。そこで、本発明は上記問題を解決し、縦形MOS FET
のG −S 間に設けられた保護ダイオードのサージ耐量の
向上を目的とする。
ージ電圧が印加されると、保護ダイオードが破壊され、
結果的にMOS FET のサージ耐量が低下する問題点があっ
た。そこで、本発明は上記問題を解決し、縦形MOS FET
のG −S 間に設けられた保護ダイオードのサージ耐量の
向上を目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置では、半導体基板に形成され
た、ソース、ゲート及びドレインを有するMOS FET と、
前記半導体基板上に形成された第一導電型の第一の不純
物領域と、この第一の不純物領域表面上に直接形成され
た第二導電型の第二の不純物領域とを有し、前記第一の
不純物領域を入力端子と電気的に接続し、前記第二の不
純物領域を前記MOS FET のゲートと電気的に接続するこ
とを特徴とする。
に、本発明の半導体装置では、半導体基板に形成され
た、ソース、ゲート及びドレインを有するMOS FET と、
前記半導体基板上に形成された第一導電型の第一の不純
物領域と、この第一の不純物領域表面上に直接形成され
た第二導電型の第二の不純物領域とを有し、前記第一の
不純物領域を入力端子と電気的に接続し、前記第二の不
純物領域を前記MOS FET のゲートと電気的に接続するこ
とを特徴とする。
【００１０】また、本発明の半導体装置では、半導体基
板に形成された、ソース、ゲート及びドレインを有する
MOS FET と、前記半導体基板上に形成された第一導電型
の第一の不純物領域と、この第一の不純物領域と電気的
に接続された第二導電型の第二の不純物領域と、この第
二の不純物領域と電気的に接続された第一導電型の第三
の不純物領域を有し、これら不純物領域同士が電気的に
接続された面の内、少なくとも一つ以上は前記半導体基
板の表面と実質上平行であり、且つ第一の不純物領域を
入力端子と電気的に接続し、前記第三の不純物領域を前
記MOS FET のゲートと電気的に接続することを特徴とす
る。
板に形成された、ソース、ゲート及びドレインを有する
MOS FET と、前記半導体基板上に形成された第一導電型
の第一の不純物領域と、この第一の不純物領域と電気的
に接続された第二導電型の第二の不純物領域と、この第
二の不純物領域と電気的に接続された第一導電型の第三
の不純物領域を有し、これら不純物領域同士が電気的に
接続された面の内、少なくとも一つ以上は前記半導体基
板の表面と実質上平行であり、且つ第一の不純物領域を
入力端子と電気的に接続し、前記第三の不純物領域を前
記MOS FET のゲートと電気的に接続することを特徴とす
る。
【００１１】尚、上記入力端子に代えて、交互に電気的
に接続されたＮ( Ｎは自然数) 個の第一導電型の不純物
領域とＮ個の第二導電型の不純物領域のうち、一端側の
第一導電型の不純物領域を第一の不純物領域に電気的に
接続し、他端側の第二導電型の不純物領域を入力端子に
電気的に接続し、入力端子とMOS FET のゲート間におい
て不純物領域同士が電気的に接続された面の内、少なく
とも一つ以上は前記半導体基板の表面と実質的に平行で
あることを特徴とする。
に接続されたＮ( Ｎは自然数) 個の第一導電型の不純物
領域とＮ個の第二導電型の不純物領域のうち、一端側の
第一導電型の不純物領域を第一の不純物領域に電気的に
接続し、他端側の第二導電型の不純物領域を入力端子に
電気的に接続し、入力端子とMOS FET のゲート間におい
て不純物領域同士が電気的に接続された面の内、少なく
とも一つ以上は前記半導体基板の表面と実質的に平行で
あることを特徴とする。
【００１２】尚、上記不純物領域同士が直接接する接合
面は、半導体基板の表面と実質的に平行でない面を含む
ことを特徴とする。尚、上記ゲートと電気的に接続する
ゲート配線下に、上記不純物領域同士の接合面を有する
ことを特徴とする。
面は、半導体基板の表面と実質的に平行でない面を含む
ことを特徴とする。尚、上記ゲートと電気的に接続する
ゲート配線下に、上記不純物領域同士の接合面を有する
ことを特徴とする。
【００１３】
【作用】本発明の保護ダイオードをNP接合型、及びNPN
接合型を例に説明する。縦形MOS FET のソース領域を最
上層に有す基板において、そのソース・ゲート間にある
基板表面に、絶縁膜を介して保護ダイオードを構成する
N 型拡散領域とP 型拡散領域を有し、この接合方向を、
基板の主表面に対する垂直方向のみだけでなく、平行方
向に設ける。
接合型を例に説明する。縦形MOS FET のソース領域を最
上層に有す基板において、そのソース・ゲート間にある
基板表面に、絶縁膜を介して保護ダイオードを構成する
N 型拡散領域とP 型拡散領域を有し、この接合方向を、
基板の主表面に対する垂直方向のみだけでなく、平行方
向に設ける。
【００１４】このNP接合ダイオードの場合は、 N型拡散
領域とソースを、P 型拡散領域とゲートを電気的に接続
する。また、NPN 接合ダイオードの場合は、P 型拡散領
域に対し、基板の主表面に対する垂直方向のみだけでな
く、平行方向にも接合するN 型拡散領域を設ける。そし
て、一方のN 型拡散領域とソースを、他方のN 型拡散領
域とゲートを電気的に接続する。
領域とソースを、P 型拡散領域とゲートを電気的に接続
する。また、NPN 接合ダイオードの場合は、P 型拡散領
域に対し、基板の主表面に対する垂直方向のみだけでな
く、平行方向にも接合するN 型拡散領域を設ける。そし
て、一方のN 型拡散領域とソースを、他方のN 型拡散領
域とゲートを電気的に接続する。
【００１５】すなわち、基本的には、NP接合面を基板の
主表面に対する垂直方向のみだけでなく、平行方向に設
ける。この様な配置をとれば、上からみた保護ダイオー
ドの占める基板面積は従来と同じであっても、接合面積
が増加するため、保護ダイオード自身の耐量が向上す
る。
主表面に対する垂直方向のみだけでなく、平行方向に設
ける。この様な配置をとれば、上からみた保護ダイオー
ドの占める基板面積は従来と同じであっても、接合面積
が増加するため、保護ダイオード自身の耐量が向上す
る。
【００１６】
【実施例】以下、図面を参照して本発明の半導体装置を
説明する。図1(a)は本発明の第一の実施例の半導体装置
の上面図、図1(b)は図1(a)のI −IIに沿った線からみた
断面図、図1(c)は図1(b)のうち保護ダイオード部分の拡
大図である。
説明する。図1(a)は本発明の第一の実施例の半導体装置
の上面図、図1(b)は図1(a)のI −IIに沿った線からみた
断面図、図1(c)は図1(b)のうち保護ダイオード部分の拡
大図である。
【００１７】図1(b)のように、この縦形MOS FET は、ド
レイン領域11となるN +型半導体基板の表面にエピタキ
シャル成長したN 型エピタキシャル層12を有し、この層
にP型チャネルベース領域13、及びN +型ソース領域14を
有する。そして、チャネルベース領域13間及びソース領
域14一部の上にゲート絶縁膜15を介し形成されたゲート
電極16、同じチャネルベース領域13にある2 つのソース
領域14と電気的に接続するソース電極17、またドレイン
領域11直下にドレイン電極18を有する。
レイン領域11となるN +型半導体基板の表面にエピタキ
シャル成長したN 型エピタキシャル層12を有し、この層
にP型チャネルベース領域13、及びN +型ソース領域14を
有する。そして、チャネルベース領域13間及びソース領
域14一部の上にゲート絶縁膜15を介し形成されたゲート
電極16、同じチャネルベース領域13にある2 つのソース
領域14と電気的に接続するソース電極17、またドレイン
領域11直下にドレイン電極18を有する。
【００１８】このMOS FET の保護ダイオード10D は、図
1(c)のようにNPNPN ダイオードとなっており、ゲート・
ソース(G−S)間のN 型エピタキシャル層12上の絶縁膜19
D 上に、絶縁膜19U により分離された３つのP 型拡散領
域10P を有し、このP 型拡散領域10P 上に N+ 型拡散領
域10N を有している。そして、直接接触していないＰ型
拡散領域10P と N+ 型拡散領域10N とは、この領域を覆
う絶縁膜19U の一部を開孔しAl配線10C により接続され
ている。そして、一番端の N+ 型拡散領域10Nとソース
電極17を、他端の N+ 型拡散領域10N とAl層で形成され
たゲート配線16b を電気的に接続している。
1(c)のようにNPNPN ダイオードとなっており、ゲート・
ソース(G−S)間のN 型エピタキシャル層12上の絶縁膜19
D 上に、絶縁膜19U により分離された３つのP 型拡散領
域10P を有し、このP 型拡散領域10P 上に N+ 型拡散領
域10N を有している。そして、直接接触していないＰ型
拡散領域10P と N+ 型拡散領域10N とは、この領域を覆
う絶縁膜19U の一部を開孔しAl配線10C により接続され
ている。そして、一番端の N+ 型拡散領域10Nとソース
電極17を、他端の N+ 型拡散領域10N とAl層で形成され
たゲート配線16b を電気的に接続している。
【００１９】ここで、本発明の作用であるNPの接合面積
の増加を概算するため、仮に、 N+型拡散領域10N の膜
厚をｔμｍ、上面からみた P型拡散領域10P と N+ 型拡
散領域10N との接合長をI −II方向に向かって1/6L，1/
12L ，1/12L μｍ、これと垂直方向の長さをL μｍとお
く。
の増加を概算するため、仮に、 N+型拡散領域10N の膜
厚をｔμｍ、上面からみた P型拡散領域10P と N+ 型拡
散領域10N との接合長をI −II方向に向かって1/6L，1/
12L ，1/12L μｍ、これと垂直方向の長さをL μｍとお
く。
【００２０】PN接合の総面積は、約4(L/3 ＋ｔ)Lであ
る。図4 に示した従来例の保護ダイオードのPN接合の総
面積は、約4 ｔＬのオーダとなる。実際L は数百μm 、
ｔは10-1〜数μｍであることを考慮すると、従来より数
10倍の接合面積を得ることができる。
る。図4 に示した従来例の保護ダイオードのPN接合の総
面積は、約4 ｔＬのオーダとなる。実際L は数百μm 、
ｔは10-1〜数μｍであることを考慮すると、従来より数
10倍の接合面積を得ることができる。
【００２１】従って、チップサイズを変えることなく、
従来より耐量が向上した保護ダイオード10を得ることが
できる。しかも、図4 に示した形状の保護ダイオード40
は接合面積を稼ぐためゲートパット46a 周囲に形成して
いるのに比べ、本実施例の保護ダイオード10はゲートパ
ッド16b 下に形成できるため、従来より耐量を向上させ
た上で、チップ面積の縮小を図ることができる。
従来より耐量が向上した保護ダイオード10を得ることが
できる。しかも、図4 に示した形状の保護ダイオード40
は接合面積を稼ぐためゲートパット46a 周囲に形成して
いるのに比べ、本実施例の保護ダイオード10はゲートパ
ッド16b 下に形成できるため、従来より耐量を向上させ
た上で、チップ面積の縮小を図ることができる。
【００２２】以上より、本実施例によれば、保護ダイオ
ード10の耐量が向上するため、MOSFET のサージ耐量の
向上を図る事ができる。次に、第二の実施例を挙げる。
尚、第一の実施例の説明と共通する部分については、説
明を割愛する。
ード10の耐量が向上するため、MOSFET のサージ耐量の
向上を図る事ができる。次に、第二の実施例を挙げる。
尚、第一の実施例の説明と共通する部分については、説
明を割愛する。
【００２３】図2(a)は本発明の第二の実施例の半導体装
置の上面図、(b) は(a) のI −IIに沿った線からみた断
面図である。縦形MOS FET の構成は第一の実施例とおな
じである。このMOS FET の保護ダイオード20D は、NPNP
N ダイオードとなっており、ゲート・ソース(G−S)間の
N 型エピタキシャル層22上の絶縁膜29上に、Ｇ−S 方向
にNPNPN ダイオードを有す。このダイオードは、具体的
には２つのＰ型拡散領域20P の表面及び一端を覆う、段
差を有する３つのＮ型拡散領域20N から構成されてい
る。尚この３つのN 型拡散領域20N 同士は電気的に分離
している。接続関係は、一端のN 型拡散領域20Nとソー
ス電極27を、他端のＮ型拡散領域20N とAl層で形成され
たゲート配線26bを電気的に接続している。この例で
は、ゲート配線下に保護ダイオードがあるため、ゲート
配線と接続をとる部分以外はN 型拡散領域20N 及びP 型
拡散領域20P上は絶縁膜29a で覆っている。
置の上面図、(b) は(a) のI −IIに沿った線からみた断
面図である。縦形MOS FET の構成は第一の実施例とおな
じである。このMOS FET の保護ダイオード20D は、NPNP
N ダイオードとなっており、ゲート・ソース(G−S)間の
N 型エピタキシャル層22上の絶縁膜29上に、Ｇ−S 方向
にNPNPN ダイオードを有す。このダイオードは、具体的
には２つのＰ型拡散領域20P の表面及び一端を覆う、段
差を有する３つのＮ型拡散領域20N から構成されてい
る。尚この３つのN 型拡散領域20N 同士は電気的に分離
している。接続関係は、一端のN 型拡散領域20Nとソー
ス電極27を、他端のＮ型拡散領域20N とAl層で形成され
たゲート配線26bを電気的に接続している。この例で
は、ゲート配線下に保護ダイオードがあるため、ゲート
配線と接続をとる部分以外はN 型拡散領域20N 及びP 型
拡散領域20P上は絶縁膜29a で覆っている。
【００２４】仮にP 型拡散領域20P 及びN 型拡散領域20
N の膜厚をｔμｍ、上面からみた P型拡散領域20P と N
+ 拡散領域20N との接合長をI −II方向に向かって1/12
L ，1/12L ，1/12L ，1/12L μｍ、これと垂直な方向の
長さをL μｍとおく。
N の膜厚をｔμｍ、上面からみた P型拡散領域20P と N
+ 拡散領域20N との接合長をI −II方向に向かって1/12
L ，1/12L ，1/12L ，1/12L μｍ、これと垂直な方向の
長さをL μｍとおく。
【００２５】PN接合の総面積は、約4(1/12L ＋ｔ)Lであ
る。図4 に示した従来例の保護ダイオードの一つのPNの
接合面積は、4 ｔＬのオーダとなる。実際L は数百μm
、Tは10-1〜数μｍであることを考慮すると、従来より
数倍の接合面積を得るとができる。
る。図4 に示した従来例の保護ダイオードの一つのPNの
接合面積は、4 ｔＬのオーダとなる。実際L は数百μm
、Tは10-1〜数μｍであることを考慮すると、従来より
数倍の接合面積を得るとができる。
【００２６】従って、従来のチップサイズのまま、保護
ダイオード20の耐量を向上することができるため、MOS
FET のサージ耐量も向上する。尚、本発明は、第１及び
第２の実施例に限定されず、例えば以下に示す様に、変
更しても良い。
ダイオード20の耐量を向上することができるため、MOS
FET のサージ耐量も向上する。尚、本発明は、第１及び
第２の実施例に限定されず、例えば以下に示す様に、変
更しても良い。
【００２７】ソース又はゲートと接続する拡散領域は、
N 型であってもP 型であっても良い。 また、NP接続の
数は特に限定されないが、双方向ダイオードになるよう
にNP・・・N または、PN・・・P と両端の拡散領域の導
電型は同じ方が好ましい。
N 型であってもP 型であっても良い。 また、NP接続の
数は特に限定されないが、双方向ダイオードになるよう
にNP・・・N または、PN・・・P と両端の拡散領域の導
電型は同じ方が好ましい。
【００２８】また、保護ダイオードの形状は、上述した
ものに限定されない。例えば、上述した縦形MOS FET の
ソース・ゲート間に設けられた保護ダイオードは図3 の
ような形状であっても良い。すなわち、中央からN 型拡
散領域30N ・P 型拡散領域30P ・N 型拡散領域30N ・P
型拡散領域30P ・N 型拡散領域30N が形成され、( 第一
の実施例と同じように、最外郭にあるN 型拡散領域30N
にP 型拡散領域30P が、このP 型拡散領域30P にN 型拡
散領域30N と順々に形成されている) 、各々NP接合面は
基板の主表面に対する垂直方向のみだけでなく、平行方
向に設けられている。（電気的接続関係は、中央のN 型
拡散領域とゲート配線が、最外郭のN 型拡散領域とソー
スが接続されている。） すなわち、1 つ以上のNP接続を有する場合、接合面が基
板の主表面に対し垂直及び平行方向に設けられているNP
接続を1 つ以上有すれば、その形状は特に限定されな
い。このような形状のNP接続を多くできるほど、この保
護ダイオードの耐量は向上する効果を期待できる。
ものに限定されない。例えば、上述した縦形MOS FET の
ソース・ゲート間に設けられた保護ダイオードは図3 の
ような形状であっても良い。すなわち、中央からN 型拡
散領域30N ・P 型拡散領域30P ・N 型拡散領域30N ・P
型拡散領域30P ・N 型拡散領域30N が形成され、( 第一
の実施例と同じように、最外郭にあるN 型拡散領域30N
にP 型拡散領域30P が、このP 型拡散領域30P にN 型拡
散領域30N と順々に形成されている) 、各々NP接合面は
基板の主表面に対する垂直方向のみだけでなく、平行方
向に設けられている。（電気的接続関係は、中央のN 型
拡散領域とゲート配線が、最外郭のN 型拡散領域とソー
スが接続されている。） すなわち、1 つ以上のNP接続を有する場合、接合面が基
板の主表面に対し垂直及び平行方向に設けられているNP
接続を1 つ以上有すれば、その形状は特に限定されな
い。このような形状のNP接続を多くできるほど、この保
護ダイオードの耐量は向上する効果を期待できる。
【００２９】尚、上記した実施例ではN チャネルのシリ
コンゲート縦形MOS FET についての例を示したが、本発
明が他の構造の縦形MOS FET についても適用できること
は当然である。
コンゲート縦形MOS FET についての例を示したが、本発
明が他の構造の縦形MOS FET についても適用できること
は当然である。
【００３０】
【発明の効果】本発明は、上述のように構成されている
ので、サージ耐量の向上が図れる。
ので、サージ耐量の向上が図れる。
【図１】(a) は本発明の第一の実施例の半導体装置の上
面図、(b) は(a) のI −IIに沿った線からみた断面図で
ある。(c) は(b) の一部の拡大図である。
面図、(b) は(a) のI −IIに沿った線からみた断面図で
ある。(c) は(b) の一部の拡大図である。
【図２】(a) は本発明の第二の実施例の半導体装置の上
面図、(b) は(a) のI −IIに沿った線からみた断面図、
面図、(b) は(a) のI −IIに沿った線からみた断面図、
【図３】本発明の第三の実施例の半導体装置の上面図で
ある。
ある。
【図４】(a) は従来の半導体装置の上面図、(b) は(a)
のI −IIに沿った線からみた断面図である。
のI −IIに沿った線からみた断面図である。
【図５】図４に示した半導体装置の等価回路図である。
10、20、30、40 保護ダイオード 10C Al配線 10N 、20N 、30N 、40N N 型拡散領域 10P 、20P 、30P 、40P P 型拡散領域 11、21、31、41 ドレイン領域 12、22、32、42 エピタキシャル層 13、23、33、43 チャネルベース領域 14、24、34、44 ソース領域 15、25 トンネル絶縁膜 16、26 ゲート電極 16a 、26a 、36a 、46a ゲートパッド 16b 、26b 、46b ゲート配線 17、27、37、47 ソース電極 18、28、38、48 ドレイン電極 19、29、39、49 絶縁膜
Claims (5)
- 【請求項１】 半導体基板に形成された、ソース、ゲー
ト及びドレインを有するMOS FET と、前記半導体基板上
に形成された第一導電型の第一の不純物領域と、この第
一の不純物領域表面上に直接形成された第二導電型の第
二の不純物領域とを有し、前記第一の不純物領域を入力
端子と電気的に接続し、前記第二の不純物領域を前記MO
S FET のゲートと電気的に接続することを特徴とする半
導体装置。 - 【請求項２】 半導体基板に形成された、ソース、ゲー
ト及びドレインを有するMOS FET と、前記半導体基板上
に形成された第一導電型の第一の不純物領域と、この第
一の不純物領域と電気的に接続された第二導電型の第二
の不純物領域と、この第二の不純物領域と電気的に接続
された第一導電型の第三の不純物領域を有し、これら不
純物領域同士が電気的に接続された面の内、少なくとも
一つ以上は前記半導体基板の表面と実質上平行であり、
且つ第一の不純物領域を入力端子と電気的に接続し、前
記第三の不純物領域を前記MOS FET のゲートと電気的に
接続することを特徴とする半導体装置。 - 【請求項３】 上記入力端子に代えて、 交互に電気的
に接続されたＮ( Ｎは自然数) 個の第一導電型の不純物
領域とＮ個の第二導電型の不純物領域のうち、一端側の
第一導電型の不純物領域を第一の不純物領域に電気的に
接続し、他端側の第二導電型の不純物領域を入力端子に
電気的に接続し、入力端子とMOS FET のゲート間におい
て不純物領域同士が電気的に接続された面の内、少なく
とも一つ以上は前記半導体基板の表面と実質的に平行で
あることを特徴とする請求項１又は請求項２記載の半導
体装置。 - 【請求項４】 上記不純物領域同士が直接接する接合面
は、半導体基板の表面と実質的に平行でない面を含むこ
とを特徴とする請求項１又は請求項２又は請求項３記載
の半導体装置。 - 【請求項５】 上記ゲートと電気的に接続するゲート配
線下に、上記不純物領域同士の接合面を有することを特
徴とする請求項１又は請求項２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25479795A JPH0997901A (ja) | 1995-10-02 | 1995-10-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25479795A JPH0997901A (ja) | 1995-10-02 | 1995-10-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0997901A true JPH0997901A (ja) | 1997-04-08 |
Family
ID=17270032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25479795A Pending JPH0997901A (ja) | 1995-10-02 | 1995-10-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0997901A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100292624B1 (ko) * | 1998-06-29 | 2001-09-17 | 박종섭 | 정전기방전보호회로에서의게이트전극제조방법 |
| US6495863B2 (en) | 2000-10-31 | 2002-12-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having diode for input protection circuit of MOS structure device |
| JP2005347293A (ja) * | 2004-05-31 | 2005-12-15 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2009043953A (ja) * | 2007-08-09 | 2009-02-26 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP2010034188A (ja) * | 2008-07-28 | 2010-02-12 | Nec Electronics Corp | 半導体装置 |
-
1995
- 1995-10-02 JP JP25479795A patent/JPH0997901A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100292624B1 (ko) * | 1998-06-29 | 2001-09-17 | 박종섭 | 정전기방전보호회로에서의게이트전극제조방법 |
| US6495863B2 (en) | 2000-10-31 | 2002-12-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having diode for input protection circuit of MOS structure device |
| JP2005347293A (ja) * | 2004-05-31 | 2005-12-15 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2009043953A (ja) * | 2007-08-09 | 2009-02-26 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP2010034188A (ja) * | 2008-07-28 | 2010-02-12 | Nec Electronics Corp | 半導体装置 |
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