JP2003174169A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2003174169A JP2003174169A JP2001374256A JP2001374256A JP2003174169A JP 2003174169 A JP2003174169 A JP 2003174169A JP 2001374256 A JP2001374256 A JP 2001374256A JP 2001374256 A JP2001374256 A JP 2001374256A JP 2003174169 A JP2003174169 A JP 2003174169A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- region
- type
- breakdown voltage
- outer peripheral
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 68
- 230000002093 peripheral effect Effects 0.000 claims description 60
- 239000010410 layer Substances 0.000 claims description 51
- 230000015556 catabolic process Effects 0.000 claims description 40
- 239000000758 substrate Substances 0.000 claims description 11
- 239000002344 surface layer Substances 0.000 claims description 11
- 239000012535 impurity Substances 0.000 claims description 2
- 230000001681 protective effect Effects 0.000 claims description 2
- 230000005684 electric field Effects 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 ゲート電極と電気的に接続されているフィー
ルドプレートリングの外周側端部の下に位置するＬＯＣ
ＯＳ酸化膜のサージに対する信頼性を向上させることが
できる半導体装置を提供する。 【解決手段】 外周耐圧部において、ｎ-型層１Ｂの表
層部の外周ｐ型ウェル１３の外周側終端１３Ｅが、ゲー
ト配線１９と電気的に接続されている最内周側のフィー
ルドプレートリング１７ａとこの隣に形成されているフ
ィールドプレートリング１７ｂとの間に位置するように
外周ｐ型ウェル１３を配置する。
ルドプレートリングの外周側端部の下に位置するＬＯＣ
ＯＳ酸化膜のサージに対する信頼性を向上させることが
できる半導体装置を提供する。 【解決手段】 外周耐圧部において、ｎ-型層１Ｂの表
層部の外周ｐ型ウェル１３の外周側終端１３Ｅが、ゲー
ト配線１９と電気的に接続されている最内周側のフィー
ルドプレートリング１７ａとこの隣に形成されているフ
ィールドプレートリング１７ｂとの間に位置するように
外周ｐ型ウェル１３を配置する。
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳＦＥＴ、絶縁
ゲート型バイポーラトランジスタ（以下、ＩＧＢＴと記
す）などの半導体素子を備える半導体装置に関するもの
である。
ゲート型バイポーラトランジスタ（以下、ＩＧＢＴと記
す）などの半導体素子を備える半導体装置に関するもの
である。
【０００２】
【従来の技術】従来、ＩＧＢＴなどの半導体素子を備え
る半導体装置において、サージ耐量を向上させるための
手段が外周部に形成されている（特開平１０−１６３４
８２号公報参照）。
る半導体装置において、サージ耐量を向上させるための
手段が外周部に形成されている（特開平１０−１６３４
８２号公報参照）。
【０００３】図３に従来のＩＧＢＴを有する半導体装置
の断面の一例を示す。図の右側部分は複数の半導体素子
が形成されている領域の一部分であり、以下ではセル部
と記す。また、図中のセル部よりも左側の部分はセル部
の外周に形成されている外周耐圧部である。
の断面の一例を示す。図の右側部分は複数の半導体素子
が形成されている領域の一部分であり、以下ではセル部
と記す。また、図中のセル部よりも左側の部分はセル部
の外周に形成されている外周耐圧部である。
【０００４】半導体基板１において、ｐ+型層１Ａの上
にｎ-型層１Ｂが形成されている。そして、この半導体
基板１はｐ+型層１Ａ側の表面を裏面１ａ、ｎ-型層１Ｂ
側の表面を主表面１ｂとし、裏面１ａ上にはコレクタ電
極２が形成されている。
にｎ-型層１Ｂが形成されている。そして、この半導体
基板１はｐ+型層１Ａ側の表面を裏面１ａ、ｎ-型層１Ｂ
側の表面を主表面１ｂとし、裏面１ａ上にはコレクタ電
極２が形成されている。
【０００５】外周耐圧部では、ｎ-型層１Ｂの表層部に
外周ｐ型ウェル１３’が形成されている。この外周ｐ型
ウェル１３’のセル部から離れた側の一部分と重なって
外周ｐ型ウェル１３’よりも接合深さが浅い最外周ｐ型
ウェル１４が形成されている。そして、ｎ-型層１Ｂの
表層部の最外周にはｎ+型層１５が形成されている。ま
た、ｎ-型層１Ｂ表面上に形成されたＬＯＣＯＳ酸化膜
１６の上に複数のフィールドプレートリング１７ａ〜１
７ｅが外周ｐ型ウェル１３’の上からｎ+型層１５のセ
ル部側の端部にかけて形成されている。さらにこれら複
数のフィールドプレートリング１７ａ〜１７ｅのそれぞ
れの間にポリシリコン等で形成されたツェナーダイオー
ド１８ａ〜１８ｄがそれぞれ配置され、これらが電気的
に接続されている。そして、フィールドプレートリング
１７ａはゲート配線１９と接続され、フィールドプレー
トリング１７ｅはｎ+型領域１５と接続されている。
外周ｐ型ウェル１３’が形成されている。この外周ｐ型
ウェル１３’のセル部から離れた側の一部分と重なって
外周ｐ型ウェル１３’よりも接合深さが浅い最外周ｐ型
ウェル１４が形成されている。そして、ｎ-型層１Ｂの
表層部の最外周にはｎ+型層１５が形成されている。ま
た、ｎ-型層１Ｂ表面上に形成されたＬＯＣＯＳ酸化膜
１６の上に複数のフィールドプレートリング１７ａ〜１
７ｅが外周ｐ型ウェル１３’の上からｎ+型層１５のセ
ル部側の端部にかけて形成されている。さらにこれら複
数のフィールドプレートリング１７ａ〜１７ｅのそれぞ
れの間にポリシリコン等で形成されたツェナーダイオー
ド１８ａ〜１８ｄがそれぞれ配置され、これらが電気的
に接続されている。そして、フィールドプレートリング
１７ａはゲート配線１９と接続され、フィールドプレー
トリング１７ｅはｎ+型領域１５と接続されている。
【０００６】この構造では、フィールドプレートリング
１７ａ〜１７ｅとツェナーダイオード１８ａ〜１８ｄと
をセル部から外周に向かって一定間隔にて配置すること
で、サージが印加されたとき、ｎ-型層１Ｂの表層部に
おける外周ｐ型ウェル１３’から外側に向かう方向の電
位が均等に分布されている。
１７ａ〜１７ｅとツェナーダイオード１８ａ〜１８ｄと
をセル部から外周に向かって一定間隔にて配置すること
で、サージが印加されたとき、ｎ-型層１Ｂの表層部に
おける外周ｐ型ウェル１３’から外側に向かう方向の電
位が均等に分布されている。
【０００７】図４（ａ）にサージが印加されたときのこ
の半導体装置の一部の断面における等電位分布のシミュ
レーション結果を示す。なお、このときのｄＶ／ｄｔは
約２ｋＶ／１ｎｓである。この半導体装置に逆バイアス
がかかると外周耐圧部において、ｎ-型層１Ｂと外周ｐ
型ウェル１３’とによるｐｎ接合の空乏層はｐｎ接合面
から離れる方向で、ｎ-型層１Ｂ側に向かって広がって
いる。そして、外周ｐ型ウェル１３’から最外周側に向
かって空乏層が延びていることから、複数のフィールド
プレートリング１７ａ〜１７ｅの電位に応じて図４
（ａ）に示すように、均等に電位が分布している。
の半導体装置の一部の断面における等電位分布のシミュ
レーション結果を示す。なお、このときのｄＶ／ｄｔは
約２ｋＶ／１ｎｓである。この半導体装置に逆バイアス
がかかると外周耐圧部において、ｎ-型層１Ｂと外周ｐ
型ウェル１３’とによるｐｎ接合の空乏層はｐｎ接合面
から離れる方向で、ｎ-型層１Ｂ側に向かって広がって
いる。そして、外周ｐ型ウェル１３’から最外周側に向
かって空乏層が延びていることから、複数のフィールド
プレートリング１７ａ〜１７ｅの電位に応じて図４
（ａ）に示すように、均等に電位が分布している。
【０００８】
【発明が解決しようとする課題】図４（ａ）中のフィー
ルドプレートリング１７ａの外周側端部１７ａＥ近辺の
領域Ｂを拡大したものを図４（ｂ）に示す。
ルドプレートリング１７ａの外周側端部１７ａＥ近辺の
領域Ｂを拡大したものを図４（ｂ）に示す。
【０００９】しかしながら、図４（ｂ）に示すように、
最外周ｐ型ウェル１４の外周側終端１４Ｅが、フィール
ドプレートリング１７ａとその隣のフィールドプレート
リング１７ｂとの間から離れていることから、フィール
ドプレートリング１７ａ、１７ｂの間の電位に相当する
等電位線は、外周ｐ型ウェル１３’及び最外周ｐ型ウェ
ル１４側から、フィールドプレートリング１７ａ、１７
ｂの間に向かってＬＯＣＯＳ酸化膜１６に沿って延び、
フィールドプレートリング１７ａ、１７ｂ間に達してい
る状態となっている。このため、フィールドプレートリ
ング１７ａの外周側端部１７ａＥの下に位置するＬＯＣ
ＯＳ酸化膜１６において、等電位線が集中し、フィール
ドプレートリング１７ａの外周側端部１７ａＥの下に位
置するＬＯＣＯＳ酸化膜１６での電界強度が大きくなっ
ている。このことから、外周側端部１７ａＥの下に位置
するＬＯＣＯＳ酸化膜１６のサージに対する信頼性の低
下を引き起こす可能性が高いことが推測される。
最外周ｐ型ウェル１４の外周側終端１４Ｅが、フィール
ドプレートリング１７ａとその隣のフィールドプレート
リング１７ｂとの間から離れていることから、フィール
ドプレートリング１７ａ、１７ｂの間の電位に相当する
等電位線は、外周ｐ型ウェル１３’及び最外周ｐ型ウェ
ル１４側から、フィールドプレートリング１７ａ、１７
ｂの間に向かってＬＯＣＯＳ酸化膜１６に沿って延び、
フィールドプレートリング１７ａ、１７ｂ間に達してい
る状態となっている。このため、フィールドプレートリ
ング１７ａの外周側端部１７ａＥの下に位置するＬＯＣ
ＯＳ酸化膜１６において、等電位線が集中し、フィール
ドプレートリング１７ａの外周側端部１７ａＥの下に位
置するＬＯＣＯＳ酸化膜１６での電界強度が大きくなっ
ている。このことから、外周側端部１７ａＥの下に位置
するＬＯＣＯＳ酸化膜１６のサージに対する信頼性の低
下を引き起こす可能性が高いことが推測される。
【００１０】そこで、本発明は上記点に鑑みて、ゲート
電極と電気的に接続されているフィールドプレートリン
グの外周側端部の下に位置するＬＯＣＯＳ酸化膜のサー
ジに対する信頼性を向上させる半導体装置を提供するこ
とを目的としている。
電極と電気的に接続されているフィールドプレートリン
グの外周側端部の下に位置するＬＯＣＯＳ酸化膜のサー
ジに対する信頼性を向上させる半導体装置を提供するこ
とを目的としている。
【００１１】
【課題を解決するための手段】上記目的を達成するべ
く、請求項１に記載の発明では、外周耐圧部は、半導体
領域（１３）の外周側終端（１３Ｅ）が、最内周側のフ
ィールドプレートリング（１７ａ）とこの最内周側のフ
ィールドプレートリングの隣に形成されているフィール
ドプレートリング（１７ｂ）との間に位置するように、
半導体領域が配置されていることを特徴としている。
く、請求項１に記載の発明では、外周耐圧部は、半導体
領域（１３）の外周側終端（１３Ｅ）が、最内周側のフ
ィールドプレートリング（１７ａ）とこの最内周側のフ
ィールドプレートリングの隣に形成されているフィール
ドプレートリング（１７ｂ）との間に位置するように、
半導体領域が配置されていることを特徴としている。
【００１２】これにより、ゲート電極と電気的に接続さ
れているフィールドプレートリングの外周側端部１７ａ
Ｅの下に位置するＬＯＣＯＳ酸化膜での電界集中を緩和
することができ、ＬＯＣＯＳ酸化膜のサージに対する信
頼性を向上させることができる。
れているフィールドプレートリングの外周側端部１７ａ
Ｅの下に位置するＬＯＣＯＳ酸化膜での電界集中を緩和
することができ、ＬＯＣＯＳ酸化膜のサージに対する信
頼性を向上させることができる。
【００１３】請求項２に記載の発明では、半導体層の表
層部に半導体素子を構成するための第２導電型の第２半
導体領域（３、４）が形成されており、外周耐圧部の耐
圧が半導体素子が形成されている領域よりも低くなるよ
うに、外周耐圧部の半導体領域の湾曲部の曲率半径が設
定されていることを特徴としている。
層部に半導体素子を構成するための第２導電型の第２半
導体領域（３、４）が形成されており、外周耐圧部の耐
圧が半導体素子が形成されている領域よりも低くなるよ
うに、外周耐圧部の半導体領域の湾曲部の曲率半径が設
定されていることを特徴としている。
【００１４】請求項３に記載の発明では、外周耐圧部の
耐圧が半導体素子が形成されている領域よりも７０Ｖ以
上低い構造となっていることを特徴としている。
耐圧が半導体素子が形成されている領域よりも７０Ｖ以
上低い構造となっていることを特徴としている。
【００１５】請求項４では外周耐圧部の耐圧が半導体素
子が形成されている領域よりも７０Ｖ以上低い構造とな
るように、半導体層の不純物濃度及び層の厚さが設定さ
れている。
子が形成されている領域よりも７０Ｖ以上低い構造とな
るように、半導体層の不純物濃度及び層の厚さが設定さ
れている。
【００１６】また、請求項５のように複数のフィールド
プレートリングのそれぞれの間に保護素子（１８ａ〜１
８ｄ）が形成されていても良い。なお、保護素子として
は、例えば、ツェナーダイオードや抵抗などを用いるこ
とができる。
プレートリングのそれぞれの間に保護素子（１８ａ〜１
８ｄ）が形成されていても良い。なお、保護素子として
は、例えば、ツェナーダイオードや抵抗などを用いるこ
とができる。
【００１７】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。
する実施形態に記載の具体的手段との対応関係を示すも
のである。
【００１８】
【発明の実施の形態】図１に本発明の一実施形態を適用
したＩＧＢＴを有する半導体装置の一部分の断面を示
す。図１の右側部分はセル部であり、セル部よりも左側
の部分はセル部の外周に形成されている外周耐圧部であ
る。
したＩＧＢＴを有する半導体装置の一部分の断面を示
す。図１の右側部分はセル部であり、セル部よりも左側
の部分はセル部の外周に形成されている外周耐圧部であ
る。
【００１９】半導体基板１は従来と同様に、表面側にｎ
-型層１Ｂが形成されており、裏面１ａ上にコレクタ電
極２が形成されている。
-型層１Ｂが形成されており、裏面１ａ上にコレクタ電
極２が形成されている。
【００２０】セル部では、ｎ-型層１Ｂの表層部にｐ型
ウェル３が形成されており、このｐ型ウェル３よりも接
合深さが浅く、ｐ型ウェル３と重なってｐ型ベース領域
４が形成されている。さらに、このｐ型ベース領域４の
内部にはｎ+型ソース領域５が形成されている。また、
ｎ-型層１Ｂの上面にはゲート絶縁膜６を介してポリシ
リコン等からなるゲート電極７が設けられている。そし
て、このゲート電極７の下に位置するｎ+型ソース領域
５とｎ-型層１Ｂとに挟まれたｐ型ベース領域４がチャ
ネル領域８となっている。
ウェル３が形成されており、このｐ型ウェル３よりも接
合深さが浅く、ｐ型ウェル３と重なってｐ型ベース領域
４が形成されている。さらに、このｐ型ベース領域４の
内部にはｎ+型ソース領域５が形成されている。また、
ｎ-型層１Ｂの上面にはゲート絶縁膜６を介してポリシ
リコン等からなるゲート電極７が設けられている。そし
て、このゲート電極７の下に位置するｎ+型ソース領域
５とｎ-型層１Ｂとに挟まれたｐ型ベース領域４がチャ
ネル領域８となっている。
【００２１】また、ｐ型ベース領域４の表層部のうち、
ｎ+型ソース領域５に対してチャネル領域８の反対側に
はｎ+型ソース領域５と重なってｐ+型領域９が形成され
ている。そして、ｎ-型層１Ｂの表面上に形成されたＢ
ＰＳＧまたはＰＳＧ等からなる層間絶縁膜１０の上にＡ
ｌ合金等からなるエミッタ電極１１が設けられている。
このエミッタ電極１１は層間絶縁膜１０に形成されたコ
ンタクトホール１２を通して、ｎ+型ソース領域５、ｐ+
型領域９と電気的に接続されている。
ｎ+型ソース領域５に対してチャネル領域８の反対側に
はｎ+型ソース領域５と重なってｐ+型領域９が形成され
ている。そして、ｎ-型層１Ｂの表面上に形成されたＢ
ＰＳＧまたはＰＳＧ等からなる層間絶縁膜１０の上にＡ
ｌ合金等からなるエミッタ電極１１が設けられている。
このエミッタ電極１１は層間絶縁膜１０に形成されたコ
ンタクトホール１２を通して、ｎ+型ソース領域５、ｐ+
型領域９と電気的に接続されている。
【００２２】このように、ｐ型ベース領域４とｎ+型ソ
ース領域５とｐ+型領域９とを有し、ｐ+型領域９の上の
エミッタ電極１１と、ｐ型ベース領域４の上のゲート電
極７とを有する構造を１セルとして、セル部は、これら
が複数設置された構成となっている。
ース領域５とｐ+型領域９とを有し、ｐ+型領域９の上の
エミッタ電極１１と、ｐ型ベース領域４の上のゲート電
極７とを有する構造を１セルとして、セル部は、これら
が複数設置された構成となっている。
【００２３】一方、外周耐圧部では、ｎ-型層１Ｂの表
層部のうち、最外周のセルの周りにｐ型ウェル３と接合
深さが等しい外周ｐ型ウェル１３が形成されている。ま
た、ｎ-型層１Ｂの表層部の最外周側にはｎ+型コンタク
ト領域１５が形成されている。そして、従来と同様に、
ｎ-型層１Ｂの上にはＬＯＣＯＳ酸化膜１６が形成され
ており、このＬＯＣＯＳ酸化膜１６の上にポリシリコン
あるいはＡｌ等のフィールドプレートリング１７ａ〜１
７ｅと、保護素子として、ポリシリコン等により形成さ
れたツェナーダイオード１８ａ〜１８ｄが形成されてい
る。
層部のうち、最外周のセルの周りにｐ型ウェル３と接合
深さが等しい外周ｐ型ウェル１３が形成されている。ま
た、ｎ-型層１Ｂの表層部の最外周側にはｎ+型コンタク
ト領域１５が形成されている。そして、従来と同様に、
ｎ-型層１Ｂの上にはＬＯＣＯＳ酸化膜１６が形成され
ており、このＬＯＣＯＳ酸化膜１６の上にポリシリコン
あるいはＡｌ等のフィールドプレートリング１７ａ〜１
７ｅと、保護素子として、ポリシリコン等により形成さ
れたツェナーダイオード１８ａ〜１８ｄが形成されてい
る。
【００２４】また、ＬＯＣＯＳ酸化膜１６の上に層間絶
縁膜１０が形成されている。そして、この層間絶縁膜１
０の上にゲート電極１９が設けられており、このゲート
電極１９は層間絶縁膜１０に形成されたコンタクトホー
ル２０を通してフィールドプレートリング１７ａと電気
的に接続されている。また、層間絶縁膜１０上の最外周
側には等電位プレート２１が設けられている。この等電
位プレート２１はフィールドプレートリング１７ｅと、
ｎ+型コンタクト領域１５とに電気的に接続されてい
る。
縁膜１０が形成されている。そして、この層間絶縁膜１
０の上にゲート電極１９が設けられており、このゲート
電極１９は層間絶縁膜１０に形成されたコンタクトホー
ル２０を通してフィールドプレートリング１７ａと電気
的に接続されている。また、層間絶縁膜１０上の最外周
側には等電位プレート２１が設けられている。この等電
位プレート２１はフィールドプレートリング１７ｅと、
ｎ+型コンタクト領域１５とに電気的に接続されてい
る。
【００２５】本実施形態では、外周耐圧部において、外
周ｐ型ウェル１３の外周側終端１３Ｅが、ゲート配線１
９と電気的に接続されている最内周側のフィールドプレ
ートリング１７ａとこの隣に形成されているフィールド
プレートリング１７ｂとの間に位置するように外周ｐ型
ウェル１３を形成している。
周ｐ型ウェル１３の外周側終端１３Ｅが、ゲート配線１
９と電気的に接続されている最内周側のフィールドプレ
ートリング１７ａとこの隣に形成されているフィールド
プレートリング１７ｂとの間に位置するように外周ｐ型
ウェル１３を形成している。
【００２６】ここで、図１の半導体装置にサージが印加
されたときの半導体装置の一部の断面における等電位分
布のシミュレーション結果を図２（ａ）に示す。また、
図２（ａ）中フィールドプレートリング１７ａの外周側
端部１７ａＥ近辺の領域Ｂを拡大したものを図２（ｂ）
に示す。なお、このときのｄＶ／ｄｔは約２ｋＶ／１ｎ
ｓである。
されたときの半導体装置の一部の断面における等電位分
布のシミュレーション結果を図２（ａ）に示す。また、
図２（ａ）中フィールドプレートリング１７ａの外周側
端部１７ａＥ近辺の領域Ｂを拡大したものを図２（ｂ）
に示す。なお、このときのｄＶ／ｄｔは約２ｋＶ／１ｎ
ｓである。
【００２７】本実施形態では、外周ｐ型ウェル１３の外
周側終端１３Ｅがフィールドプレートリング１７ａ、１
７ｂの間に位置していることから、図３（ｂ）に示すよ
うに、外周ｐ型ウェル１３の外周側の形状に沿って、Ｌ
ＯＣＯＳ酸化膜１６に対して垂直に等電位線がフィール
ドプレートリング１７ａとフィールドプレートリング１
７ｂとの間に延びている状態となっており、フィールド
プレートリング１７ａの外側端部の下に位置するＬＯＣ
ＯＳ酸化膜１６において、等電位線が集中していない。
周側終端１３Ｅがフィールドプレートリング１７ａ、１
７ｂの間に位置していることから、図３（ｂ）に示すよ
うに、外周ｐ型ウェル１３の外周側の形状に沿って、Ｌ
ＯＣＯＳ酸化膜１６に対して垂直に等電位線がフィール
ドプレートリング１７ａとフィールドプレートリング１
７ｂとの間に延びている状態となっており、フィールド
プレートリング１７ａの外側端部の下に位置するＬＯＣ
ＯＳ酸化膜１６において、等電位線が集中していない。
【００２８】このことから、本実施形態では、サージが
印加されたとき、フィールドプレートリング１７ａの外
周側端部１７ａＥ下のＬＯＣＯＳ酸化膜１６での電界集
中を緩和させ、電界強度を低下させることができる。こ
れにより、ＬＯＣＯＳ酸化膜１６のサージに対する信頼
性を向上させることができる。
印加されたとき、フィールドプレートリング１７ａの外
周側端部１７ａＥ下のＬＯＣＯＳ酸化膜１６での電界集
中を緩和させ、電界強度を低下させることができる。こ
れにより、ＬＯＣＯＳ酸化膜１６のサージに対する信頼
性を向上させることができる。
【００２９】また、本実施形態では、外周耐圧部の外周
ｐ型ウェル１３の表面濃度は１．０×１０17〜１．０×
１０18、接合深さは７μｍとしている。そして、本実施
形態では、外周ｐ型ウェル１３の外周側に最外周ｐ型ウ
ェル１４が形成されていない構造としているので、外周
ｐ型ウェル１３の湾曲部の曲率半径を従来よりも小さく
することができる。この場合、外周ｐ型ウェル１３の外
周側湾曲部に電界が集中し、この湾曲部での電界強度が
大きくなるため、外周耐圧部の耐圧が低下する。このと
き、セル部の耐圧も低下してしまうので、従来よりもｎ
-型層１Ｂの濃度を低く、膜厚を厚く設定している。例
えば、ｎ-型層１Ｂの濃度及び膜厚をそれぞれ約１．４
×１０14ｃｍ-3、７０μｍとしている。これにより、ｎ
-型層１Ｂとｐ型ウェル３及びｐ型ベース領域４とによ
るｐｎ接合における逆バイアス印加時の空乏層の広がり
を大きくし、空乏層での電界分布を広げることで、セル
部の耐圧を向上させ従来と同様の耐圧にすることができ
る。なお、外周耐圧部では、従来よりもｎ-型層１Ｂの
濃度を低く、膜厚を厚く設定しても、外周ｐ型ウェル１
３の湾曲部の曲率半径が小さく、湾曲部は平坦な部分よ
りも空乏層が広がり難いことから、耐圧は向上しない。
したがって、セル部よりも外周耐圧部の方が耐圧が７０
Ｖ以上低くなっており、具体的に本実施形態では、外周
耐圧部の耐圧がセル部よりも約１００Ｖ低くなってい
る。
ｐ型ウェル１３の表面濃度は１．０×１０17〜１．０×
１０18、接合深さは７μｍとしている。そして、本実施
形態では、外周ｐ型ウェル１３の外周側に最外周ｐ型ウ
ェル１４が形成されていない構造としているので、外周
ｐ型ウェル１３の湾曲部の曲率半径を従来よりも小さく
することができる。この場合、外周ｐ型ウェル１３の外
周側湾曲部に電界が集中し、この湾曲部での電界強度が
大きくなるため、外周耐圧部の耐圧が低下する。このと
き、セル部の耐圧も低下してしまうので、従来よりもｎ
-型層１Ｂの濃度を低く、膜厚を厚く設定している。例
えば、ｎ-型層１Ｂの濃度及び膜厚をそれぞれ約１．４
×１０14ｃｍ-3、７０μｍとしている。これにより、ｎ
-型層１Ｂとｐ型ウェル３及びｐ型ベース領域４とによ
るｐｎ接合における逆バイアス印加時の空乏層の広がり
を大きくし、空乏層での電界分布を広げることで、セル
部の耐圧を向上させ従来と同様の耐圧にすることができ
る。なお、外周耐圧部では、従来よりもｎ-型層１Ｂの
濃度を低く、膜厚を厚く設定しても、外周ｐ型ウェル１
３の湾曲部の曲率半径が小さく、湾曲部は平坦な部分よ
りも空乏層が広がり難いことから、耐圧は向上しない。
したがって、セル部よりも外周耐圧部の方が耐圧が７０
Ｖ以上低くなっており、具体的に本実施形態では、外周
耐圧部の耐圧がセル部よりも約１００Ｖ低くなってい
る。
【００３０】これにより、サージが半導体装置に印加さ
れたとき、外周耐圧部の外周ｐ型ウェル１３にてセル部
よりも先にブレークダウンをさせ、セル部に流れるブレ
ークダウン電流の密度を減少させることができる。この
ため、セル部でのキャリア密度を低減させ、セル部のｎ
-型層１Ｂとｐ型ベース領域４とｎ+型ソース領域５とに
よる寄生トランジスタの動作を起こし難くすることがで
きる。この結果、本実施形態では、従来の構造よりもサ
ージ耐量を２倍にすることができる。
れたとき、外周耐圧部の外周ｐ型ウェル１３にてセル部
よりも先にブレークダウンをさせ、セル部に流れるブレ
ークダウン電流の密度を減少させることができる。この
ため、セル部でのキャリア密度を低減させ、セル部のｎ
-型層１Ｂとｐ型ベース領域４とｎ+型ソース領域５とに
よる寄生トランジスタの動作を起こし難くすることがで
きる。この結果、本実施形態では、従来の構造よりもサ
ージ耐量を２倍にすることができる。
【００３１】なお、請求項１中の電極、第１導電型の半
導体層、第２導電型の半導体領域、第２導電型の第２半
導体領域は、本実施形態では、それぞれ、エミッタ電極
１１、ｎ-型層１Ｂ、外周ｐ型ウェル１３、ｐ型ウェル
３及びｐ型ベース領域４に相当している。
導体層、第２導電型の半導体領域、第２導電型の第２半
導体領域は、本実施形態では、それぞれ、エミッタ電極
１１、ｎ-型層１Ｂ、外周ｐ型ウェル１３、ｐ型ウェル
３及びｐ型ベース領域４に相当している。
【００３２】なお、上記した実施形態では、最外周ｐ型
ウェル１４を形成しない構造としていたが、最外周ｐ型
ウェル１４を形成する構造でも、この最外周ｐ型ウェル
１４の外周側終端１４Ｅがフィールドプレートリング１
７ａとフィールドプレートリング１７ｂとの間に位置す
るように配置することで、ＬＯＣＯＳ酸化膜１６のサー
ジに対する信頼性を向上させることができる。
ウェル１４を形成しない構造としていたが、最外周ｐ型
ウェル１４を形成する構造でも、この最外周ｐ型ウェル
１４の外周側終端１４Ｅがフィールドプレートリング１
７ａとフィールドプレートリング１７ｂとの間に位置す
るように配置することで、ＬＯＣＯＳ酸化膜１６のサー
ジに対する信頼性を向上させることができる。
【００３３】また、上記した実施形態では、最外周ｐ型
ウェル１４を形成しない構造とすることで、外周耐圧部
の耐圧を低下させ、それに伴うセル部の耐圧を向上させ
る手段として、従来よりもｎ-型層１Ｂの濃度を低く
し、かつ膜厚を厚くしていたが、セル部のｎ-型層１Ｂ
の表層部に形成されているｐ型ウェル３の接合深さを従
来よりも浅くすることで、セル部におけるｐ型ウェル３
とｐ+型層１Ａとの間に相当するｎ-型層１Ｂの厚さを増
加させても良い。これによっても、セル部の耐圧を向上
させ、従来の耐圧を維持することができる。
ウェル１４を形成しない構造とすることで、外周耐圧部
の耐圧を低下させ、それに伴うセル部の耐圧を向上させ
る手段として、従来よりもｎ-型層１Ｂの濃度を低く
し、かつ膜厚を厚くしていたが、セル部のｎ-型層１Ｂ
の表層部に形成されているｐ型ウェル３の接合深さを従
来よりも浅くすることで、セル部におけるｐ型ウェル３
とｐ+型層１Ａとの間に相当するｎ-型層１Ｂの厚さを増
加させても良い。これによっても、セル部の耐圧を向上
させ、従来の耐圧を維持することができる。
【００３４】また、上記した実施形態では、セル部の耐
圧は従来のままで、外周耐圧部の耐圧がセル部よりも７
０Ｖ以上低くなるような構造としていたが、セル部に形
成されている半導体素子の特性に影響を与えることがな
ければ、外周耐圧部の耐圧を従来のままにして、セル部
の耐圧が外周耐圧部よりも７０Ｖ以上高くなるような構
造としても良い。
圧は従来のままで、外周耐圧部の耐圧がセル部よりも７
０Ｖ以上低くなるような構造としていたが、セル部に形
成されている半導体素子の特性に影響を与えることがな
ければ、外周耐圧部の耐圧を従来のままにして、セル部
の耐圧が外周耐圧部よりも７０Ｖ以上高くなるような構
造としても良い。
【００３５】また、上記した実施形態では、保護素子１
８ａ〜１８ｄとして、ツェナーダイオードを用いていた
が、抵抗を用いることもできる。また、フィールドプレ
ートリング１７ａ〜１７ｅの数は５ではなく、他の数に
することもできる。
８ａ〜１８ｄとして、ツェナーダイオードを用いていた
が、抵抗を用いることもできる。また、フィールドプレ
ートリング１７ａ〜１７ｅの数は５ではなく、他の数に
することもできる。
【００３６】なお、これまでの説明では、第１導電型を
ｎ型、第２導電型をｐ型としたＮチャネルタイプのＩＧ
ＢＴを例に挙げて説明したが、各構成要素の導電型を逆
にしたＰチャネルタイプのＩＧＢＴであっても本発明を
適用することができる。また、ＩＧＢＴのうち、プレー
ナ型の縦型ＩＧＢＴを備える半導体装置に本発明の一実
施形態を適用した場合について説明したが、トレンチゲ
ート型のＩＧＢＴを備える半導体装置に適用しても良
く、また、コレクタ電極２とエミッタ電極１１とを半導
体基板１の表面１ｂ上に備える構造のＩＧＢＴを備える
半導体装置に適用しても良い。また、ｐ+型基板１Ａと
ｎ-型層１Ｂとを異なる導電型としたＩＧＢＴの代わり
に、ｐ+型基板１Ａとｎ-型層１Ｂとを同一の導電型とし
たＭＯＳＦＥＴを備える半導体装置に本発明を適用する
こともできる。
ｎ型、第２導電型をｐ型としたＮチャネルタイプのＩＧ
ＢＴを例に挙げて説明したが、各構成要素の導電型を逆
にしたＰチャネルタイプのＩＧＢＴであっても本発明を
適用することができる。また、ＩＧＢＴのうち、プレー
ナ型の縦型ＩＧＢＴを備える半導体装置に本発明の一実
施形態を適用した場合について説明したが、トレンチゲ
ート型のＩＧＢＴを備える半導体装置に適用しても良
く、また、コレクタ電極２とエミッタ電極１１とを半導
体基板１の表面１ｂ上に備える構造のＩＧＢＴを備える
半導体装置に適用しても良い。また、ｐ+型基板１Ａと
ｎ-型層１Ｂとを異なる導電型としたＩＧＢＴの代わり
に、ｐ+型基板１Ａとｎ-型層１Ｂとを同一の導電型とし
たＭＯＳＦＥＴを備える半導体装置に本発明を適用する
こともできる。
【図１】本発明の一実施形態を適用した半導体装置の断
面図である。
面図である。
【図２】本実施形態での等電位分布のシミュレーション
結果を示す図である。
結果を示す図である。
【図３】従来の半導体装置の断面図である。
【図４】従来構造での等電位分布のシミュレーション結
果を示す図である。
果を示す図である。
１…半導体基板、１Ａ…ｐ+型基板、１Ｂ…ｎ-型層、２
…コレクタ電極、３…ｐ型ウェル、４…ｐ型ベース領
域、５…ｎ+型ソース領域、６…ゲート絶縁膜、７…ゲ
ート電極、９…ｐ+型領域、１０…層間絶縁膜、１１…
エミッタ電極、１２…コンタクトホール、１３…外周ｐ
型ウェル、１４…最外周ｐ型ウェル、１５…ｎ+型コン
タクト領域、１６…ＬＯＣＯＳ酸化膜、１７…フィール
ドプレートリング、１８…ツェナーダイオード、１９…
ゲート配線、２０…コンタクトホール、２１…等電位プ
レート、２２…ｐ+型コンタクト領域、２３…コンタク
トホール。
…コレクタ電極、３…ｐ型ウェル、４…ｐ型ベース領
域、５…ｎ+型ソース領域、６…ゲート絶縁膜、７…ゲ
ート電極、９…ｐ+型領域、１０…層間絶縁膜、１１…
エミッタ電極、１２…コンタクトホール、１３…外周ｐ
型ウェル、１４…最外周ｐ型ウェル、１５…ｎ+型コン
タクト領域、１６…ＬＯＣＯＳ酸化膜、１７…フィール
ドプレートリング、１８…ツェナーダイオード、１９…
ゲート配線、２０…コンタクトホール、２１…等電位プ
レート、２２…ｐ+型コンタクト領域、２３…コンタク
トホール。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 戸倉 規仁
愛知県刈谷市昭和町１丁目１番地 株式会
社デンソー内
(72)発明者 川北 晴夫
愛知県刈谷市昭和町１丁目１番地 株式会
社デンソー内
Claims (5)
- 【請求項１】 主表面側に第１導電型の半導体層（１
Ｂ）を有する半導体基板（１）と、 前記半導体基板の主表面上に形成された電極（１１）
と、 前記半導体基板の主表面上にゲート絶縁膜（６）を介し
て形成され、前記電極と電気的に絶縁されたゲート電極
（７）と、 前記ゲート電極に印加される電圧によって前記電極を介
して電流が流れるように構成された半導体素子と、 前記半導体素子が形成されている領域の外周の外周耐圧
部における前記半導体層の表層部に形成され、前記電極
と電気的に接続されている第２導電型の半導体領域（１
３）と、 前記半導体領域から外周に向かって、前記半導体層の表
面上に形成されたフィールド酸化膜（１６）と、 前記フィールド酸化膜上に形成された多重の導電性リン
グよりなり、該導電性リングのうち、最内周側のリング
（１７ａ）は前記ゲート電極と電気的に接続され、最外
周側のリング（１７ｅ）は前記半導体層と電気的に接続
されているフィールドプレートリング（１７ａ〜１７
ｅ）とを備え、 前記半導体領域は、その外周側終端（１３Ｅ）が前記最
内周側のフィールドプレートリング（１７ａ）と該最内
周側のフィールドプレートリングの隣に形成されている
フィールドプレートリング（１７ｂ）との間に位置する
ように、配置されていることを特徴とする半導体装置。 - 【請求項２】 前記半導体層の表層部に前記半導体素子
を構成するための第２導電型の第２半導体領域（３、
４）を有し、前記外周耐圧部の耐圧が前記半導体素子が
形成されている領域よりも低くなるように、前記外周耐
圧部の半導体領域の湾曲部の曲率半径が設定されている
ことを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記外周耐圧部の耐圧が前記半導体素子
が形成されている領域よりも７０Ｖ以上低い構造となっ
ていることを特徴とする請求項２に記載の半導体装置。 - 【請求項４】 前記外周耐圧部の耐圧が前記半導体素子
が形成されている領域よりも７０Ｖ以上低い構造となる
ように、前記半導体層の不純物濃度及び層の厚さが設定
されていることを特徴とする請求項２に記載の半導体装
置。 - 【請求項５】 前記複数のフィールドプレートリングの
それぞれの間に保護素子（１８ａ〜１８ｄ）が形成され
ていることを特徴とする請求項１乃至４のいずれか１つ
に記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001374256A JP4140232B2 (ja) | 2001-12-07 | 2001-12-07 | 半導体装置 |
| US10/308,085 US6765266B2 (en) | 2001-12-07 | 2002-12-03 | Semiconductor device with peripheral portion for withstanding surge voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001374256A JP4140232B2 (ja) | 2001-12-07 | 2001-12-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003174169A true JP2003174169A (ja) | 2003-06-20 |
| JP4140232B2 JP4140232B2 (ja) | 2008-08-27 |
Family
ID=19182847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001374256A Expired - Fee Related JP4140232B2 (ja) | 2001-12-07 | 2001-12-07 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6765266B2 (ja) |
| JP (1) | JP4140232B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005217152A (ja) * | 2004-01-29 | 2005-08-11 | Mitsubishi Electric Corp | 半導体装置 |
| JP2005243674A (ja) * | 2004-02-24 | 2005-09-08 | Renesas Technology Corp | 半導体装置 |
| JP2012033809A (ja) * | 2010-08-02 | 2012-02-16 | Fuji Electric Co Ltd | Ｍｏｓ型半導体装置 |
| JP2017092360A (ja) * | 2015-11-16 | 2017-05-25 | 富士電機株式会社 | 半導体装置 |
| WO2021245992A1 (ja) * | 2020-06-04 | 2021-12-09 | 三菱電機株式会社 | 半導体装置および電力変換装置 |
| US11560487B2 (en) | 2020-09-22 | 2023-01-24 | Swimc Llc | Coating compositions containing low molecular weight chitosan composition |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060045672A1 (en) * | 1997-07-22 | 2006-03-02 | Maynard Michael D | Rail carriage and rail carriage system |
| US20060197153A1 (en) * | 2005-02-23 | 2006-09-07 | Chih-Feng Huang | Vertical transistor with field region structure |
| DE102005053487B4 (de) * | 2005-11-09 | 2011-06-09 | Infineon Technologies Ag | Leistungs-IGBT mit erhöhter Robustheit |
| JP2008177328A (ja) * | 2007-01-18 | 2008-07-31 | Denso Corp | 半導体装置およびその製造方法 |
| US8164162B2 (en) * | 2009-06-11 | 2012-04-24 | Force Mos Technology Co., Ltd. | Power semiconductor devices integrated with clamp diodes sharing same gate metal pad |
| JP5957171B2 (ja) * | 2010-06-30 | 2016-07-27 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| CN102184894B (zh) * | 2011-04-22 | 2015-04-01 | 上海华虹宏力半导体制造有限公司 | 半导体器件及形成方法、vdmos晶体管及形成方法 |
| JP5720788B2 (ja) * | 2011-07-22 | 2015-05-20 | 富士電機株式会社 | 超接合半導体装置 |
| US20140264434A1 (en) * | 2013-03-15 | 2014-09-18 | Fairchild Semiconductor Corporation | Monolithic ignition insulated-gate bipolar transistor |
| CN107710408B (zh) * | 2016-05-26 | 2021-06-18 | 新电元工业株式会社 | 半导体装置 |
| WO2018061177A1 (ja) * | 2016-09-30 | 2018-04-05 | 新電元工業株式会社 | 半導体装置 |
| US10262938B2 (en) * | 2017-08-31 | 2019-04-16 | Vanguard International Semiconductor Corporation | Semiconductor structure having conductive layer overlapping field oxide |
| JP7024277B2 (ja) | 2017-09-20 | 2022-02-24 | 株式会社デンソー | 半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9207860D0 (en) * | 1992-04-09 | 1992-05-27 | Philips Electronics Uk Ltd | A semiconductor component |
| JP2956434B2 (ja) | 1992-10-30 | 1999-10-04 | 株式会社デンソー | 絶縁分離形半導体装置 |
| JP3906504B2 (ja) | 1996-11-27 | 2007-04-18 | 株式会社デンソー | 絶縁分離型半導体装置 |
| US5959345A (en) * | 1997-11-28 | 1999-09-28 | Delco Electronics Corporation | Edge termination for zener-clamped power device |
| JP4696356B2 (ja) | 2000-12-14 | 2011-06-08 | 株式会社デンソー | 半導体装置 |
-
2001
- 2001-12-07 JP JP2001374256A patent/JP4140232B2/ja not_active Expired - Fee Related
-
2002
- 2002-12-03 US US10/308,085 patent/US6765266B2/en not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005217152A (ja) * | 2004-01-29 | 2005-08-11 | Mitsubishi Electric Corp | 半導体装置 |
| JP2005243674A (ja) * | 2004-02-24 | 2005-09-08 | Renesas Technology Corp | 半導体装置 |
| JP2012033809A (ja) * | 2010-08-02 | 2012-02-16 | Fuji Electric Co Ltd | Ｍｏｓ型半導体装置 |
| JP2017092360A (ja) * | 2015-11-16 | 2017-05-25 | 富士電機株式会社 | 半導体装置 |
| WO2021245992A1 (ja) * | 2020-06-04 | 2021-12-09 | 三菱電機株式会社 | 半導体装置および電力変換装置 |
| JPWO2021245992A1 (ja) * | 2020-06-04 | 2021-12-09 | ||
| JP7262672B2 (ja) | 2020-06-04 | 2023-04-21 | 三菱電機株式会社 | 半導体装置および電力変換装置 |
| US11560487B2 (en) | 2020-09-22 | 2023-01-24 | Swimc Llc | Coating compositions containing low molecular weight chitosan composition |
Also Published As
| Publication number | Publication date |
|---|---|
| US6765266B2 (en) | 2004-07-20 |
| JP4140232B2 (ja) | 2008-08-27 |
| US20030107102A1 (en) | 2003-06-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6407413B1 (en) | Semiconductor device with guard ring and Zener diode layer thereover | |
| JP2870402B2 (ja) | 絶縁ゲート型電界効果トランジスタ | |
| JP6260515B2 (ja) | 半導体装置 | |
| US4412242A (en) | Planar structure for high voltage semiconductor devices with gaps in glassy layer over high field regions | |
| US4399449A (en) | Composite metal and polysilicon field plate structure for high voltage semiconductor devices | |
| JP5396756B2 (ja) | 半導体装置 | |
| JP4930894B2 (ja) | 半導体装置 | |
| JP2003174169A (ja) | 半導体装置 | |
| JP6637012B2 (ja) | 半導体装置 | |
| JP2007305751A (ja) | 絶縁ゲート型半導体装置 | |
| GB2166290A (en) | Vdmos device | |
| JP2003224273A (ja) | 半導体装置 | |
| JP2008251923A (ja) | 半導体装置 | |
| JP2004363327A (ja) | 半導体装置 | |
| US20020050602A1 (en) | Semiconductor device having diode for input protection circuit of MOS structure device | |
| JP2006269633A (ja) | 電力用半導体装置 | |
| JP4122113B2 (ja) | 高破壊耐量電界効果型トランジスタ | |
| JP7188230B2 (ja) | 半導体装置 | |
| JP4177229B2 (ja) | 半導体装置とその製造方法 | |
| JP2007511913A (ja) | 改良された安全動作領域機能を有するｉｇｂｔカソードのデザイン | |
| JP4432332B2 (ja) | 半導体素子及びその製造方法 | |
| JPH11204789A (ja) | 絶縁ゲ−ト形トランジスタ | |
| JP4264316B2 (ja) | 半導体装置とその製造方法 | |
| JP3297087B2 (ja) | 高耐圧半導体装置 | |
| JP3293603B2 (ja) | 電力用半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041029 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050405 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080304 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080424 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080520 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080602 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110620 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4140232 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110620 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120620 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120620 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130620 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140620 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |