JP2017092360A - 半導体装置 - Google Patents

Abstract

【課題】ガードリング構造またはフィールドプレート構造を設ける場合に、エッジ長が長くなるので、半導体基板当たりの素子形成領域の面積が制限され、半導体基板を有効に使えないという問題を解決する半導体装置を提供する。【解決手段】半導体基板３０と、半導体基板３０の上方に設けられた酸化膜４２と、酸化膜４２の上方に設けられた、窒化膜を有する抵抗性導電膜４４と、抵抗性導電膜４４の上方に設けられた層間絶縁膜４６と、層間絶縁膜４６の上方に設けられたパッシベーション膜４８とを備え、抵抗性導電膜４４は、半導体基板３０の活性領域１１０から端部領域１２０にかけて延在する。【選択図】図２

Description

本発明は、半導体装置に関する。

従来、素子形成領域のゲート電極および素子形成領域外の電位固定電極上に、保護膜としてのポリイミド膜を設けていた（例えば、特許文献１参照）。
［先行技術文献］
［特許文献］
［特許文献１］ 特開２００３−０１７５０４号公報

特許文献１に記載の構成において耐圧をさらに向上させる場合、ゲート電極と電位固定電極との間の領域に、ガードリング構造またはフィールドプレート構造を設ける必要がある。しかしながら、当該領域にガードリング構造またはフィールドプレート構造を設ける場合、エッジ長が長くなる。これにより、半導体基板のおもて面の面積当たりにおける素子形成領域の面積が制限されるので、半導体基板を有効に使えないという問題がある。

本発明の第１の態様における半導体装置は、半導体基板と、酸化膜と、抵抗性導電膜と、層間絶縁膜と、パッシベーション膜とを有してよい。酸化膜は、半導体基板の上方に設けられてよい。抵抗性導電膜は、酸化膜の上方に設けられてよい。抵抗性導電膜は、窒化膜を有してよい。層間絶縁膜は、抵抗性導電膜の上方に設けられてよい。パッシベーション膜は、層間絶縁膜の上方に設けられてよい。抵抗性導電膜は、半導体基板の活性領域から端部領域にかけて延在してよい。

抵抗性導電膜は、活性領域に設けられたゲート電極と端部領域に設けられたストッパー電極とに電気的に接続してよい。

抵抗性導電膜は、ポリシリコンよりも高い抵抗率を有してよい。

抵抗性導電膜は、１００ｋΩ／□以上１００ＧΩ／□以下のシート抵抗を有してよい。

酸化膜は抵抗性導電膜よりも硬くてよい。抵抗性導電膜は層間絶縁膜よりも硬くてよい。

パッシベーション膜はポリイミド膜であってよい。

半導体基板は酸化膜よりも硬くてよい。層間絶縁膜はパッシベーション膜よりも硬くてよい。

半導体装置は、層間絶縁膜とパッシベーション膜との間に、絶縁性窒化シリコン膜をさらに備えてよい。

パッシベーション膜は絶縁性窒化シリコン膜であってよい。

半導体基板はシリコンを含んでよい。酸化膜は酸化シリコン膜であってよい。抵抗性導電膜は抵抗性窒化シリコン膜であってよい。層間絶縁膜はＰＳＧ膜またはＢＰＳＧ膜であってよい。

抵抗性導電膜の窒化膜は、抵抗性窒化シリコン膜であってよい。抵抗性窒化シリコン膜の窒素に対するシリコンの比率は、絶縁性窒化シリコン膜の窒素に対するシリコンの比率よりも高くてよい。

半導体基板のおもて面と平行な方向において、酸化膜は抵抗性導電膜よりも長く延在してよい。

抵抗性導電膜は、２．９以上３．３以下の屈折率を有してよい。

絶縁性窒化シリコン膜は、１．８以上２．２以下の屈折率を有してよい。

半導体装置は、活性領域にエミッタ電極をさらに備えてよい。半導体装置は、窒化膜を有する第２の抵抗性導電膜をさらに備えてよい。第２の抵抗性導電膜は、エミッタ電極と活性領域に設けられたゲート電極とを電気的に接続してよい。第２の抵抗性導電膜は、酸化膜の上方に設けられてよい。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

半導体装置１００の上面を示す概略図である。 第１実施形態におけるＡ‐Ａ'断面を示す図である。 第２実施形態におけるＡ‐Ａ'断面を示す図である。 第３実施形態におけるＡ‐Ａ'断面を示す図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、半導体装置１００の上面を示す概略図である。半導体装置１００は、半導体基板３０を有する。半導体装置１００は、活性領域１１０と端部領域１２０とを含む。活性領域１１０は、ＭＯＳＦＥＴ（Ｍｅｔａｌ‐Ｏｘｉｄｅ‐Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ‐Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）およびＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）等の１以上の素子が設けられる領域である。

端部領域１２０は、活性領域１１０を囲む。端部領域１２０は、半導体装置１００の動作時に活性領域１１０から端部領域１２０まで空乏層を拡げる機能を有する。空乏層が端部領域１２０にまで拡がることにより、端部領域１２０が無い場合と比べて、半導体装置１００の耐圧が向上する。

本明細書において、Ｘ方向とＹ方向とは互いに垂直な方向であり、Ｚ方向はＸ‐Ｙ平面に垂直な方向である。Ｘ方向、Ｙ方向およびＺ方向は、いわゆる右手系を成す。本例の半導体基板３０は、＋Ｚ方向におもて面を有し、−Ｚ方向に裏面を有する。なお、「上」および「上方」とは、＋Ｚ方向を意味する。これに対して、「下」および「下方」とは、−Ｚ方向を意味する。

図２は、第１実施形態におけるＡ‐Ａ'断面を示す図である。本例の半導体装置１００は、活性領域１１０に少なくともＩＧＢＴを有する。半導体基板３０は、シリコン（Ｓｉ）、または、窒化ガリウム（ＧａＮ）および炭化珪素（ＳｉＣ）等の化合物を有してよい。本例の半導体基板３０は、シリコン単結晶基板である。

半導体基板３０は、おもて面３２から裏面３３への順に、ｎ⁻型のドリフト層２０、ｎ^＋型のバッファ層３４、および、ｐ^＋型のコレクタ層３６を有する。半導体基板３０の裏面３３に接してコレクタ電極５６が設けられる。本例のおもて面３２および裏面３３はＸ‐Ｙ平面に平行な面である。

本明細書において、ｎまたはｐは、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎまたはｐの右肩に記載した＋または−について、＋はそれが記載されていないものよりもキャリア濃度が高く、−はそれが記載されていないものよりもキャリア濃度が低いことを意味する。また、本明細書において、Ｅは１０のべき乗を意味し、例えば１Ｅ＋１６は１×１０^１６を意味する。

ＩＧＢＴの動作時、コレクタ電極５６およびエミッタ電極５４間には順バイアスが印加される。このとき、ＩＧＢＴのゲート電極５２に正バイアスが印加されると、トレンチ部１０の近傍においてチャネルが形成される。すなわち、ＩＧＢＴがターンオンする。ターンオン時には、ドリフト層２０内において電導度変調が生じて、コレクタ電極５６からエミッタ電極５４に電流が流れる。また、ＩＧＢＴのゲート電極に供給する正バイアスを切ると、チャネルは消滅する。すなわち、ＩＧＢＴがターンオフする。ターンオフ時には、コレクタ電極５６からエミッタ電極５４に電流が流れない。

ｎ^＋型のバッファ層３４は、ドリフト層２０からコレクタ層３６に向かって拡がる空乏層がコレクタ層３６に接触する（パンチスルー）することを防ぐ機能を有する。

ｎ⁻型のドリフト層２０のおもて面３２側には、トレンチ部１０と、ｐ^＋型ウェル２８とが設けられる。トレンチ部１０は、トレンチ側壁に接して設けられた絶縁膜と、当該絶縁膜に接して設けられたトレンチ電極とを有する。ゲートとして機能するトレンチ電極は、その上に設けられた層間絶縁膜４６により、エミッタ電極５４とは電気的に分離される。

２つのトレンチ部１０の間には、裏面３３側からおもて面３２側に向かって順に、ｎ^＋型の電荷蓄積層２６と、ｐ⁻型のベース層２４と、ｐ^＋型のコンタクト層２２およびｎ^＋型のエミッタ層２１とが設けられる。コンタクト層２２は、その上に設けられた層間絶縁膜４６の開口部を介してエミッタ電極５４に電気的に接続する。

電荷蓄積層２６により、半導体装置１００はドリフト層２０へのキャリア注入促進効果（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｄ効果）を有してもよい。ベース層２４には、ターンオン時にチャネルが形成される。コンタクト層２２は、エミッタ電極５４と半導体基板３０との接触抵抗を低減する機能を有する。ｎ^＋型のエミッタ層２１は、トレンチ部１０の側壁およびｐ⁻型のベース層２４に接しておもて面３２に形成されている。

ｐ^＋型ウェル２８上には、配線５１が設けられる。本例の配線５１は、ポリシリコンからなる。本例の配線５１は、ゲート電極５２をトレンチ部１０のトレンチ電極に電気的に接続する。ただし、図２に示す断面図においては、配線５１とトレンチ部１０とは接触せず、図示しない箇所のおもて面３２上部で接続している。また、配線５１は、層間絶縁膜４６に設けられた開口を通じてゲート電極５２に電気的に接続する。これにより、ゲート電極５２とトレンチ部１０のトレンチ電極とは電気的に接続する。

なお、本例では、ｐ^＋型ウェル２８が設けられる位置までが活性領域１１０であるとする。しかし、他の例においては、ｐ^＋型ウェル２８および配線５１が設けられる位置は、端部領域１２０に含まれるとしてもよい。

半導体基板３０のおもて面３２の外周端部には、ｎ^＋型ウェル２９が設けられる。ｎ^＋型ウェル２９は、いわゆるチャネルストッパー領域である。ｎ^＋型ウェル２９はドリフト層２０よりも高いｎ型不純物濃度を有するので、ｐ^＋型ウェルから拡がる空乏層はｎ^＋型ウェル２９までにおいて終端する。

ｎ^＋型ウェル２９は、その上に設けられた層間絶縁膜４６の開口部を介してストッパー電極５８および抵抗性窒化シリコン膜４４に電気的に接続する。ストッパー電極５８は、コレクタ電極５６と同じ電位である。一例であるが、エミッタ電極５４は、接地電位でよい。コレクタ電極５６は、エミッタ電極５４よりも高い電位が印加される。

ｎ^＋型ウェル２９とｐ^＋型ウェル２８との間において、半導体基板３０の上方には約１．２μｍ厚みを有する酸化膜４２が設けられる。酸化膜４２は、ｎ^＋型ウェル２９上の一部およびｐ^＋型ウェル２８上の全体にも例えば約０．０１μｍ以上の厚みで設けられる。本例において厚みとは、基板、層および領域のＺ方向の長さである。ただし、トレンチ部１０における絶縁膜の厚みとは、トレンチ部の側壁における絶縁膜のＹ方向の長さ、または、トレンチ部の底部における絶縁膜のＺ方向の長さである。

本例の酸化膜４２は、半導体基板３０のおもて面３２を部分的に酸化することにより形成した酸化シリコン膜である。あるいは酸化膜４２は、おもて面３２の全面を熱酸化して選択的にエッチングにより残した酸化シリコン膜（例えばフィールド酸化膜）と、おもて面３２を部分的に酸化することにより形成した酸化シリコン膜（例えばＬＯＣＯＳ膜）の二層構成であってよい。

酸化膜４２の上方には、窒化膜を有する抵抗性導電膜としての抵抗性窒化シリコン膜４４が設けられる。本例では、抵抗性窒化シリコン膜４４は、酸化膜４２に直接接して設けられる。抵抗性窒化シリコン膜４４は、端部領域１２０上において環状に設けられる。本例の抵抗性窒化シリコン膜４４は、０．５μｍ以上０．８μｍ以下の厚みを有する。抵抗性窒化シリコン膜４４の端は、酸化膜４２上で終端するようにパターンされてよい。抵抗性窒化シリコン膜４４は、ｎ^＋型ウェル２９と直接接してもよいが、酸化膜４２によって直接接さないようにするとよい。なお、抵抗性窒化シリコン膜４４は、ｐ^＋型ウェル２８とは直接接さないようにする。ゲート電極５２とｐ^＋型ウェル２８とがショートしないようにするためである。

本例の酸化膜４２は、おもて面３２と平行な方向において、抵抗性窒化シリコン膜４４よりも長く延在する延長部４３を有する。これにより、抵抗性窒化シリコン膜４４が半導体基板３０のおもて面３２に直接接することを防ぐ。なお、抵抗性窒化シリコン膜４４が延在するおもて面３２に平行な方向は、活性領域１１０から端部領域１２０に最短距離で向かう直線と平行な方向であってよい。当該方向は、図２において±Ｙ方向である。

本例の抵抗性窒化シリコン膜４４は、活性領域１１０に設けられたゲート電極５２と端部領域１２０に設けられたストッパー電極５８とに電気的に接続する。ポリシリコンの抵抗率は一般的に約１０^−６Ω・ｍであるのに対して、抵抗性窒化シリコン膜４４は、ポリシリコンよりも高い抵抗率を有する。抵抗性窒化シリコン膜４４は、１００ｋΩ／□以上１００ＧΩ／□以下のシート抵抗を有してもよい。
なお、窒化シリコン膜の抵抗率は、窒化シリコン膜の屈折率と相関があることが知られている。抵抗性窒化シリコン膜４４は、例えば２．９以上３．３以下の屈折率を有してもよい。

抵抗性窒化シリコン膜４４は、ゲート電極５２とストッパー電極５８との間を電気的に絶縁しない。抵抗性窒化シリコン膜４４は、ゲート電極５２とストッパー電極５８との電位差に起因して、ストッパー電極５８からゲート電極５２に向けて微小な電流を流すことができる。これにより、半導体基板３０のおもて面３２におけるｐ^＋型ウェル２８とｎ^＋型ウェル２９との間のエッジ領域４９では、＋Ｙ方向においてほぼ線形な電圧降下が生じる。したがって、エッジ領域４９では、半導体基板３０にかかる電界（Ｅ＝ｄＶ／ｄｒ）がほぼ一定となる。これにより、半導体基板３０のおもて面３２のエッジ領域４９における電界集中が緩和される。つまり、本例の抵抗性窒化シリコン膜４４により、半導体装置１００を高耐圧化することができる。

加えて、抵抗性窒化シリコン膜４４は、半導体基板３０における表面電荷の影響を低減する機能も有する。表面電荷が、絶縁膜または半導体基板３０のおもて面近傍に存在すると、空乏層がエッジ領域４９において拡がらず、電界が集中する場合がある。本例の抵抗性窒化シリコン膜４４は、おもて面３２および酸化膜４２を表面電荷から遮蔽するので、表面電荷の影響を低減することができる。これにより、エッジ領域４９における空乏層の広がりを実現することができる。

なお、本例では、抵抗性窒化シリコン膜４４でストッパー電極５８とエミッタ電極５４を電気的に接続するように形成してよい。具体的には、ゲート電極５２、エミッタ電極５４および層間絶縁膜４６を第２の抵抗性窒化シリコン膜４４ａ（図示せず）で覆う。これにより、ストッパー電極５８からゲート電極５２に流れる微小な電流を、エミッタ電極５４にも流すことができる。このことで、ストッパー電極５８からの微小な電流の全てがゲート電極５２を伝ってゲート駆動回路に流れることを、防止することができる。
あるいは、抵抗性窒化シリコン膜４４を活性領域側に延在させてポリシリコンの配線５１と接触させ、且つ配線５１から活性領域側に第２の抵抗性窒化シリコン膜４４ｂ（図示せず）を、酸化膜４２上で終端させるように形成してもよい。エミッタ電極５４とは、第２の抵抗性窒化シリコン膜４４ｂ上部の層間絶縁膜４６を開口させて、第２の抵抗性窒化シリコン膜４４ｂを接続する。これによっても、ストッパー電極５８からゲート電極５２に流れる微小な電流を、エミッタ電極５４にも流すことができる。このことで、ストッパー電極５８からの微小な電流の全てがゲート電極５２を伝ってゲート駆動回路に流れることを、防止することができる。

本例では、抵抗性窒化シリコン膜４４を設けるので、ガードリング構造またはフィールドプレート構造を設ける必要がない。これにより、ガードリング構造またはフィールドプレート構造を設ける場合と比較して、ｐ^＋型ウェル２８からｎ^＋型ウェル２９までのエッジ領域４９を短くすることができる。

例えば、ガードリング構造においては、１本のガードリング当たりＹ方向長さが２０μｍ必要となる。なお、耐圧にも依るが、ガードリング構造は、通常５本〜２０本のガードリングが必要となる。ガードリングが１５個の場合、ガードリング構造のＹ方向長さは、４００μｍとなる。また例えば、フィールドプレート構造においては、１つのフィールドプレート当たりＹ方向長さが２０μｍ必要となる。なお、耐圧にも依るが、フィールドプレート構造は、通常１０個〜３５個のフィールドプレートが必要となる。フィールドプレートが２０個の場合、フィールドプレート構造のＹ方向長さは、５００μｍとなる。

これに対して本例では、抵抗性窒化シリコン膜４４のＹ方向の長さは、１００μｍ以上２００μｍ以下としてよい。これにより、ガードリング構造またはフィールドプレート構造の例と比較して、半導体基板を有効に使うことができる。

なお、本例の酸化膜４２は、トレンチ部１０の絶縁膜であるゲート酸化膜よりも厚い熱酸化膜とする。例えば、酸化膜４２とゲート酸化膜とを熱酸化により形成する工程の後、追加的に酸化膜４２をさらに厚膜化する。酸化膜４２は、エッジ領域４９上において０．８μｍ以上１．５μｍ以下の厚みを有してよく、ｐ^＋型ウェル２８およびｎ^＋型ウェル２９上において０．０１μｍ以上０．１μｍ以下の厚みを有してよい。これに対して、ゲート酸化膜は、トレンチ部１０のｐ⁻型のベース層２４に接する箇所において、０．０５μｍ以上０．２μｍ以下の厚みを有してよい。

抵抗性窒化シリコン膜４４が半導体基板３０のおもて面３２に直接接している場合においては、ゲート電極５２またはストッパー電極５８から下方にクラックが入ると、当該クラックは抵抗性窒化シリコン膜４４を伝って半導体基板３０に達しうる。例えば、クラックがｐ^＋型ウェル２８またはｎ^＋型ウェル２９に達する可能性が有る。本例では、ゲート酸化膜よりも厚い酸化膜４２を設けるので、抵抗性窒化シリコン膜４４が半導体基板３０に直接接することを防ぐことができる。また、ｐ^＋型ウェル２８およびｎ^＋型ウェル２９上においても、クラックが半導体基板３０に達することを効果的に防ぐことができる。

抵抗性窒化シリコン膜４４の上方には層間絶縁膜４６が設けられる。本例の層間絶縁膜４６は、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓｅｓ）膜またはＢＰＳＧ（Ｂｏｒｏ−ｐｈｏｓｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜である。本例の層間絶縁膜４６は、約０．８μｍの厚みを有する。層間絶縁膜４６は、活性領域１１０にも端部領域１２０にも設けられる。ただし、電気的導通を確保する部分においては、層間絶縁膜４６を除去して開口を設ける。

層間絶縁膜４６上には、アルミニウム（Ａｌ）を含む金属である、ゲート電極５２、エミッタ電極５４およびストッパー電極５８が設けられる。層間絶縁膜４６、ゲート電極５２、エミッタ電極５４およびストッパー電極５８の上方にはパッシベーション膜としてのポリイミド膜４８が設けられる。ポリイミド膜４８は、半導体装置１００の全体の最上部に位置する保護膜である。本例のポリイミド膜４８は、約５μｍの厚みを有する。

半導体装置１００の最上部が、ポリイミド膜等のパッシベーション膜ではなく本例の抵抗性窒化シリコン膜４４である場合には、熱衝撃試験における抵抗性窒化シリコン膜４４への応力により、抵抗性窒化シリコン膜４４にクラックが発生する。半導体装置１００の最上部にクラックが発生すると、下部の電極または基板が外部に露出して、半導体装置１００がショートする問題がある。なお、熱衝撃試験とは、一例であるが、半導体装置１００を低温環境（例えば、−７０℃〜−１０℃）に置き、その後、高温環境（例えば、５０℃〜２５０℃）に移動させる試験である。

ポリイミド膜等のパッシベーション膜は、熱衝撃試験においてもクラックが発生しないことが本願の発明者により確認されている。本例では、ポリイミド膜等のパッシベーション膜を最上層とするので、クラック発生により半導体装置１００がショートする問題を解消することができる。

また、半導体装置１００の最上部がポリイミド膜等のパッシベーション膜ではなく窒化膜等の抵抗性窒化シリコン膜４４である場合には、高温高湿バイアス試験において抵抗性窒化シリコン膜４４が腐食する。半導体装置１００の最上部が腐食してしまうと、半導体装置１００の特性が変化する。例えば、半導体装置１００の絶縁性が低下する問題がある。なお、高温高湿バイアス試験とは、例えば、半導体装置１００を高温（例えば、８５℃）かつ高湿（例えば、８５％）の環境において、半導体装置１００に所定電圧を印加する試験である。

ポリイミド膜等のパッシベーション膜は、高温高湿バイアス試験においても腐食しないことが本願の発明者により確認されている。それゆえ、本例では、腐食により半導体装置１００の絶縁性が低下する問題を解消することができる。

本例の半導体基板３０は酸化膜４２よりも硬い。また、酸化膜４２は抵抗性窒化シリコン膜４４よりも硬く、抵抗性窒化シリコン膜４４は層間絶縁膜４６よりも硬い。さらに、層間絶縁膜４６はポリイミド膜４８よりも硬い。つまり、本例では、ポリイミド膜４８から半導体基板３０にかけて、徐々に硬くなるように複数の層が積層されている。これにより、上から下にかけて徐々に硬くなるようには積層されていない例と比較して、半導体装置１００の外部から与えられる耐衝撃性が向上する。

次に、第１実施形態に係る半導体装置１００の製造方法の一例を説明する。ただし、半導体装置１００の製造方法は本例に限定されない。まず、ドリフト層２０と同じｎ型不純物濃度の半導体基板３０を準備する。ドリフト層２０のｎ型不純物濃度は、２Ｅ１３ｃｍ^−２以上５Ｅ１４ｃｍ^−２以下であってよい。

次に、熱酸化により、８０００Å程度の熱酸化膜を形成する。続いて、所定領域で熱酸化膜をエッチングし、半導体基板３０を露出させる。続いて、半導体基板３０に選択的な不純物ドープおよび熱拡散を施して、ｐ^＋型ウェル２８およびｎ^＋型ウェル２９を形成する。ｐ^＋型ウェル２８には５.５Ｅ１８ｃｍ^−３のｐ型不純物を注入し、ｎ^＋型ウェル２９には５Ｅ１９ｃｍ^−２のｎ型不純物を注入してよい。熱処理においては、半導体基板３０を１１５０℃で２時間加熱してよい。また、熱処理において、４０００Å程度の熱酸化膜を同時に形成してもよい。

次に、半導体基板３０をエッチングし、トレンチ部１０の外形を形成する。次に、半導体基板３０に選択的な不純物ドープおよび熱拡散を施して、ｎ^＋型の電荷蓄積層２６、ｐ⁻型のベース層２４およびｐ^＋型のコンタクト層２２を形成する。
まず、ベース層２４を形成するべく、２．５Ｅ１３ｃｍ^−２のｐ型不純物を注入し、１，１００℃で２時間熱処理する。次に、電荷蓄積層２６を形成するべく、６Ｅ１２ｃｍ^−２のｎ型不純物を注入する。次に、コンタクト層２２を形成するべく、３Ｅ１５ｃｍ^−２のｐ型不純物を注入し、１，０００℃で０．５時間熱処理する。なお、熱処理の際に形成される酸化シリコン膜（熱酸化膜）を酸化膜４２およびトレンチ部１０の絶縁膜として利用してもよい。酸化膜４２は、約１．２μｍの厚みで形成してよい。

次に、ｐ^＋型のコンタクト層２２の上に配線５１を形成する。また、配線５１の形成と同時にトレンチ部１０の絶縁膜に接してトレンチ電極を埋め込む。本例の配線５１およびトレンチ電極は、ともにポリシリコンである。次に、プラズマＣＶＤ等の手法により抵抗性窒化シリコン膜４４を０．５μｍ以上０．８μｍ以下の厚みで形成する。ここで、抵抗性窒化シリコン膜４４は、酸化膜４２に直接接するように形成する。続いて、エッチングにより抵抗性窒化シリコン膜４４をパターニングする。ここで、抵抗性窒化シリコン膜４４の端は、抵抗性窒化シリコン膜４４の下の酸化膜４２上部で終端するようにエッチングしてよい。

次に、ＣＶＤ等の手法により層間絶縁膜４６としてのＰＳＧまたはＢＰＳＧを約０．８μｍの厚みで形成する。そして、エッチングにより層間絶縁膜４６に開口を形成する。次に、アルミニウムをスパッタリングし、エッチング成形することにより、ゲート電極５２、エミッタ電極５４およびストッパー電極５８を成形する。

次に、半導体基板３０を下から研磨して、半導体基板３０の厚みを所定の厚みに調整する。半導体基板３０の厚みは、半導体装置１００の耐圧に応じて定めてよい。次に、ポリイミド膜４８を塗布形成する。ポリイミド膜４８の厚みは５μｍであってよい。

次に、半導体基板３０の裏面３３からｎ型不純物をドープしてｎ^＋型のバッファ層３４を形成する。例えば、半導体基板３０の裏面３３側から１．０Ｅ１４ｃｍ^−２程度で、プロトンを異なるドーズ量で複数回イオン注入してもよい。続いて、３００℃〜４００℃程度の温度で熱処理を行い、プロトンの注入により注入された水素と、半導体基板３０中の酸素および空孔によるＶＯＨ欠陥を形成する。このＶＯＨ欠陥がドナー（水素ドナー）となる。この水素ドナーが、ｎ^＋型のバッファ層３４となる。

次に、半導体基板３０の裏面３３からｐ型不純物をドープしてｐ^＋型のコレクタ層３６を形成する。例えば、半導体基板３０の裏面３３側から例えば１．０Ｅ１３ｃｍ^−２以上４．０Ｅ１３ｃｍ^−２以下のドーズ量でｐ型不純物をイオン注入する。その後、注入面にレーザーアニールを行い、ｐ型不純物を活性化させる。最後に、半導体基板３０の裏面３３側にコレクタ電極５６を形成する。

図３は、第２実施形態におけるＡ‐Ａ'断面を示す図である。本例では、配線５１に代えて、ゲート電極５２に電気的に接続するトレンチ部５３をｐ^＋型ウェル２８内部に設ける。本例では、配線５１ではなく、トレンチ部５３とトレンチ部１０とのトレンチ電極を互いに接続する。これにより、第１実施形態と比較して、ｐ^＋型ウェル２８のＹ方向長さを短くすることができる。したがって、活性領域１１０をさらに有効に利用することができる。加えて、本例では配線５１を設けないので、配線５１に起因する段差が無くなる。それゆえ、活性領域１１０における加工ばらつきを減少させることができる。

図４は、第３実施形態におけるＡ‐Ａ'断面を示す図である。本例では、層間絶縁膜４６とポリイミド膜４８との間に、絶縁性窒化シリコン膜４７をさらに備える。係る点において、第１実施形態と異なる。本例において、抵抗性窒化シリコン膜４４の窒素に対するシリコンの比率は、絶縁性窒化シリコン膜４７の窒素に対するシリコンの比率よりも高い。一例において、抵抗性窒化シリコン膜４４はＳｉ_３．２Ｎ_４であり、絶縁性窒化シリコン膜４７はＳｉ_２．８Ｎ_４であってよい。本例の絶縁性窒化シリコン膜４７の厚みは、約１．２μｍである。

抵抗性窒化シリコン膜４４の抵抗率が１００ｋΩ・ｍ以上１００ＧΩ・ｍ以下であるのに対して、絶縁性窒化シリコン膜４７の抵抗率は、１００ＧΩ・ｍ以上１０００ＧΩ・ｍ以下であってよい。
なお、前述のように窒化シリコン膜の抵抗率は、窒化シリコン膜の屈折率と相関があることが知られている。絶縁性窒化シリコン膜４７は、例えば１．８以上２．２以下の屈折率を有してもよい。

絶縁性窒化シリコン膜４７は抵抗性窒化シリコン膜４４よりも硬いので、絶縁性窒化シリコン膜４７は抵抗性窒化シリコン膜４４よりもクラックが入りにくい。これにより、クラック耐性をさらに向上させることができる。また、仮に絶縁性窒化シリコン膜４７にクラックが入ったとしても、下層が層間絶縁膜４６であるので半導体装置１００がショートする可能性は低い。本例の絶縁性窒化シリコン膜４７は、層間絶縁膜４６の開口部分を除いて、活性領域１１０および端部領域１２０の全体に設ける。これにより、半導体装置１００全体のクラック耐性を向上させることができる。なお、本例と第２実施形態とを組み合わせてもよい。
なお、本例のように絶縁性窒化シリコン膜４７を層間絶縁膜４６の上面に備える場合、ポリイミド膜４８は無くてもよい。すなわち、絶縁性窒化シリコン膜４７をパッシベーション膜として用いてよい。この場合、絶縁性窒化シリコン膜４７を層間絶縁膜４６の上面に設けるだけでなく、ストッパー電極５８からエミッタ電極５４に亘って覆うように形成する。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。

１０・・トレンチ部、２０・・ドリフト層、２１・・エミッタ層、２２・・コンタクト層、２４・・ベース層、２６・・電荷蓄積層、２８・・ｐ^＋型ウェル、２９・・ｎ^＋型ウェル、３０・・半導体基板、３２・・おもて面、３３・・裏面、３４・・バッファ層、３６・・コレクタ層、４２・・酸化膜、４３・・延長部、４４・・抵抗性窒化シリコン膜、４６・・層間絶縁膜、４７・・絶縁性窒化シリコン膜、４８・・ポリイミド膜、４９・・エッジ領域、５１・・配線、５２・・ゲート電極、５３・・トレンチ部、５４・・エミッタ電極、５６・・コレクタ電極、５８・・ストッパー電極、１００・・半導体装置、１１０・・活性領域、１２０・・端部領域

Claims (15)

1. 半導体基板と、
   前記半導体基板の上方に設けられた酸化膜と、
   前記酸化膜の上方に設けられた、窒化膜を有する抵抗性導電膜と、
   前記抵抗性導電膜の上方に設けられた層間絶縁膜と、
   前記層間絶縁膜の上方に設けられたパッシベーション膜と
   を備え、
   前記抵抗性導電膜は、前記半導体基板の活性領域から端部領域にかけて延在する
   半導体装置。
2. 前記抵抗性導電膜は、前記活性領域に設けられたゲート電極と前記端部領域に設けられたストッパー電極とに電気的に接続する
   請求項１に記載の半導体装置。
3. 前記抵抗性導電膜は、ポリシリコンよりも高い抵抗率を有する
   請求項１または２に記載の半導体装置。
4. 前記抵抗性導電膜は、１００ｋΩ／□以上１００ＧΩ／□以下のシート抵抗を有する
   請求項１から３のいずれか一項に記載の半導体装置。
5. 前記酸化膜は前記抵抗性導電膜よりも硬く、
   前記抵抗性導電膜は前記層間絶縁膜よりも硬い
   請求項１から４いずれか一項に記載の半導体装置。
6. 前記パッシベーション膜はポリイミド膜である
   請求項１から５いずれか一項に記載の半導体装置。
7. 前記半導体基板は前記酸化膜よりも硬く、
   前記層間絶縁膜は前記パッシベーション膜よりも硬い
   請求項１から６いずれか一項に記載の半導体装置。
8. 前記層間絶縁膜と前記パッシベーション膜との間に、絶縁性窒化シリコン膜をさらに備える
   請求項１から７のいずれか一項に記載の半導体装置。
9. 前記パッシベーション膜は絶縁性窒化シリコン膜である
   請求項１から５いずれか一項に記載の半導体装置。
10. 前記半導体基板はシリコンを含み、
    前記酸化膜は酸化シリコン膜であり、
    前記抵抗性導電膜は抵抗性窒化シリコン膜であり、
    前記層間絶縁膜はＰＳＧ膜またはＢＰＳＧ膜である
    請求項１から９のいずれか一項に記載の半導体装置。
11. 前記抵抗性導電膜の前記窒化膜は、抵抗性窒化シリコン膜であり、
    前記抵抗性窒化シリコン膜の窒素に対するシリコンの比率は、前記絶縁性窒化シリコン膜の窒素に対するシリコンの比率よりも高い
    請求項９に記載の半導体装置。
12. 前記半導体基板のおもて面と平行な方向において、前記酸化膜は前記抵抗性導電膜よりも長く延在する
    請求項１から１１のいずれか一項に記載の半導体装置。
13. 前記抵抗性導電膜は、２．９以上３．３以下の屈折率を有する
    請求項１から１２のいずれか一項に記載の半導体装置。
14. 前記絶縁性窒化シリコン膜は、１．８以上２．２以下の屈折率を有する
    請求項８、９および１１のいずれか一項に記載の半導体装置。
15. 前記活性領域にエミッタ電極と、
    前記エミッタ電極と前記活性領域に設けられたゲート電極とを電気的に接続し、且つ前記酸化膜の上方に設けられた、窒化膜を有する第２の抵抗性導電膜と
    をさらに備える
    請求項１から１４のいずれか一項に記載の半導体装置。

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