JPH03169081A - 半導体装置 - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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-
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- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁ゲートを有する半導体装置に係り、特に電
圧を阻止するターミネーション構造において、その高耐
圧化が可能で、作り易い構造に関する。
圧を阻止するターミネーション構造において、その高耐
圧化が可能で、作り易い構造に関する。
第４図はＩＥＤＭ８６の第１２４頁第３図に記載された
従来の絶縁ゲートをもつ半導体装置である。
従来の絶縁ゲートをもつ半導体装置である。
ｐ十又はｎ十型の基板３１，ｎ一層３２，ｐ層３３，ｎ
十層３４が順次積層され、一方の主表面２１にはコレク
タ電極（ドレイン電極）４１が形成されている。もう一
方の主表面２２には、絶縁物５１を介してゲート部材１
０１がｎ十層３４，ｐ層３３，ｎ一層３２にまたがって
形成されている。また、他方の主表面２２には別の絶縁
物５２を介して非結晶のシリコン（アモルファスシリコ
ン）や多量の酸素を含んだ多結晶シリコン（ＳＩＰＯＳ
）からなる抵抗体１０２が形成されている。この抵抗体
１０２の一端には、ｎ十層３４，ｐ層３３と低抵抗接触
しているエミシタ（ソース）電極４２が、他端にはｎ十
層３４に低抵抗接触した電極４３が接触している。他方
の主表面２２側の最終表面は例えば有機樹脂６１で覆わ
れている。基板３１がｎ十型のものをパワーＭＯＳＦＥ
Ｔ、基板３１がｐ十型のものをＩＧＢＴ（Ｉｎｓｕｌａ
ｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔ
ｏｒ）と称している。このような半導体装置１は、ゲー
ト部材１０１にゲート電圧を印加したり除去することに
より通常数１０ｖ〜数１０００Ｖの電圧を制御し、電流
をオン，オフすることができる．使用時，電極４２に負
の電位、電極４１に正の電位が加えられる。この電位差
がｐ層３３，ｎ一層３２のｐｎ接合に加わり、ｎ一層３
２に広がった空乏層（破線は空乏層の端）により電界が
緩和され、電圧を阻止する。ここで，半導体装置１の周
辺に設けられた抵抗体１０２は，低電位の電極４２と高
電位の電極４３に接触し，両者電位差をほぼ均等に分圧
する。したがって、絶縁物５２下の表面も半導体装置内
部のｎ一層３２と同様に空乏層が伸び、電界が集中しな
いため、高電圧を阻止することができる。
十層３４が順次積層され、一方の主表面２１にはコレク
タ電極（ドレイン電極）４１が形成されている。もう一
方の主表面２２には、絶縁物５１を介してゲート部材１
０１がｎ十層３４，ｐ層３３，ｎ一層３２にまたがって
形成されている。また、他方の主表面２２には別の絶縁
物５２を介して非結晶のシリコン（アモルファスシリコ
ン）や多量の酸素を含んだ多結晶シリコン（ＳＩＰＯＳ
）からなる抵抗体１０２が形成されている。この抵抗体
１０２の一端には、ｎ十層３４，ｐ層３３と低抵抗接触
しているエミシタ（ソース）電極４２が、他端にはｎ十
層３４に低抵抗接触した電極４３が接触している。他方
の主表面２２側の最終表面は例えば有機樹脂６１で覆わ
れている。基板３１がｎ十型のものをパワーＭＯＳＦＥ
Ｔ、基板３１がｐ十型のものをＩＧＢＴ（Ｉｎｓｕｌａ
ｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔ
ｏｒ）と称している。このような半導体装置１は、ゲー
ト部材１０１にゲート電圧を印加したり除去することに
より通常数１０ｖ〜数１０００Ｖの電圧を制御し、電流
をオン，オフすることができる．使用時，電極４２に負
の電位、電極４１に正の電位が加えられる。この電位差
がｐ層３３，ｎ一層３２のｐｎ接合に加わり、ｎ一層３
２に広がった空乏層（破線は空乏層の端）により電界が
緩和され、電圧を阻止する。ここで，半導体装置１の周
辺に設けられた抵抗体１０２は，低電位の電極４２と高
電位の電極４３に接触し，両者電位差をほぼ均等に分圧
する。したがって、絶縁物５２下の表面も半導体装置内
部のｎ一層３２と同様に空乏層が伸び、電界が集中しな
いため、高電圧を阻止することができる。
このような半導体装置１において，抵抗体１０２にはア
モルファスシリコンや酸素を数％〜数１０％含んだＳ
Ｉ ＰＯＳが用いられてきた。この物質はパワーＭＯＳ
ＦＥＴやＩＧＢＴの通常の製作プロセスでは使われない
物質であり、その堆積，加工，他の領域の汚染防止など
製作工程が煩雑になる不具合があった。また、電極４２
．４３と抵抗体１０２の接触抵抗が、抵抗体１０２の抵
抗より大きいため、電圧が接触領域に集中し、抵抗体１
０２で電圧を均等に分割できず、阻止電圧が低下すると
いう不具合があった。
モルファスシリコンや酸素を数％〜数１０％含んだＳ
Ｉ ＰＯＳが用いられてきた。この物質はパワーＭＯＳ
ＦＥＴやＩＧＢＴの通常の製作プロセスでは使われない
物質であり、その堆積，加工，他の領域の汚染防止など
製作工程が煩雑になる不具合があった。また、電極４２
．４３と抵抗体１０２の接触抵抗が、抵抗体１０２の抵
抗より大きいため、電圧が接触領域に集中し、抵抗体１
０２で電圧を均等に分割できず、阻止電圧が低下すると
いう不具合があった。
本発明の目的は、製作が容易な抵抗体を有する半導体装
置を提供することにある。また、本発明の他の目的は抵
抗体に電圧を均等に分割する半導体装置を提供すること
にある。
置を提供することにある。また、本発明の他の目的は抵
抗体に電圧を均等に分割する半導体装置を提供すること
にある。
上記目的を達戊するために、本発明ではゲート部材に用
いられている材料と同じ物質を抵抗体に用いる。また、
上記他の目的を達或するために抵抗体の両端に接触して
いる電極との接触抵抗を低抵抗化したものである。
いられている材料と同じ物質を抵抗体に用いる。また、
上記他の目的を達或するために抵抗体の両端に接触して
いる電極との接触抵抗を低抵抗化したものである。
本発明は，ゲート部材に用い−ている材料と同じ物質を
抵抗体に用いるため、製作工程が煩雑にならず、また電
圧を均等にすることができるため、所望の高電圧を阻止
することができる。
抵抗体に用いるため、製作工程が煩雑にならず、また電
圧を均等にすることができるため、所望の高電圧を阻止
することができる。
以下、本発明の一実施例を第１図により説明する。第４
図と異なるのは、抵抗体にゲート部材１０１と同一の物
質を用いている点である。さらに、電極４２．４３と抵
抗体１０３との低抵抗接触を確保するために、抵抗体１
０３の両端に不純物を導入し抵抗の低い領域１０３Ａを
設けている。
図と異なるのは、抵抗体にゲート部材１０１と同一の物
質を用いている点である。さらに、電極４２．４３と抵
抗体１０３との低抵抗接触を確保するために、抵抗体１
０３の両端に不純物を導入し抵抗の低い領域１０３Ａを
設けている。
これにより，新たな物質を用いることによる製作工程の
煩雑さを防ぐことができる。さらに低抵抗領域１０３Ａ
を設けることにより、電極４２，４３の電位を接触抵抗
を格段に下げることができ，抵抗体１０３で電圧を均一
に分割することができる。この場合、抵抗体１０３はゲ
ート部材１０１と同時に形成することにより、さらに製
作工程を簡略化できる。さらに低抵抗領域１０３Ａもゲ
ート部材１０１に不純物を導入する時に形成することが
望ましい。本発明者らの実験の結果、抵抗体１０３の抵
抗の通常ゲート部材１０１を用いている厚さ王μｍ以下
では１０４〜１０”Ω・■にすることが望ましい。つま
り、余り抵抗が小さすぎると抵抗による漏れ電流が増え
る。一方・、抵抗が大きすぎると、半導体装置２を覆っ
てｂ％”る仰・゛６’ ｉより抵抗が大きくなり、部材
６１による電圧゜の゛分割で阻止電圧が左右されるよう
になるためである。
煩雑さを防ぐことができる。さらに低抵抗領域１０３Ａ
を設けることにより、電極４２，４３の電位を接触抵抗
を格段に下げることができ，抵抗体１０３で電圧を均一
に分割することができる。この場合、抵抗体１０３はゲ
ート部材１０１と同時に形成することにより、さらに製
作工程を簡略化できる。さらに低抵抗領域１０３Ａもゲ
ート部材１０１に不純物を導入する時に形成することが
望ましい。本発明者らの実験の結果、抵抗体１０３の抵
抗の通常ゲート部材１０１を用いている厚さ王μｍ以下
では１０４〜１０”Ω・■にすることが望ましい。つま
り、余り抵抗が小さすぎると抵抗による漏れ電流が増え
る。一方・、抵抗が大きすぎると、半導体装置２を覆っ
てｂ％”る仰・゛６’ ｉより抵抗が大きくなり、部材
６１による電圧゜の゛分割で阻止電圧が左右されるよう
になるためである。
つまり、部材６１に一般的に用いられている樹脂が分極
し、ｐ層３３側にマイナスの電荷が周辺のｎ＋層３４側
にプラスの電荷が蓄えられ、この電界効果により空乏層
の伸びに不均一が生じるためである。従って抵抗体１０
３は、樹脂などの部材６１より低抵抗であることが望ま
しい。，もし、樹脂など６１が不純物を含み、その不純
物の拡散により抵抗体１０３の抵抗が下がるような場合
には、抵抗体１０３と樹脂など６１の間に不純物の拡散
を阻止する部材、例えばＳｉＯｚやＳｉＮなどを介在さ
せることが望ましい．低抵抗領域１０３Ａは別の効果も
ある。この領域１０３Ａを設けることにより、電極４２
の電位を領域１０３Ａと抵抗領域１０３の境界まで伝え
ることができ、その電位による電界効果で対向するｎ一
層３２表面を空乏化することができる。これをフィール
ドプレートと言うが、これを領域１０３Ａで作ることが
できるので、ｎ一層３２の表面の電界を空乏層の伸びで
緩和でき高耐圧化が可能である．さらに、電極４２．４
３を抵抗体１０３の上に達するまで延長し、電極４２を
フィールドプレートとして用いることができるのは言う
までもない。
し、ｐ層３３側にマイナスの電荷が周辺のｎ＋層３４側
にプラスの電荷が蓄えられ、この電界効果により空乏層
の伸びに不均一が生じるためである。従って抵抗体１０
３は、樹脂などの部材６１より低抵抗であることが望ま
しい。，もし、樹脂など６１が不純物を含み、その不純
物の拡散により抵抗体１０３の抵抗が下がるような場合
には、抵抗体１０３と樹脂など６１の間に不純物の拡散
を阻止する部材、例えばＳｉＯｚやＳｉＮなどを介在さ
せることが望ましい．低抵抗領域１０３Ａは別の効果も
ある。この領域１０３Ａを設けることにより、電極４２
の電位を領域１０３Ａと抵抗領域１０３の境界まで伝え
ることができ、その電位による電界効果で対向するｎ一
層３２表面を空乏化することができる。これをフィール
ドプレートと言うが、これを領域１０３Ａで作ることが
できるので、ｎ一層３２の表面の電界を空乏層の伸びで
緩和でき高耐圧化が可能である．さらに、電極４２．４
３を抵抗体１０３の上に達するまで延長し、電極４２を
フィールドプレートとして用いることができるのは言う
までもない。
抵抗体１０３，ゲート１０１の材料としては若干の添加
物を加えても良いが多結晶のシリコンがシリコン半導体
装置に用いる場合に最も適合しやすい。その抵抗を１０
４〜１０’Ω・０にするには、その結晶の粒径をｌμｍ
以下にすることが望ましい。特に１０６〜１０７Ω・ロ
にするにはその粒径を３００人以下にする必要があり、
多結晶シリコンの形成には、その形成温度を５８０〜６
７０゜Ｃにすることが望ましい。
物を加えても良いが多結晶のシリコンがシリコン半導体
装置に用いる場合に最も適合しやすい。その抵抗を１０
４〜１０’Ω・０にするには、その結晶の粒径をｌμｍ
以下にすることが望ましい。特に１０６〜１０７Ω・ロ
にするにはその粒径を３００人以下にする必要があり、
多結晶シリコンの形成には、その形成温度を５８０〜６
７０゜Ｃにすることが望ましい。
第２図は，本発明の別の実施例である。第１図と異なる
のは、Ｐ層３３とｎ十層３４の間にｐ層３５を形成した
点である。このように、ｐ層３５を形成し，その電位を
ｐ層３３とｎ”Ｈ３４の中間の電位とすることで、印加
電圧を分担し，電界を緩和することができ、結果として
高耐圧化が可能である。これをＦ Ｌ Ｒ （Ｆｉｅｌ
ｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）と呼ぶが、このよう
な構造は電圧１００ｖ以上を阻止するような半導体装置
で良く用いられており、本発明はこのような高耐圧の半
導体装置にも適用でき、第１図と同様の効果をもつ。
のは、Ｐ層３３とｎ十層３４の間にｐ層３５を形成した
点である。このように、ｐ層３５を形成し，その電位を
ｐ層３３とｎ”Ｈ３４の中間の電位とすることで、印加
電圧を分担し，電界を緩和することができ、結果として
高耐圧化が可能である。これをＦ Ｌ Ｒ （Ｆｉｅｌ
ｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）と呼ぶが、このよう
な構造は電圧１００ｖ以上を阻止するような半導体装置
で良く用いられており、本発明はこのような高耐圧の半
導体装置にも適用でき、第１図と同様の効果をもつ。
第３図はＦＬＲをもつ本発明の半導体装置の変形例であ
る。第２図と異なる点は、ＦＬＲのｐ層３５に抵抗体１
０３を接触させたことである。これにより、第２図でＰ
層３３とｎ＋層３４の間の電圧配分と、抵抗体１０３の
電圧配分が異なり、ｐ層３５の電位とｐ層３５直上の抵
抗体１０３の電位に差が生じるのを防ぐことができる。
る。第２図と異なる点は、ＦＬＲのｐ層３５に抵抗体１
０３を接触させたことである。これにより、第２図でＰ
層３３とｎ＋層３４の間の電圧配分と、抵抗体１０３の
電圧配分が異なり、ｐ層３５の電位とｐ層３５直上の抵
抗体１０３の電位に差が生じるのを防ぐことができる。
つまり、ｐ層３３とｐ層３５の電位差と、抵抗体１０３
Ａと抵抗体の接触部２３の電位差をほぼ同じにすること
ができ、電界の不一致を防ぐことができる。
Ａと抵抗体の接触部２３の電位差をほぼ同じにすること
ができ、電界の不一致を防ぐことができる。
この結果、ＦＬＲ構造でｐ層３５をさらに増やしたＩＯ
ＯＯＶを超えるような高耐圧の半導体装置でも均一な電
界を形成することができ、高耐圧化が可能となる．さら
に、接触部２３の接触抵抗を下げるために、接触部２３
近傍の抵抗体１０３を不純物を導入し低抵抗にすること
も、ｐ層３５の電位を抵抗体１０３に伝えるために有効
である．この場合抵抗体１０３が多結晶シリコンであれ
ば例えばＢ（ホウ素）を導入し、ｐ型多結晶シリコンに
することが望ましい。
ＯＯＶを超えるような高耐圧の半導体装置でも均一な電
界を形成することができ、高耐圧化が可能となる．さら
に、接触部２３の接触抵抗を下げるために、接触部２３
近傍の抵抗体１０３を不純物を導入し低抵抗にすること
も、ｐ層３５の電位を抵抗体１０３に伝えるために有効
である．この場合抵抗体１０３が多結晶シリコンであれ
ば例えばＢ（ホウ素）を導入し、ｐ型多結晶シリコンに
することが望ましい。
以上、ＩＧＢＴやパワーＭＯＳＦＥＴを例にあげ本発明
を説明したが、本発明はＭＯＳゲートをもつ全ての半導
体装置に適用できる。また最近、ゲート部材を金属シリ
サイド／多結晶シリコンの多層構造としたものがあるが
、それにも適用できることは言うまでもない．さらに，
本発明のｐ層をｎ層の導伝型を反対にしても同様の効果
がある．〔発明の効果〕 本発明によれば、ターミネーション領域の構造をＭＯＳ
ゲートの材料と同質のもので形成できるので製作が煩雑
にならず，さらにゲート部材と同時に堆積することで製
作工程の簡略化が可能である．また，ターミネーション
領域の電界を均一化できるので高耐圧化できる効果があ
る。
を説明したが、本発明はＭＯＳゲートをもつ全ての半導
体装置に適用できる。また最近、ゲート部材を金属シリ
サイド／多結晶シリコンの多層構造としたものがあるが
、それにも適用できることは言うまでもない．さらに，
本発明のｐ層をｎ層の導伝型を反対にしても同様の効果
がある．〔発明の効果〕 本発明によれば、ターミネーション領域の構造をＭＯＳ
ゲートの材料と同質のもので形成できるので製作が煩雑
にならず，さらにゲート部材と同時に堆積することで製
作工程の簡略化が可能である．また，ターミネーション
領域の電界を均一化できるので高耐圧化できる効果があ
る。
第１図は本発明半導体装置の一実施例を示す概略断面図
、第２図及び第３図は本発明の他の実施例を示す概略断
面図、第４図は従来の半導体装置を示す概略断面図であ
る。 １０１・・・ゲート部材、１０２，１０３・・・抵抗体
、３３．３５・・・ｐ層、３４・・・ｎ十層、５３．５
４・・・第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図
、第２図及び第３図は本発明の他の実施例を示す概略断
面図、第４図は従来の半導体装置を示す概略断面図であ
る。 １０１・・・ゲート部材、１０２，１０３・・・抵抗体
、３３．３５・・・ｐ層、３４・・・ｎ十層、５３．５
４・・・第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １、主表面を有する第１の導電型の第１の半導体領域と
、前記主表面に露出し前記第１の半導体領域内に互いに
独立に形成された第２の導電型の第２の半導体領域と第
１の導電型の第３の半導体領域と、前記主表面に第２の
半導体領域と第３の半導体領域にまたがって形成された
第１の絶縁物と、該第１の絶縁物上に形成された抵抗体
と、前記第２の半導体領域内に形成された第１の導電型
の第４の半導体領域と、該第４の半導体領域と第２の半
導体領域と第１の半導体領域にまたがって前記主表面に
形成された第２の絶縁膜と、該第２の絶縁膜上に形成さ
れた前記抵抗体と同一材料からなり前記抵抗体より低抵
抗のゲート部材と、前記第２の半導体領域及び前記第４
の半導体領域に低抵抗接触すると共に前記抵抗体の一端
に接触した第１の電極と、前記第３の半導体領域に低抵
抗接触すると共に前記抵抗体の他端に接触した第２の電
極とを有することを特徴とする半導体装置。 ２、特許請求の範囲第１項において、前記第１の電極と
前記第２の電極が前記抵抗体に低抵抗接触していること
を特徴とする半導体装置。 ３、特許請求の範囲第１項又は第２項において、前記抵
抗体の両端の領域が中央領域に比べ低抵抗であることを
特徴とする半導体装置。 ４、特許請求の範囲第１項、第２項又は第３項において
、前記第２の半導体領域と第３の半導体領域の間に、少
なくとも１つの第２の導電型の第５の半導体領域を設け
たことを特徴とする半導体装置。 ５、特許請求の範囲第４項において、前記第５の半導体
領域と前記抵抗体が接触していることを特徴とする半導
体装置。 ６、特許請求の範囲第５項において、前記第５の半導体
領域と前記抵抗体６が低抵抗接触していることを特徴と
する半導体装置。 ７、特許請求の範囲第１項、第２項、第３項、第４項、
第５項又は第６項において、前記抵抗体と前記ゲート部
材を同時に堆積したことを特徴とする半導体装置。 ８、特許請求の範囲第１項、第２項、第３項、第４項、
第５項、第６項又は第７項において、前記抵抗体と前記
ゲート部材が多結晶シリコンであることを特徴とする半
導体装置。９、特許請求の範囲第１項、第２項、第３項
、第４項、第５項、第６項、第７項又は第８項において
、前記抵抗体の抵抗が１０＾４〜１０＾８Ω・ｃｍであ
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1307695A JPH03169081A (ja) | 1989-11-29 | 1989-11-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1307695A JPH03169081A (ja) | 1989-11-29 | 1989-11-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03169081A true JPH03169081A (ja) | 1991-07-22 |
Family
ID=17972113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1307695A Pending JPH03169081A (ja) | 1989-11-29 | 1989-11-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03169081A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015050386A (ja) * | 2013-09-03 | 2015-03-16 | 株式会社デンソー | 半導体装置 |
| JP2017092360A (ja) * | 2015-11-16 | 2017-05-25 | 富士電機株式会社 | 半導体装置 |
| US11824084B2 (en) | 2020-10-22 | 2023-11-21 | Mitsubishi Electric Corporation | Power semiconductor device |
-
1989
- 1989-11-29 JP JP1307695A patent/JPH03169081A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015050386A (ja) * | 2013-09-03 | 2015-03-16 | 株式会社デンソー | 半導体装置 |
| JP2017092360A (ja) * | 2015-11-16 | 2017-05-25 | 富士電機株式会社 | 半導体装置 |
| US11824084B2 (en) | 2020-10-22 | 2023-11-21 | Mitsubishi Electric Corporation | Power semiconductor device |
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