JPS63209161A - 高耐圧プレ−ナ素子 - Google Patents
高耐圧プレ−ナ素子Info
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- JPS63209161A JPS63209161A JP4136287A JP4136287A JPS63209161A JP S63209161 A JPS63209161 A JP S63209161A JP 4136287 A JP4136287 A JP 4136287A JP 4136287 A JP4136287 A JP 4136287A JP S63209161 A JPS63209161 A JP S63209161A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
(産業上の利用分野)
この発明は、高耐圧プレーナ素子に関する。
(従来の技術)
最近、第9図に示すようなプレーナ形のp十n接合ダイ
オードにおいてp中瓶散層の周囲にそれより再度の低い
p−拡散層を形成し、しかも、このp″″拡散層の不純
物総社を2〜4X10’2α−2にすることによって、
高い逆耐圧が得られることが知られている。ところが、
この構造は、高い逆耐圧が得られるものの、表面に設け
た酸化膜中に存在する電荷が多い場合には次のような問
題が生じる。即ち、高温150℃において、このような
p+11接合ダイオードに逆電圧を印加し続けると、空
乏層によって生じる高電解によってS!Oz膜内の荷電
、特にプラスイオンが動かされ、一部分に集中する。こ
の束められた荷電が作る電界によって表面付近の空乏層
内の電界が増大し、耐圧が劣化してしまう。
オードにおいてp中瓶散層の周囲にそれより再度の低い
p−拡散層を形成し、しかも、このp″″拡散層の不純
物総社を2〜4X10’2α−2にすることによって、
高い逆耐圧が得られることが知られている。ところが、
この構造は、高い逆耐圧が得られるものの、表面に設け
た酸化膜中に存在する電荷が多い場合には次のような問
題が生じる。即ち、高温150℃において、このような
p+11接合ダイオードに逆電圧を印加し続けると、空
乏層によって生じる高電解によってS!Oz膜内の荷電
、特にプラスイオンが動かされ、一部分に集中する。こ
の束められた荷電が作る電界によって表面付近の空乏層
内の電界が増大し、耐圧が劣化してしまう。
(発明が解決しようとする問題点)
以上のように従来技術では、高温で、素子の耐圧が劣化
してしまう、という問題点があった。
してしまう、という問題点があった。
本発明は、この様な問題を解決すると共に、よりの高い
耐圧のプレーナ素子を提供することを目的とする。
耐圧のプレーナ素子を提供することを目的とする。
(問題点を解決するための手段)
本発明は、第1導電型の^抵抗基板に第2導電型の高S
度拡散層があり、この周囲をとりかこんで第2導電型の
低濃度拡散層が形成されている素子において、この第2
導電型低濃度拡散層とその外側の高抵抗基板上に絶縁膜
を介して、高抵抗膜を配設し、この高抵抗膜のうち、p
+拡散層から近い外側周辺を実質的に低抵抗導電体膜に
より構成したことを特徴とする。
度拡散層があり、この周囲をとりかこんで第2導電型の
低濃度拡散層が形成されている素子において、この第2
導電型低濃度拡散層とその外側の高抵抗基板上に絶縁膜
を介して、高抵抗膜を配設し、この高抵抗膜のうち、p
+拡散層から近い外側周辺を実質的に低抵抗導電体膜に
より構成したことを特徴とする。
(作 用)
本発明によれば、高抵抗膜内に微妙な電流が流れ、高抵
抗膜には、一様な電位傾斜が生じる。この様な電位傾斜
はシリコン内部の電界集中を緩和するように働くので局
部的な電界集中が減少する。
抗膜には、一様な電位傾斜が生じる。この様な電位傾斜
はシリコン内部の電界集中を緩和するように働くので局
部的な電界集中が減少する。
更に、p中瓶散層からすぐに電位匂配を形成する。
構造に比べてp中瓶散層から所定距離の間、高抵抗膜に
よる電位匂配が形成されないようにして、拡散層と同電
位を保ち、その外側に電位匂配を形成することによって
、拡散層からの空乏層の伸びを一層なだらかなものとし
て電解の集中を防止することができ、内部に生じる空乏
層の厚みは一様に薄くなって消失するので高耐圧が実現
できる。
よる電位匂配が形成されないようにして、拡散層と同電
位を保ち、その外側に電位匂配を形成することによって
、拡散層からの空乏層の伸びを一層なだらかなものとし
て電解の集中を防止することができ、内部に生じる空乏
層の厚みは一様に薄くなって消失するので高耐圧が実現
できる。
しかも、高抵抗膜には一様な電界が生じるため、絶縁膜
S!02中には局部的な高電界が生じないので、高温で
も素子のリーク電流が増大しない。
S!02中には局部的な高電界が生じないので、高温で
も素子のリーク電流が増大しない。
(実施例)
以下、本発明の詳細な説明する。
第1図は一実施例のp+n接合ダイオードの要部構造を
示す。第9図と対応する部分には第9図と同一符号を付
して詳細な説明は省く。高抵抗n−型Si層1の表面に
高不純物濃度のp汁型層2が形成され、その周囲に低不
純物濃度のp−型層6が形成されている。p−型層6の
表面から見た単位面積当りの不純物総量は、1〜55x
1012/dである。p−型層6から所定距離離れた素
子周辺にはn十型層9が形成されており、p土型層2か
らn十型層9にまたがって、絶縁膜7を介して、判絶縁
物多結晶シリコン膜8が配設されている。
示す。第9図と対応する部分には第9図と同一符号を付
して詳細な説明は省く。高抵抗n−型Si層1の表面に
高不純物濃度のp汁型層2が形成され、その周囲に低不
純物濃度のp−型層6が形成されている。p−型層6の
表面から見た単位面積当りの不純物総量は、1〜55x
1012/dである。p−型層6から所定距離離れた素
子周辺にはn十型層9が形成されており、p土型層2か
らn十型層9にまたがって、絶縁膜7を介して、判絶縁
物多結晶シリコン膜8が配設されている。
このp+n接合ダイオードの具体的な製造プロセスは次
の通りである。n十型層4上にn″″型后1が形成され
た基板に、n−型層1表面に1μm程度の厚い5fCh
膜を堆積し、PEPプロセスによってp+型石2を形成
するための窓を開け、ボロンを2 X 1015/ c
rA注入する。次に再度PEPEプロセスによって、p
中型層2より外側に広くし、ボロンインプラを4×10
12/Cd注入する。更に、PEPEプロセスにより素
子周辺部に窓を開け、レジストでp+型層′2およびp
−型層6の領域を覆って、レリンイオンを5×1014
/Cd注入する。この後、窒素雰囲気中で1ioo℃、
1時間のアニールを行ない、更にN2 :02−10:
1の雰囲気中で拡散を行なって、p中型E2の拡散深
さが10μm程度になるようにする。この後、5fO2
膜を除去して、再度5102膜7を1μm程度堆積し、
更に、半絶縁性多結晶シリコン膜8を1μm程度堆積し
、半絶縁性多結晶シリコン膜8をp+型層からn十型層
9にまたがるように残して・パターニングして、S!O
z膜7に窓を開けて、AI膜を蒸着して、アノード電極
3を形成する。ここで、アノードN極3は、絶縁膜3上
で、p++ベース層2の境界から所定距離L(=20μ
m)だけ延在するように形成する。
の通りである。n十型層4上にn″″型后1が形成され
た基板に、n−型層1表面に1μm程度の厚い5fCh
膜を堆積し、PEPプロセスによってp+型石2を形成
するための窓を開け、ボロンを2 X 1015/ c
rA注入する。次に再度PEPEプロセスによって、p
中型層2より外側に広くし、ボロンインプラを4×10
12/Cd注入する。更に、PEPEプロセスにより素
子周辺部に窓を開け、レジストでp+型層′2およびp
−型層6の領域を覆って、レリンイオンを5×1014
/Cd注入する。この後、窒素雰囲気中で1ioo℃、
1時間のアニールを行ない、更にN2 :02−10:
1の雰囲気中で拡散を行なって、p中型E2の拡散深
さが10μm程度になるようにする。この後、5fO2
膜を除去して、再度5102膜7を1μm程度堆積し、
更に、半絶縁性多結晶シリコン膜8を1μm程度堆積し
、半絶縁性多結晶シリコン膜8をp+型層からn十型層
9にまたがるように残して・パターニングして、S!O
z膜7に窓を開けて、AI膜を蒸着して、アノード電極
3を形成する。ここで、アノードN極3は、絶縁膜3上
で、p++ベース層2の境界から所定距離L(=20μ
m)だけ延在するように形成する。
第2図は、この実施例によるp+n+合ダイオードのp
−型層6の不純物総量と耐圧の関係を、従来例(第9図
)と比較して示したものである。
−型層6の不純物総量と耐圧の関係を、従来例(第9図
)と比較して示したものである。
従来の素子でも平坦接合の理論耐圧2100Vに対して
約75%の耐圧が得られているが、この実施例の素子で
は90%が達成されている。しかも、この実施例の場合
、75%以上の耐圧を許容1れば、p″″型層6の不純
物総量の範囲は1〜5.5×1012/Cdと広いもの
になっている。
約75%の耐圧が得られているが、この実施例の素子で
は90%が達成されている。しかも、この実施例の場合
、75%以上の耐圧を許容1れば、p″″型層6の不純
物総量の範囲は1〜5.5×1012/Cdと広いもの
になっている。
第3図は上記実施例の構造でp++層2の境界からの電
極の長ざLを変化させた時のp十型層2と基板1間の降
伏電圧を測定した結果であり、電極の長ざLが25μ瓦
で最大値を示し、理想耐圧の90%が達成されている。
極の長ざLを変化させた時のp十型層2と基板1間の降
伏電圧を測定した結果であり、電極の長ざLが25μ瓦
で最大値を示し、理想耐圧の90%が達成されている。
この実施例の場合、80%以上の耐圧を許容すれば、電
極の長ざLは、5〜60μ而となる。
極の長ざLは、5〜60μ而となる。
第4図は上記実施例の構造で電極の長ざLを20μmを
一定としてI)−ffi層6の長りを変化させた時のp
十型層2と基板1間の降伏電圧を測定した結果である。
一定としてI)−ffi層6の長りを変化させた時のp
十型層2と基板1間の降伏電圧を測定した結果である。
不純物機が4.7x 1012/ ciではp−型層6
の長ざLが110μmで最大値を示している。この実施
例の場合、70%以上の耐圧を許容すれば、p−″型層
6の不純物総量が4 x 1012/ ctAを越える
時、p−型層6の長さは120/、5 m以下となる。
の長ざLが110μmで最大値を示している。この実施
例の場合、70%以上の耐圧を許容すれば、p−″型層
6の不純物総量が4 x 1012/ ctAを越える
時、p−型層6の長さは120/、5 m以下となる。
ただし、第8図の場合のように、p一層が2段になって
いる時は、4×1012/cdをこえる濃度の層10の
長さが120μm以下でおれば良い。また、この実施例
によれば、多結晶シリコン膜8には一様な電界が生じる
ため、S!O2膜7中に局部的な高電界が生じることが
なく、高温でも素子のリーク電流が増大することがない
。また、この実施例では、高抵抗膜を構成するため金属
電極形成後に高抵抗膜7としてアモルファスシリコン膜
を形成している。この工程は極めて簡単である。
いる時は、4×1012/cdをこえる濃度の層10の
長さが120μm以下でおれば良い。また、この実施例
によれば、多結晶シリコン膜8には一様な電界が生じる
ため、S!O2膜7中に局部的な高電界が生じることが
なく、高温でも素子のリーク電流が増大することがない
。また、この実施例では、高抵抗膜を構成するため金属
電極形成後に高抵抗膜7としてアモルファスシリコン膜
を形成している。この工程は極めて簡単である。
第5図は本発明の別の実施例のp+n+合ダイオードで
おる。第1図と対応する部分には第1図と同一符号を付
して詳細な説明は省略する。この実施例では高抵抗体膜
7として半絶縁性多結晶シリコン膜(SI PO3)を
用い、これを金属電極形成前に形成している。即ち高抵
抗体膜7を絶縁膜8上にパターン形成し、その上にCV
D酸化膜等の絶縁膜13を形成して高抵抗体膜7の端部
が露出するようにパターニングした後、この高抵抗体膜
7の端部に重なるようにAl1膜による電極3.12を
形成している。
おる。第1図と対応する部分には第1図と同一符号を付
して詳細な説明は省略する。この実施例では高抵抗体膜
7として半絶縁性多結晶シリコン膜(SI PO3)を
用い、これを金属電極形成前に形成している。即ち高抵
抗体膜7を絶縁膜8上にパターン形成し、その上にCV
D酸化膜等の絶縁膜13を形成して高抵抗体膜7の端部
が露出するようにパターニングした後、この高抵抗体膜
7の端部に重なるようにAl1膜による電極3.12を
形成している。
この実施例の場合も、金属ff1ffi3のフィールド
領域上に延在する部分が高抵抗体膜7と共にフィールド
・プレートを構成しており、このフィールド・プレート
のうち図の距離L (−5〜70μm)の部分が低抵抗
になっているため、先の実施例と同様に耐圧向上が図ら
れる。
領域上に延在する部分が高抵抗体膜7と共にフィールド
・プレートを構成しており、このフィールド・プレート
のうち図の距離L (−5〜70μm)の部分が低抵抗
になっているため、先の実施例と同様に耐圧向上が図ら
れる。
第6図は、他の実施例のp+n+合ダイオードである。
この実施例でも先の実施例と対応する部分には先の実施
例と同一符号を付しである。第1図の実施例と異なる点
は、絶縁l118を形成した後、この上にp+型型数散
層2p−型拡散圀の境界を覆うように例えば不純物をド
ープした多結晶シリコン膜等の低抵抗導電体膜14を形
成し、更にこの上に低抵抗導電体膜14が露出するよう
に絶縁膜13を形成していることでおる。この後は第1
図の実施例と同様にAl1膜による電極3.12を形成
し、アモルファス3i膜等の高抵抗体膜7を形成してい
る。
例と同一符号を付しである。第1図の実施例と異なる点
は、絶縁l118を形成した後、この上にp+型型数散
層2p−型拡散圀の境界を覆うように例えば不純物をド
ープした多結晶シリコン膜等の低抵抗導電体膜14を形
成し、更にこの上に低抵抗導電体膜14が露出するよう
に絶縁膜13を形成していることでおる。この後は第1
図の実施例と同様にAl1膜による電極3.12を形成
し、アモルファス3i膜等の高抵抗体膜7を形成してい
る。
この実施例の場合も、図に示ず距離りを5〜70μmに
設定することにより、フィールド・プレートの接合端部
近傍を実質的に低抵抗とすることができ、先の実施例と
同様に耐圧向上が図られる。
設定することにより、フィールド・プレートの接合端部
近傍を実質的に低抵抗とすることができ、先の実施例と
同様に耐圧向上が図られる。
特に低抵抗伝導体r!14を組合わせることにより接合
端部近傍の基板内電界分布、即ち空乏層の伸びの形状を
最適設計することができ、より高い耐圧を実現すること
ができる。
端部近傍の基板内電界分布、即ち空乏層の伸びの形状を
最適設計することができ、より高い耐圧を実現すること
ができる。
第7図は他の実施例のp+11接合ダイオードである。
この実施例でも先の実施例と対応する部分には先の実施
例と同一符号を付しである。この実施例では、絶縁口8
をp″″拡散層11とn−基板1の接合部を覆うように
形成している。この実施例の場合も、図に示す距離りを
5〜60μmに設定することにより、高低圧膜の一部を
実質的に低抵抗とすることができ、先の実施例と同様に
耐圧向上が図れる。特に、絶縁膜8をp−拡散層11上
から形成することにより、段差が緩和され、金属電極3
の段切れがなくなり、素子の信頼性が一層向上する。
例と同一符号を付しである。この実施例では、絶縁口8
をp″″拡散層11とn−基板1の接合部を覆うように
形成している。この実施例の場合も、図に示す距離りを
5〜60μmに設定することにより、高低圧膜の一部を
実質的に低抵抗とすることができ、先の実施例と同様に
耐圧向上が図れる。特に、絶縁膜8をp−拡散層11上
から形成することにより、段差が緩和され、金属電極3
の段切れがなくなり、素子の信頼性が一層向上する。
第8図は、更に他の実施例のp−n接合ダイオードの要
部構造を示す。第1図の実施例と異なる点は、p十型居
に接する低不純物濃度としてp−型11108設け、更
にこれに接してこれより低不純物濃度のp″″−型層1
1を設けていることである。
部構造を示す。第1図の実施例と異なる点は、p十型居
に接する低不純物濃度としてp−型11108設け、更
にこれに接してこれより低不純物濃度のp″″−型層1
1を設けていることである。
例えば、p″′型層10の部分は先の実施例と同様ボロ
ンイオン注入をドーズ13xlo12/7で行ない、更
に、この外側にボロンイオン注入をドーズ量1.5xl
O12/cdで行なってp−一型層を形成する。
ンイオン注入をドーズ13xlo12/7で行ない、更
に、この外側にボロンイオン注入をドーズ量1.5xl
O12/cdで行なってp−一型層を形成する。
この実施例によれば、p+型層2の底部わん曲部での電
界集中をより一層緩和することができ、逆バイアスを印
加した時のn−型層1に伸びる空乏層の素子表面からの
厚みがp+型層2から離れるにつれて滑らかに変化して
消失する。従って、先の実施例に比べて更に効果的に耐
圧向上を図ることができる。
界集中をより一層緩和することができ、逆バイアスを印
加した時のn−型層1に伸びる空乏層の素子表面からの
厚みがp+型層2から離れるにつれて滑らかに変化して
消失する。従って、先の実施例に比べて更に効果的に耐
圧向上を図ることができる。
本発明は、上記実施例に限られるものではない。
例えば上記実施例ではp中型層2とp−型層の境界部近
傍を実質的に低抵抗導電体膜とするため、金属電極を延
在させ、あるいは、低抵抗多結晶シリコン膜を介在させ
ているが、アモルファスシリコン膜あるいは多結晶ジノ
リン膜の高抵抗膜により全体を構成して、その境界部近
傍に選択的に不純物をドープして低抵抗とすることも可
能である。
傍を実質的に低抵抗導電体膜とするため、金属電極を延
在させ、あるいは、低抵抗多結晶シリコン膜を介在させ
ているが、アモルファスシリコン膜あるいは多結晶ジノ
リン膜の高抵抗膜により全体を構成して、その境界部近
傍に選択的に不純物をドープして低抵抗とすることも可
能である。
更に、実施例ではp+n接合ダイオードを説明したが、
本発明は、実施例で説明したのと同様のダイオード構造
を含むMOSトランジスタやサイリスタ等の各種高耐圧
プレーナ素子に適用することが可能である。
本発明は、実施例で説明したのと同様のダイオード構造
を含むMOSトランジスタやサイリスタ等の各種高耐圧
プレーナ素子に適用することが可能である。
以上述べたように本発明によれば、素子内部および表面
部の両方の電界集中を緩和して耐圧向上を図り、しかも
高温、逆バイアス印加による耐圧劣化を少なくした高耐
圧プレーナ素子を得ることができる。
部の両方の電界集中を緩和して耐圧向上を図り、しかも
高温、逆バイアス印加による耐圧劣化を少なくした高耐
圧プレーナ素子を得ることができる。
数値の限定と根拠となるデータを示す図、第4図の要部
構造を示す図、第9図は従来のp十n接合ダイオードの
溶接構造を示す図である。 1・・・n−型3i層(第1導電型高抵抗半導体層)2
・・・p中型層(第2導電型高不純物濃度層)3・・・
アノード電極、4・・・n″″型層5・・・カソード電
1転 5、10.11・・・p−型層(第2導電型低不純物濃
度層) 7・・・半絶縁性多結晶シリコン膜(高抵抗半導体膜) 8、13・・・S i 02膜、9−n+型層、12・
・・AJ2電極、14・・・低抵抗半導体膜代理人 弁
理士 則 近 憲 佑 同 竹 花 喜久男 flす圧 [v〕 P jk!r11.だd政 (X to”/J)第
2 図 0IOD 乙 第zjFt’、!イkl1MM n長3 L (Hm>
第 4 図 第 5 図 第6図 S @8図 古 第 9 図
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・・・p中型層(第2導電型高不純物濃度層)3・・・
アノード電極、4・・・n″″型層5・・・カソード電
1転 5、10.11・・・p−型層(第2導電型低不純物濃
度層) 7・・・半絶縁性多結晶シリコン膜(高抵抗半導体膜) 8、13・・・S i 02膜、9−n+型層、12・
・・AJ2電極、14・・・低抵抗半導体膜代理人 弁
理士 則 近 憲 佑 同 竹 花 喜久男 flす圧 [v〕 P jk!r11.だd政 (X to”/J)第
2 図 0IOD 乙 第zjFt’、!イkl1MM n長3 L (Hm>
第 4 図 第 5 図 第6図 S @8図 古 第 9 図
Claims (5)
- (1)第1導電型の高抵抗基板に選択的に第2導電型の
高濃度層が形成され、この高濃度層に接して、その周囲
に第2導電型の低濃度層が形成されている半導体装置に
おいて、前記第2導電型高濃度層から前記第2導電型低
濃度層、更にその外側の高抵抗層上にまたがつて、絶縁
膜により覆われ、この絶縁膜上に一端が前記第1導電型
基板の電位に設定され、他端が前記第2導電型拡散層の
電位に設定された高抵抗膜を配設し、前記高抵抗膜のう
ち、前記第2導電型拡散層から近い外側周辺部分は低抵
抗導電体膜になっていることを特徴とする高耐圧プレー
ナ素子。 - (2)前記第2導電型高濃度層に接する電極金属膜を前
記低抵抗導電体膜として延在させ、この電極金属膜に重
なるように高抵抗膜を構成することを特徴とする特許請
求の範囲第1項記載の高耐圧プレーナ素子。 - (3)前記低抵抗導電体膜を形成する範囲は、前記第2
導電型高濃度層と前記第2導電型低濃度層のなす境界の
基板表面に露出する部分から5μmから60μmの範囲
で形成することを特徴とする特許請求の範囲第1項記載
の高耐圧プレート素子。 - (4)前記第2導電型低濃度層を素子表面から見た時の
単位面積あたりの不純物量が1〜5.5×10^1^2
/cm^2であることを特徴とする特許請求の範囲第1
項記載の高耐圧プレーナ素子。 - (5)前記第2導電型低濃度節を素子表面から見た時の
単位面積あたりの不純物が4.0×10^1^2/cm
^2を越る部分がある半導体装置において前記第2導電
型低濃度の4.0×10^1^2/cm^2の濃度を越
える部分の長さを120μm以下とすることを特徴とす
る特許請求の範囲第1項記載の高耐圧プレーナ素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4136287A JPS63209161A (ja) | 1987-02-26 | 1987-02-26 | 高耐圧プレ−ナ素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4136287A JPS63209161A (ja) | 1987-02-26 | 1987-02-26 | 高耐圧プレ−ナ素子 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63209161A true JPS63209161A (ja) | 1988-08-30 |
Family
ID=12606360
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4136287A Pending JPS63209161A (ja) | 1987-02-26 | 1987-02-26 | 高耐圧プレ−ナ素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63209161A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5969400A (en) * | 1995-03-15 | 1999-10-19 | Kabushiki Kaisha Toshiba | High withstand voltage semiconductor device |
JP2011199223A (ja) * | 2010-03-24 | 2011-10-06 | Mitsubishi Electric Corp | 半導体装置 |
JP2017098440A (ja) * | 2015-11-26 | 2017-06-01 | 三菱電機株式会社 | 半導体装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5140881A (ja) * | 1974-10-04 | 1976-04-06 | Hitachi Ltd | Handotaisochi |
-
1987
- 1987-02-26 JP JP4136287A patent/JPS63209161A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5140881A (ja) * | 1974-10-04 | 1976-04-06 | Hitachi Ltd | Handotaisochi |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5969400A (en) * | 1995-03-15 | 1999-10-19 | Kabushiki Kaisha Toshiba | High withstand voltage semiconductor device |
JP2011199223A (ja) * | 2010-03-24 | 2011-10-06 | Mitsubishi Electric Corp | 半導体装置 |
JP2017098440A (ja) * | 2015-11-26 | 2017-06-01 | 三菱電機株式会社 | 半導体装置 |
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