JPH0550858B2 - - Google Patents
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- JPH0550858B2 JPH0550858B2 JP59136087A JP13608784A JPH0550858B2 JP H0550858 B2 JPH0550858 B2 JP H0550858B2 JP 59136087 A JP59136087 A JP 59136087A JP 13608784 A JP13608784 A JP 13608784A JP H0550858 B2 JPH0550858 B2 JP H0550858B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
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Description
【発明の詳細な説明】
産業上の利用分野
本発明はゲートターンオフ（GTO）サイリス
タの製造方法に関するものである。
タの製造方法に関するものである。
従来の技術
GTOサイリスタは、例えば第４図に示すよう
にアノード層であるＰ型の半導体層P1、Ｎ型の
半導体層N1、ゲート層であるＰ型の半導体層P2、
カソード層であるＮ型の半導体層N2をこの順に
設けて構成され、アノード層P1表面にアノード
電極Ａ、カソード層N2表面にカソード電極Ｋ、
ゲート層P2表面にゲート電極Ｇが設けられてい
る。GTOサイリスタにおいては、アノード層P1
からカソード層N2に向かつて負荷電流が流れ、
半導体層N2、P2の接合を逆バイアスする方向に
電極Ｋ、Ｇ間にゲート電流を流すことによつて負
荷電流が遮断される。
にアノード層であるＰ型の半導体層P1、Ｎ型の
半導体層N1、ゲート層であるＰ型の半導体層P2、
カソード層であるＮ型の半導体層N2をこの順に
設けて構成され、アノード層P1表面にアノード
電極Ａ、カソード層N2表面にカソード電極Ｋ、
ゲート層P2表面にゲート電極Ｇが設けられてい
る。GTOサイリスタにおいては、アノード層P1
からカソード層N2に向かつて負荷電流が流れ、
半導体層N2、P2の接合を逆バイアスする方向に
電極Ｋ、Ｇ間にゲート電流を流すことによつて負
荷電流が遮断される。
ここにGTOサイリスタの最大遮断電流をIAnaX
とすると、IAnaxは次式で表わされる。
とすると、IAnaxは次式で表わされる。
IAnax＝Igrna×Ｇ
＝VGK／Rg×αopo／（αopo＋αpop−１） ……(1)
但しＧはターンオフゲイン、GGKはゲートカソ
ード間の降伏電圧（逆耐圧）、RGはゲート層の内
部インピーダンス、Igrnaxは最大ターンオフゲー
ト電流、αopo、αpopは夫々GTOサイリスタを２つ
のトランジスタモデルで近似したときのNPNト
ランジスタ及びPNPトランジスタの直流電流増
幅率である。(1)式からわかるように、最大遮断電
流を大きくするためには、VGKを大きくするか、
或いはRgを小さくすればよい。Rgを小さくする
ためにはゲート層P2の抵抗率を小さくすること、
即ちゲート層P2におけるＰ型の不純物濃度を高
めるようにすればよい。ところでゲート層P2は
通常所要の比抵抗のＮ型の半導体であるシリコン
基板にガリウム、ボロン、或いはアルミニウム等
のＰ型の不純物を熱拡散することによつて形成さ
れるため、その濃度プロフアイルは第５図に示す
ように表面から深さ方向に対して濃度が低下する
ような（通常は補誤差関数）分布となる。そして
半導体層N2は、半導体層P2が形成されてからそ
の表面より高濃度のリン等のＮ型不純物を拡散す
ることによつて形成される。一方VGKは半導体層
P2と半導体層N2との接合部における半導体層P2
の不純物濃度Cj（第５図参照）で決定され、VGK
を高くするにはその不純物濃度を低くすることが
必要である。しかしながら第５図に示す濃度プロ
フアイルでは、VGKを高くするためにCjを低くす
ると上述のようにRgが大きくなつてしまう。
ード間の降伏電圧（逆耐圧）、RGはゲート層の内
部インピーダンス、Igrnaxは最大ターンオフゲー
ト電流、αopo、αpopは夫々GTOサイリスタを２つ
のトランジスタモデルで近似したときのNPNト
ランジスタ及びPNPトランジスタの直流電流増
幅率である。(1)式からわかるように、最大遮断電
流を大きくするためには、VGKを大きくするか、
或いはRgを小さくすればよい。Rgを小さくする
ためにはゲート層P2の抵抗率を小さくすること、
即ちゲート層P2におけるＰ型の不純物濃度を高
めるようにすればよい。ところでゲート層P2は
通常所要の比抵抗のＮ型の半導体であるシリコン
基板にガリウム、ボロン、或いはアルミニウム等
のＰ型の不純物を熱拡散することによつて形成さ
れるため、その濃度プロフアイルは第５図に示す
ように表面から深さ方向に対して濃度が低下する
ような（通常は補誤差関数）分布となる。そして
半導体層N2は、半導体層P2が形成されてからそ
の表面より高濃度のリン等のＮ型不純物を拡散す
ることによつて形成される。一方VGKは半導体層
P2と半導体層N2との接合部における半導体層P2
の不純物濃度Cj（第５図参照）で決定され、VGK
を高くするにはその不純物濃度を低くすることが
必要である。しかしながら第５図に示す濃度プロ
フアイルでは、VGKを高くするためにCjを低くす
ると上述のようにRgが大きくなつてしまう。
このようなことからIAnaxを大きくするには、
半導体層P2の濃度プロフアイルは第６図に示す
ように厚さ方向あるいは両端部を除いたところに
濃度ピークがあるようなものが望ましいとされて
いる。その理由は、VGKを大きくとりながらRgを
小さくできるからである。第６図に示すような濃
度プロフアイルを得るためには従来アウトデイフ
ユーズ法と呼ばれる製造方法がある。この製造方
法は、第７図に示すようにＮ型の半導体層N1の
一面側にＰ型不純物を拡散し（第７図−点鎖線
部）、更に長時間押込み拡散をし（第７図点線
部）、その後表面側からＮ型不純物を、半導体層
N2の不純物の表面濃度が所要の大きさとなるよ
うに拡散して半導体層P2、半導体層N2を形成す
る方法である。この方法は、押込み拡散工程にお
いてＰ型不純物をアウトデイフユーズしその表面
濃度を低下させることはできるが、次の工程にて
半導体層N2の表面濃度が高濃度となるようにＮ
型不純物の拡散を行うため、半導体層N2，P2の
接合部におけるＰ型不純物濃度Cjをそれ程低くす
ることはできず、実用レベルではVGKの大きさは
20〜25V程度である。
半導体層P2の濃度プロフアイルは第６図に示す
ように厚さ方向あるいは両端部を除いたところに
濃度ピークがあるようなものが望ましいとされて
いる。その理由は、VGKを大きくとりながらRgを
小さくできるからである。第６図に示すような濃
度プロフアイルを得るためには従来アウトデイフ
ユーズ法と呼ばれる製造方法がある。この製造方
法は、第７図に示すようにＮ型の半導体層N1の
一面側にＰ型不純物を拡散し（第７図−点鎖線
部）、更に長時間押込み拡散をし（第７図点線
部）、その後表面側からＮ型不純物を、半導体層
N2の不純物の表面濃度が所要の大きさとなるよ
うに拡散して半導体層P2、半導体層N2を形成す
る方法である。この方法は、押込み拡散工程にお
いてＰ型不純物をアウトデイフユーズしその表面
濃度を低下させることはできるが、次の工程にて
半導体層N2の表面濃度が高濃度となるようにＮ
型不純物の拡散を行うため、半導体層N2，P2の
接合部におけるＰ型不純物濃度Cjをそれ程低くす
ることはできず、実用レベルではVGKの大きさは
20〜25V程度である。
また第６図に示す濃度プロフアイルを得るため
には、従来アウトデイフユーズ法の他に、第８図
に示すようにＮ型の半導体層N1の両面からＰ型
不純物を拡散した後その一方側の表面にエピタキ
シヤル法によつてＰ型半導体層P+を、その厚さ
が半導体層N2も含めた最終寸法になる大きさと
なるように成長させ、次いでこのエピタキシヤル
成長層P-の表面からＮ型不純物を当該成長層P-
の深さよりも浅い位置まで拡散して半導体層N2
を形成する方法がある。このようなエピタキシヤ
ルによる方法は、半導体層P2の不純物の濃度制
御を大きな自由度をもつて行うことができるとい
う利点はあるが、次のような問題点がある。即
ち、この方法は、エピタキシヤル成長層P-の厚
さを可成り大きく（10〜25μｍ）とらないと空乏
層、即ち前記接合部が半導体層P2の高濃度部分
にぶつかつてしまい高い逆耐圧VGKを望めない。
このためエピタキシヤル成長層P-の厚さが大き
くなり従つてゲート層全体の厚さが大きくなつて
しまう。また第９図に示すようにプレナー接合で
半導体層N2を形成する場合、プレナー接合の表
面（点線丸印）の電界が最も強く、このため当該
表面の保護が困難である。特に半導体層N2の島
状スリツトが１個の素子に数百本も形成される場
合には特に困難であり、フイールドリング等を設
ける必要がある。この問題は上記のアウトデイフ
ユーズ法でも同様に起こる。
には、従来アウトデイフユーズ法の他に、第８図
に示すようにＮ型の半導体層N1の両面からＰ型
不純物を拡散した後その一方側の表面にエピタキ
シヤル法によつてＰ型半導体層P+を、その厚さ
が半導体層N2も含めた最終寸法になる大きさと
なるように成長させ、次いでこのエピタキシヤル
成長層P-の表面からＮ型不純物を当該成長層P-
の深さよりも浅い位置まで拡散して半導体層N2
を形成する方法がある。このようなエピタキシヤ
ルによる方法は、半導体層P2の不純物の濃度制
御を大きな自由度をもつて行うことができるとい
う利点はあるが、次のような問題点がある。即
ち、この方法は、エピタキシヤル成長層P-の厚
さを可成り大きく（10〜25μｍ）とらないと空乏
層、即ち前記接合部が半導体層P2の高濃度部分
にぶつかつてしまい高い逆耐圧VGKを望めない。
このためエピタキシヤル成長層P-の厚さが大き
くなり従つてゲート層全体の厚さが大きくなつて
しまう。また第９図に示すようにプレナー接合で
半導体層N2を形成する場合、プレナー接合の表
面（点線丸印）の電界が最も強く、このため当該
表面の保護が困難である。特に半導体層N2の島
状スリツトが１個の素子に数百本も形成される場
合には特に困難であり、フイールドリング等を設
ける必要がある。この問題は上記のアウトデイフ
ユーズ法でも同様に起こる。
発明が解決しようとする問題点
本発明はこのような事情に基づいてなされたも
のであり、ゲート層の厚さを抑えながらその抵抗
を小さくし且つ半導体層P2，N2の接合部におけ
る逆耐圧を高めることができ、その上半導体層
N2をプレナー接合で形成する場合にその接合の
表面の電界を弱くすることができるGTOサイリ
スタの製造方法を提供することを目的とするもの
である。
のであり、ゲート層の厚さを抑えながらその抵抗
を小さくし且つ半導体層P2，N2の接合部におけ
る逆耐圧を高めることができ、その上半導体層
N2をプレナー接合で形成する場合にその接合の
表面の電界を弱くすることができるGTOサイリ
スタの製造方法を提供することを目的とするもの
である。
問題点を解決するための手段
本発明は、Ｎ型の半導体層N1の表面からこの
中にＰ型不純物を拡散してＰ型の半導体層P2を
形成する工程と、この半導体層P2の表面に、エ
ピタキシヤル法によつてＰ型不純物濃度の低いＰ
型エピタキシヤル成長層を形成する工程と、この
Ｐ型エピタキシヤル成長層の表面にＮ型不純物を
デポジシヨンする工程と、デポジシヨンされたＮ
型不純物を前記半導体層P2と前記エピタキシヤ
ル成長層との境界領域まで押し込み拡散を行う工
程とを含むものである。
中にＰ型不純物を拡散してＰ型の半導体層P2を
形成する工程と、この半導体層P2の表面に、エ
ピタキシヤル法によつてＰ型不純物濃度の低いＰ
型エピタキシヤル成長層を形成する工程と、この
Ｐ型エピタキシヤル成長層の表面にＮ型不純物を
デポジシヨンする工程と、デポジシヨンされたＮ
型不純物を前記半導体層P2と前記エピタキシヤ
ル成長層との境界領域まで押し込み拡散を行う工
程とを含むものである。
実施例
以下図面により本発明の実施例について説明す
る。
る。
第１図Ａ〜Ｄは各々本発明の実施例に係る方法
の各工程における不純物の濃度分布特性図であ
る。実施例においては、Ｎ型の半導体層N1例え
ば所定の比抵抗のシリコンウエハーを用い、これ
の一面からガリウム、ボロン、或いはアルミニウ
ム等のＰ型不純物を、例えば表面濃度１×1017〜
２×1018atm／cm2、深さ10〜70μｍになるように
拡散を行い、これにより半導体層N1の一面側に
ゲート層となるＰ型の半導体層P2を形成し、第
１図Ａに示すような濃度分布特性を得る。半導体
層P2の形成は、イオン注入或いは熱拡散により
デボジシヨンし、その後押し込み熱拡散を行つて
もよい、尚半導体層N2の他面側にもＰ型不純物
を熱拡散させ、これによりアノード層であるＰ型
の半導体層P1を同時に形成してもよい。次に前
記半導体層P2の表面にエピタキシヤル法によつ
て低濃度のＰ型不純物のエピタキシヤル成長層
P-を、次に形成されるカソード層となるＮ型の
半導体層N2の厚さよりも数μｍ大きな厚さとな
るように形成する（第１図Ｂ参照）。そしてエピ
タキシヤル成長層P-の表面にＮ型不純物をデポ
ジシヨンしてデポジヨン層N+を形成した後（第
１図Ｃ参照）、このＮ型不純物を、半導体層P2と
エピタキシヤル成長層P-との境界領域、即ち半
導体層P2のＰ型不純物がエピタキシヤル成長層
P-内に拡散された層まで押し込み拡散を行い、
これにより半導体層P2の一面側に、カソード層
となるＮ型半導体層N2が接合して形成される。
の各工程における不純物の濃度分布特性図であ
る。実施例においては、Ｎ型の半導体層N1例え
ば所定の比抵抗のシリコンウエハーを用い、これ
の一面からガリウム、ボロン、或いはアルミニウ
ム等のＰ型不純物を、例えば表面濃度１×1017〜
２×1018atm／cm2、深さ10〜70μｍになるように
拡散を行い、これにより半導体層N1の一面側に
ゲート層となるＰ型の半導体層P2を形成し、第
１図Ａに示すような濃度分布特性を得る。半導体
層P2の形成は、イオン注入或いは熱拡散により
デボジシヨンし、その後押し込み熱拡散を行つて
もよい、尚半導体層N2の他面側にもＰ型不純物
を熱拡散させ、これによりアノード層であるＰ型
の半導体層P1を同時に形成してもよい。次に前
記半導体層P2の表面にエピタキシヤル法によつ
て低濃度のＰ型不純物のエピタキシヤル成長層
P-を、次に形成されるカソード層となるＮ型の
半導体層N2の厚さよりも数μｍ大きな厚さとな
るように形成する（第１図Ｂ参照）。そしてエピ
タキシヤル成長層P-の表面にＮ型不純物をデポ
ジシヨンしてデポジヨン層N+を形成した後（第
１図Ｃ参照）、このＮ型不純物を、半導体層P2と
エピタキシヤル成長層P-との境界領域、即ち半
導体層P2のＰ型不純物がエピタキシヤル成長層
P-内に拡散された層まで押し込み拡散を行い、
これにより半導体層P2の一面側に、カソード層
となるＮ型半導体層N2が接合して形成される。
第１図Ｄはこのようにして得られたGTOサイ
リスタの不純物の濃度分布特性図である。この図
からわかるように半導体層P2のＰ型不純物濃度
のピークが当該半導体層P2の厚さ方向の両端部
以外の所例えば中央部付近にあつて半導体層P2
のＰ型不純物の総量が大きくなり、半導体層P2
の内部インピーダンスRgが小さく、更に半導体
層P2と半導体層N2との接合部におけるＰ型不純
物濃度が可成り低い。
リスタの不純物の濃度分布特性図である。この図
からわかるように半導体層P2のＰ型不純物濃度
のピークが当該半導体層P2の厚さ方向の両端部
以外の所例えば中央部付近にあつて半導体層P2
のＰ型不純物の総量が大きくなり、半導体層P2
の内部インピーダンスRgが小さく、更に半導体
層P2と半導体層N2との接合部におけるＰ型不純
物濃度が可成り低い。
第２図は、本発明方法によりプレナー接合を形
成して成るGTOサイリスタの構造図であり、こ
のGTOサイリスタは、半導体層N2を形成するに
あたつて、エピタキシヤル成長層P-の表面にマ
スクを用いて選択的にＮ型不純物をデポジシヨン
と、そして押し込み拡散を行つたものである。第
２図におけるＡ−A′線、Ｂ−B′線、Ｃ−C′線に
沿つた不純物濃度分布は夫々第１図Ｄ、第３図
Ａ、第３図Ｂに示す通りである。
成して成るGTOサイリスタの構造図であり、こ
のGTOサイリスタは、半導体層N2を形成するに
あたつて、エピタキシヤル成長層P-の表面にマ
スクを用いて選択的にＮ型不純物をデポジシヨン
と、そして押し込み拡散を行つたものである。第
２図におけるＡ−A′線、Ｂ−B′線、Ｃ−C′線に
沿つた不純物濃度分布は夫々第１図Ｄ、第３図
Ａ、第３図Ｂに示す通りである。
次に本発明方法の具体例について説明する。
100Ω・cmのＮ型シリコンウエハーを半導体層
N2として用い、GaGeを拡散源としてGaを1200℃
で18時間封入拡散により前記ウエハー内に拡散
し、これにより半導体層N2の表面に半導体層P2
を接合して形成する。このときのGaの表面濃度
は５×1017atn／cm3であつた。次いで半導体層P2
の表面に、エピタキシヤル法によつて抵抗率
20Ω・cm、厚さ15μｍのＰ型エピタキシヤル成長
層P-を形成し、その後この成長層P-の表面に、
酸化ケイ素膜より成るマスクを用いてリンを選択
的にデポジシヨンした。このときの拡散条件は
Pocl3を拡散源とし、温度が1200℃、時間が10分
であつた。またリンの表面濃度は約１×
1020atm／cm3であつた。更にリンガラス層を除い
てから酸化雰囲気中にて1200℃で７時間リンの押
し込み拡散を行い、第２図に示すようにプレナー
接合をもつたGTOサイリスタを形成した。この
GTOサイリスタについて逆耐圧VGKを測定したと
ころ70〜72Vであつた。これは従来のアウトデイ
クユーズ法によつて得たもののVGKの２倍以上の
大きさである。
N2として用い、GaGeを拡散源としてGaを1200℃
で18時間封入拡散により前記ウエハー内に拡散
し、これにより半導体層N2の表面に半導体層P2
を接合して形成する。このときのGaの表面濃度
は５×1017atn／cm3であつた。次いで半導体層P2
の表面に、エピタキシヤル法によつて抵抗率
20Ω・cm、厚さ15μｍのＰ型エピタキシヤル成長
層P-を形成し、その後この成長層P-の表面に、
酸化ケイ素膜より成るマスクを用いてリンを選択
的にデポジシヨンした。このときの拡散条件は
Pocl3を拡散源とし、温度が1200℃、時間が10分
であつた。またリンの表面濃度は約１×
1020atm／cm3であつた。更にリンガラス層を除い
てから酸化雰囲気中にて1200℃で７時間リンの押
し込み拡散を行い、第２図に示すようにプレナー
接合をもつたGTOサイリスタを形成した。この
GTOサイリスタについて逆耐圧VGKを測定したと
ころ70〜72Vであつた。これは従来のアウトデイ
クユーズ法によつて得たもののVGKの２倍以上の
大きさである。
発明の効果
以上のように本発明は、Ｐ型の半導体層P2の
表面にＰ型不純物濃度の低いＰ型エピタキシヤル
成長層を形成し、このエピタキシヤル成長層の表
面にＮ型不純物をデボジシヨンしそして当該Ｎ型
不純物を半導体層P2とＰ型エピタキシヤル成長
層との境界領域まで押し込み拡散するようにして
いる。従つて本発明によればＰ型半導体層P2は
厚さ方向の端部以外の所に不純物濃度のピークを
有するものとなり、半導体層P2の抵抗を小さく
しながら逆耐圧VGKを大きくすることができ、こ
れにより最大遮断電流を大きくすることができ
る。そしてＮ型不純物をデポジシヨンしてから押
し込み拡散を行つているので前記エピタキシヤル
成長層の厚さを小さくすることができ、しかもＮ
型不純物を前記境界領域まで押し込むようにして
いるため、ゲート層の厚さを大きくとらなくてす
む。そして前記境界領域にて半導体層P2、と半
導体層N2とが接合されているため、プレナー接
合で半導体層N2を形成する場合、プレナー接合
の表面の電界が内部に比べて可成り弱くなる。従
つて接合の降伏は内部で優先的に起こるため半導
体層N2の島状スリツトを多数形成したときにフ
イールドリング等を設けるといつた特別の配慮を
払わなくてよいからプレナー接合表面の保護が簡
便となる。更にカソード層とゲート層との接合は
大面積のツエナー構造となり、信頼性の向上が図
れる。
表面にＰ型不純物濃度の低いＰ型エピタキシヤル
成長層を形成し、このエピタキシヤル成長層の表
面にＮ型不純物をデボジシヨンしそして当該Ｎ型
不純物を半導体層P2とＰ型エピタキシヤル成長
層との境界領域まで押し込み拡散するようにして
いる。従つて本発明によればＰ型半導体層P2は
厚さ方向の端部以外の所に不純物濃度のピークを
有するものとなり、半導体層P2の抵抗を小さく
しながら逆耐圧VGKを大きくすることができ、こ
れにより最大遮断電流を大きくすることができ
る。そしてＮ型不純物をデポジシヨンしてから押
し込み拡散を行つているので前記エピタキシヤル
成長層の厚さを小さくすることができ、しかもＮ
型不純物を前記境界領域まで押し込むようにして
いるため、ゲート層の厚さを大きくとらなくてす
む。そして前記境界領域にて半導体層P2、と半
導体層N2とが接合されているため、プレナー接
合で半導体層N2を形成する場合、プレナー接合
の表面の電界が内部に比べて可成り弱くなる。従
つて接合の降伏は内部で優先的に起こるため半導
体層N2の島状スリツトを多数形成したときにフ
イールドリング等を設けるといつた特別の配慮を
払わなくてよいからプレナー接合表面の保護が簡
便となる。更にカソード層とゲート層との接合は
大面積のツエナー構造となり、信頼性の向上が図
れる。
第１図Ａ〜第１図Ｄは、各々本発明方法の実施
例の各工程における不純物の濃度分布特性図、第
２図は本発明方法の実施例にて得られたゲートタ
ーンオフサイリスタの一部を示す構造図、第３図
Ａ，Ｂは夫々第２図のゲートターンオフサイリス
タのＢ−B′線及びＣ−C′線に沿つた不純物の濃度
分布特性図、第４図は従来のゲートターンオフサ
イリスタの構造図、第５図〜第８図は各々従来の
ゲートターンオフサイリスタの不純物の濃度分布
特性図、第９図は従来のゲートターンオフサイリ
スタの一部を示す構造図である。 P1……アノード層であるＰ型の半導体層、N1
……Ｎ型の半導体層、P2……ゲート層であるＰ
型の半導体層、N2……カソード層であるＮ型の
半導体層、Ａ……アノード電極、Ｇ……ゲート電
極、Ｋ……カソード電極。
例の各工程における不純物の濃度分布特性図、第
２図は本発明方法の実施例にて得られたゲートタ
ーンオフサイリスタの一部を示す構造図、第３図
Ａ，Ｂは夫々第２図のゲートターンオフサイリス
タのＢ−B′線及びＣ−C′線に沿つた不純物の濃度
分布特性図、第４図は従来のゲートターンオフサ
イリスタの構造図、第５図〜第８図は各々従来の
ゲートターンオフサイリスタの不純物の濃度分布
特性図、第９図は従来のゲートターンオフサイリ
スタの一部を示す構造図である。 P1……アノード層であるＰ型の半導体層、N1
……Ｎ型の半導体層、P2……ゲート層であるＰ
型の半導体層、N2……カソード層であるＮ型の
半導体層、Ａ……アノード電極、Ｇ……ゲート電
極、Ｋ……カソード電極。
Claims (1)
- １ アノード層となるＰ型の半導体層P1、Ｎ型
の半導体層N1、ゲート層となるＰ型の半導体層
P2、カソード層となるＮ型の半導体層N2をこの
順に設けて構成されるゲートターンオフサイリス
タの製造方法において、Ｎ型の半導体層N1の表
面からこの中にＰ型不純物を拡散してＰ型の半導
体層P2を形成する工程と、この半導体層P2の表
面に、エピタキシヤル法によつてＰ型不純物濃度
の低いＰ型エピタキシヤル成長層を形成する工程
と、このＰ型エピタキシヤル成長層の表面にＮ型
不純物をデポジシヨンする工程と、デポジシヨン
されたＮ型不純物を前記半導体層P2と前記エピ
タキシヤル成長層との境界領域まで押し込み拡散
する工程とを含むことを特徴とするゲートターン
オフサイリスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13608784A JPS6115367A (ja) | 1984-06-30 | 1984-06-30 | ゲ−トタ−ンオフサイリスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13608784A JPS6115367A (ja) | 1984-06-30 | 1984-06-30 | ゲ−トタ−ンオフサイリスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6115367A JPS6115367A (ja) | 1986-01-23 |
| JPH0550858B2 true JPH0550858B2 (ja) | 1993-07-30 |
Family
ID=15166948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13608784A Granted JPS6115367A (ja) | 1984-06-30 | 1984-06-30 | ゲ−トタ−ンオフサイリスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6115367A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61287269A (ja) * | 1985-06-14 | 1986-12-17 | Res Dev Corp Of Japan | 半導体素子 |
| JPH0279473A (ja) * | 1988-09-14 | 1990-03-20 | Meidensha Corp | 半導体素子の製造方法 |
| US5222471A (en) * | 1992-09-18 | 1993-06-29 | Kohler Co. | Emission control system for an internal combustion engine |
| EP1746661A1 (en) | 2005-07-22 | 2007-01-24 | ABB Technology AG | Power semiconductor device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5519838A (en) * | 1978-07-27 | 1980-02-12 | Mitsubishi Electric Corp | Three terminal control commutation element and its producing method |
| JPS5680165A (en) * | 1979-12-04 | 1981-07-01 | Mitsubishi Electric Corp | Gate turn-off thyristor |
| JPS56158477A (en) * | 1980-05-12 | 1981-12-07 | Meidensha Electric Mfg Co Ltd | Manufacture of gate turn off thyristor |
-
1984
- 1984-06-30 JP JP13608784A patent/JPS6115367A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5519838A (en) * | 1978-07-27 | 1980-02-12 | Mitsubishi Electric Corp | Three terminal control commutation element and its producing method |
| JPS5680165A (en) * | 1979-12-04 | 1981-07-01 | Mitsubishi Electric Corp | Gate turn-off thyristor |
| JPS56158477A (en) * | 1980-05-12 | 1981-12-07 | Meidensha Electric Mfg Co Ltd | Manufacture of gate turn off thyristor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6115367A (ja) | 1986-01-23 |
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