JP3113262B2 - ゲートターンオフサイリスタの製造方法 - Google Patents
ゲートターンオフサイリスタの製造方法Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はゲートターンオフサイリスタ（以下、GTOサ
イリスタと略記する。）の製造方法に関し、特に、Ｎベ
ース層にN+バッファ層を有するGTOサイリスタの製造方
法に関する。
イリスタと略記する。）の製造方法に関し、特に、Ｎベ
ース層にN+バッファ層を有するGTOサイリスタの製造方
法に関する。
［従来の技術］ 車両搭載用のGTOサイリスタは、特に高耐圧化が要求
され、順阻止耐圧が4500V以上の素子が必要とされてい
る。
され、順阻止耐圧が4500V以上の素子が必要とされてい
る。
しかしながら、従来の技術でGTOサイリスタを製造し
た場合、4500Vを印加すると、空乏層がＮベース側に約5
00μｍも延びる。このため、素子の信頼性を考えると、
Ｎベース層幅が約800〜900μｍも必要となり、定常損
失、スイッチング損失とも著しく増加する傾向がある。
この高耐圧素子の定常損失、スイッチング損失を改善す
る方法として、第４図に示すいわゆるPIN構造のサイリ
スタ、GTOサイリスタが提案されている。
た場合、4500Vを印加すると、空乏層がＮベース側に約5
00μｍも延びる。このため、素子の信頼性を考えると、
Ｎベース層幅が約800〜900μｍも必要となり、定常損
失、スイッチング損失とも著しく増加する傾向がある。
この高耐圧素子の定常損失、スイッチング損失を改善す
る方法として、第４図に示すいわゆるPIN構造のサイリ
スタ、GTOサイリスタが提案されている。
すなわち、この構造のサイリスタはＰエミッタ層PE、
Ｎベース層NB、Ｐベース層PB、Ｎエミッタ層NEを積層し
たシリコンウェーハ１に、さらにＮベース層NBより不純
物濃度が高いN+バッファ層５を形成し、空乏層をN+バッ
ファ層５に侵入させ拡りを止める構造としている。
Ｎベース層NB、Ｐベース層PB、Ｎエミッタ層NEを積層し
たシリコンウェーハ１に、さらにＮベース層NBより不純
物濃度が高いN+バッファ層５を形成し、空乏層をN+バッ
ファ層５に侵入させ拡りを止める構造としている。
上記の構造によれば、同じ耐圧で比較すると、N+バッ
ファ層５を付加しない素子と比べてＮベース層NB幅を約
2/3に薄くすることができる。
ファ層５を付加しない素子と比べてＮベース層NB幅を約
2/3に薄くすることができる。
車両搭載用のGTOサイリスタは、電圧型インバータに
使用されるものが多い。そのため、ターンオフ特性の改
善を目的として第４図に図示したようにアノード短絡型
となっているのが通常である。このN+バッファ層付GTO
サイリスタの製造方法の概略を第３図を参照して説明す
る。
使用されるものが多い。そのため、ターンオフ特性の改
善を目的として第４図に図示したようにアノード短絡型
となっているのが通常である。このN+バッファ層付GTO
サイリスタの製造方法の概略を第３図を参照して説明す
る。
まず、N-基板として600Ω・cm以上のシリコン基板10
を用いて、アノード側にリンをイオン打ち込みするか、
リンを熱拡散によりデポジットし、所定の深さまでドラ
イブイン拡散する。この結果、アノード側の表面不純物
濃度は１×1017〜１×1018atoms/cm3程度、深さ110μｍ
となる（第３図（Ａ））。この工程によりN+バッファ層
15が形成される。このN+バッファ層15はN-シリコン基板
10の上にN+層をエピタキシャル成長させて形成しても良
い。
を用いて、アノード側にリンをイオン打ち込みするか、
リンを熱拡散によりデポジットし、所定の深さまでドラ
イブイン拡散する。この結果、アノード側の表面不純物
濃度は１×1017〜１×1018atoms/cm3程度、深さ110μｍ
となる（第３図（Ａ））。この工程によりN+バッファ層
15が形成される。このN+バッファ層15はN-シリコン基板
10の上にN+層をエピタキシャル成長させて形成しても良
い。
次に、ボロン（Ｂ）をカソード側にイオン打ち込みす
るか、熱拡散によりデポジットし、所定の深さまでドラ
イブイン拡散し、PB層11を形成する（第３図（Ｂ））。
この時の表面不純物濃度は２×1017〜３×1017atoms/cm
3、深さ70μｍ程度となる。
るか、熱拡散によりデポジットし、所定の深さまでドラ
イブイン拡散し、PB層11を形成する（第３図（Ｂ））。
この時の表面不純物濃度は２×1017〜３×1017atoms/cm
3、深さ70μｍ程度となる。
次いで、アノード側にＢをイオン打ち込みするか、熱
拡散により選択的にデポジットし、所定の深さまでドラ
イブイン拡散をしてPE層12を形成する（第３図
（Ｃ））。この時の表面不純物濃度は、５×1019atoms/
cm3、深さは約20μｍになるように制御する。
拡散により選択的にデポジットし、所定の深さまでドラ
イブイン拡散をしてPE層12を形成する（第３図
（Ｃ））。この時の表面不純物濃度は、５×1019atoms/
cm3、深さは約20μｍになるように制御する。
次に、カソード側リンを熱拡散によりデポジットして
ドライブイン拡散を行なってNE層を形成する（第３図
（Ｄ））。さらに、カソード側をエッチングにより多数
のエミッタセグメントに分割し、次いで、熱酸化後、電
極窓明けためのSiO2膜を選択的に除去する（図示せ
ず）。
ドライブイン拡散を行なってNE層を形成する（第３図
（Ｄ））。さらに、カソード側をエッチングにより多数
のエミッタセグメントに分割し、次いで、熱酸化後、電
極窓明けためのSiO2膜を選択的に除去する（図示せ
ず）。
次に、アノード側にモリブデン（Mo）、タングステン
（Ｗ）等の温度補償板をろう付けし、カソード側にアル
ミニウムAlを蒸着し、選択エッチングをして、カソード
電極およびゲート電極を形成する。（第３図（Ｅ））。
（Ｗ）等の温度補償板をろう付けし、カソード側にアル
ミニウムAlを蒸着し、選択エッチングをして、カソード
電極およびゲート電極を形成する。（第３図（Ｅ））。
最後に、素子端面を電界強度を緩和するような形状に
加工して、絶縁誘電体を充填し第４図に示したようなGT
Oサイリスタを完成する。
加工して、絶縁誘電体を充填し第４図に示したようなGT
Oサイリスタを完成する。
上記のGTOサイリスタにおいて、N+バッファ層15に侵
入した空乏層の端からPE層12までの距離（第３図（Ｅ）
参照）が、耐圧を維持するための重要な要素となる。こ
の距離をＬとすると、例えば、接合温度125℃でN+バッ
ファ層15のピーク濃度が１×1017atoms/cm3の場合、Ｌ
≧50μｍでなければならないことが実験的に明らかにな
った。この理由は次のように考えられる。
入した空乏層の端からPE層12までの距離（第３図（Ｅ）
参照）が、耐圧を維持するための重要な要素となる。こ
の距離をＬとすると、例えば、接合温度125℃でN+バッ
ファ層15のピーク濃度が１×1017atoms/cm3の場合、Ｌ
≧50μｍでなければならないことが実験的に明らかにな
った。この理由は次のように考えられる。
すなわち、PE層12とN+バッファ層15との間には、電
子、正孔の注入があるが、その大部分はPE層12からN+バ
ッファ層への正孔の注入となる。そこで、N+バッファ層
中の正孔の拡散長が、Ｌよりも長い場合、正孔がN+バッ
ファ層15に侵入した空乏層の端に捉えられ、空乏層内部
の強電界により加速されてJ2接合を越えるため、耐圧が
維持できなるからと考察される。特に、接合温度が125
℃の場合は、正孔の拡散長が接合温度25℃よりも長くな
るためにＬ≧50μｍとなる。
子、正孔の注入があるが、その大部分はPE層12からN+バ
ッファ層への正孔の注入となる。そこで、N+バッファ層
中の正孔の拡散長が、Ｌよりも長い場合、正孔がN+バッ
ファ層15に侵入した空乏層の端に捉えられ、空乏層内部
の強電界により加速されてJ2接合を越えるため、耐圧が
維持できなるからと考察される。特に、接合温度が125
℃の場合は、正孔の拡散長が接合温度25℃よりも長くな
るためにＬ≧50μｍとなる。
以上の工程では、Ｌの距離を所定の値以上に採るため
には、PB層11およびPE層12を形成するための拡散不純物
として第３族不純物のボロン（Ｂ）以外に使用すること
ができない。その理由は、ボロン（Ｂ）が酸化膜をマス
クとして選択拡散できるため、PB層11およびPE層12の深
さをそれぞれ別々に制御できるからである。
には、PB層11およびPE層12を形成するための拡散不純物
として第３族不純物のボロン（Ｂ）以外に使用すること
ができない。その理由は、ボロン（Ｂ）が酸化膜をマス
クとして選択拡散できるため、PB層11およびPE層12の深
さをそれぞれ別々に制御できるからである。
一方、大電力用半導体素子に一般的に使用される第３
族不純物としてのGaは、酸化膜をマスクとして選択拡散
することができない。したがって、仮に上記の工程でGa
を使用した場合、PB層11とPE層12が同時に形成される。
例えば、PB層11の深さを70μｍとすると、PE層12は、N+
バッファ層の不純物濃度がN-基板10よりも高く、浅く拡
散されるため、60μｍ程度拡散される。このためN+バッ
ファ層15の厚みを110μｍとすると、N+バッファ層15に
侵入した空乏層端からPE層12までの距離（第３図（Ｅ）
参照）がＬ＜50μｍとなり、耐圧を維持できなくなって
しまう。
族不純物としてのGaは、酸化膜をマスクとして選択拡散
することができない。したがって、仮に上記の工程でGa
を使用した場合、PB層11とPE層12が同時に形成される。
例えば、PB層11の深さを70μｍとすると、PE層12は、N+
バッファ層の不純物濃度がN-基板10よりも高く、浅く拡
散されるため、60μｍ程度拡散される。このためN+バッ
ファ層15の厚みを110μｍとすると、N+バッファ層15に
侵入した空乏層端からPE層12までの距離（第３図（Ｅ）
参照）がＬ＜50μｍとなり、耐圧を維持できなくなって
しまう。
［発明が解決しようとする課題］ 上記のような従来のゲートターンオフサイリスタの製
造方法においては、N+バッファ層の表面不純物濃度１×
1017atoms/cm3として第３図（Ｅ）で示した空乏層の拡
る範囲を示す点線ｌからPE層の底までの距離Ｌを、Ｌ≧
50μｍ、PB層とPE層をGa拡散を用いて同時に形成してPE
層の厚みを60μｍとした場合、N+バッファ層の厚みが14
0μｍ以上必要となり、当該N+バッファ層を形成するた
めの拡散時間が現実的な拡散時間を越えており、事実上
製造が不可能になるという解決すべき課題があった。
造方法においては、N+バッファ層の表面不純物濃度１×
1017atoms/cm3として第３図（Ｅ）で示した空乏層の拡
る範囲を示す点線ｌからPE層の底までの距離Ｌを、Ｌ≧
50μｍ、PB層とPE層をGa拡散を用いて同時に形成してPE
層の厚みを60μｍとした場合、N+バッファ層の厚みが14
0μｍ以上必要となり、当該N+バッファ層を形成するた
めの拡散時間が現実的な拡散時間を越えており、事実上
製造が不可能になるという解決すべき課題があった。
［発明の目的］ 本発明は、第３族不純物としてのGaがＢよりも拡散速
度が速く、また、酸化膜を通して外方拡散する性質があ
るために、所定のドライブイン拡散後のPB層濃度を２〜
５×1017atoms/cm3とすることができ、ゲート感度、オ
ン電圧等の電気的特性と強調をとりやすく、製造技術上
使用しやすい不純物であることに着目してなされたもの
で、その目的とするところは、当該Gaを使用して電気的
特性の安定したN+バッファ層付GTOサイリスタを得るこ
とを目的とする。
度が速く、また、酸化膜を通して外方拡散する性質があ
るために、所定のドライブイン拡散後のPB層濃度を２〜
５×1017atoms/cm3とすることができ、ゲート感度、オ
ン電圧等の電気的特性と強調をとりやすく、製造技術上
使用しやすい不純物であることに着目してなされたもの
で、その目的とするところは、当該Gaを使用して電気的
特性の安定したN+バッファ層付GTOサイリスタを得るこ
とを目的とする。
［課題を解決するための手段］ 本発明のゲートターンオフサイリスタの製造方法は、
Ｎ導電基板の一方の主面に第５族不純物のリンを使用し
てN+バッファ層を形成する工程と、次いで、前記基板の
両主面に第３族不純物のガリウムをデポジット拡散した
後、前記N+バッファ層側のガリウムのデポジット層を除
去する工程と、次いで、前記基板の他方の主面のガリウ
ムを追い込み拡散してPB層を形成する工程と、 次いで、前記基板の一方の主面には、N+バッファ層よ
りも不純物濃度を高くしたN++層を選択的に形成する工
程と、次いで、前記基板の両主面に前記N++層よりも不
純物濃度を低くしてガリウムを拡散する工程と、次い
で、前記基板の他方の主面PB層上に全面若しくは選択的
にリンを拡散してNE層を形成する工程とを含むことを特
徴とするものである。
Ｎ導電基板の一方の主面に第５族不純物のリンを使用し
てN+バッファ層を形成する工程と、次いで、前記基板の
両主面に第３族不純物のガリウムをデポジット拡散した
後、前記N+バッファ層側のガリウムのデポジット層を除
去する工程と、次いで、前記基板の他方の主面のガリウ
ムを追い込み拡散してPB層を形成する工程と、 次いで、前記基板の一方の主面には、N+バッファ層よ
りも不純物濃度を高くしたN++層を選択的に形成する工
程と、次いで、前記基板の両主面に前記N++層よりも不
純物濃度を低くしてガリウムを拡散する工程と、次い
で、前記基板の他方の主面PB層上に全面若しくは選択的
にリンを拡散してNE層を形成する工程とを含むことを特
徴とするものである。
［作用］ 本発明のゲートターンオフサイリスタの製造方法で
は、第３族不純物としてGaを使用して、しかもＬ≧50μ
ｍを確保することができ、接合温度125℃での順耐圧を
得ることができる。
は、第３族不純物としてGaを使用して、しかもＬ≧50μ
ｍを確保することができ、接合温度125℃での順耐圧を
得ることができる。
［実施例］ 以下に、本発明の一実施例を第１図を参照して説明す
る。
る。
まず、N-基板として600Ω.cm以上のシリコン基板10を
用い、アノード側にリンをイオン打ち込みするか、リン
を熱拡散によりデポジットし、所定の深さまでドライブ
拡散する。拡散後、アノード側の表面濃度を１×1017at
oms/cm3、深さを110μｍとしてN+バッファ層15を形成す
る（第１図（Ａ））。このＮバッファ層15は、N-基板の
上にN+層をエピタキシャル成長させて形成しても良い。
用い、アノード側にリンをイオン打ち込みするか、リン
を熱拡散によりデポジットし、所定の深さまでドライブ
拡散する。拡散後、アノード側の表面濃度を１×1017at
oms/cm3、深さを110μｍとしてN+バッファ層15を形成す
る（第１図（Ａ））。このＮバッファ層15は、N-基板の
上にN+層をエピタキシャル成長させて形成しても良い。
次に、Gaを1225℃で３時間デポジットする。この時N-
層側にはGaが約15μｍ、N+バッファ層15の基板側には約
10μｍ入り、Gaデポジット層13,14が形成される（第１
図（Ｂ））。次に、N+バッファ層15の基板側のGaデポジ
ット層14を約15μｍほど除去する（第１図（Ｃ））。そ
の除去方法は、フッ酸、硝酸系のエッチング液や機械的
な研磨いずれの方法でも良い。N+バッファ層15は低濃度
で深い拡散のため、例えば表面不純物濃度が１×1017at
oms/cm3の場合、約15μｍ除去しても除去表面が７×10
16atoms/cm3程度にしか低下せず、N+バッファ層15とし
ては、何ら影響を受けない。ただし、シリコン基板10の
厚さは、除去する分を見込んだものを用意する必要があ
る。
層側にはGaが約15μｍ、N+バッファ層15の基板側には約
10μｍ入り、Gaデポジット層13,14が形成される（第１
図（Ｂ））。次に、N+バッファ層15の基板側のGaデポジ
ット層14を約15μｍほど除去する（第１図（Ｃ））。そ
の除去方法は、フッ酸、硝酸系のエッチング液や機械的
な研磨いずれの方法でも良い。N+バッファ層15は低濃度
で深い拡散のため、例えば表面不純物濃度が１×1017at
oms/cm3の場合、約15μｍ除去しても除去表面が７×10
16atoms/cm3程度にしか低下せず、N+バッファ層15とし
ては、何ら影響を受けない。ただし、シリコン基板10の
厚さは、除去する分を見込んだものを用意する必要があ
る。
次に、Gaのドライブイン拡散を1225℃で50〜70時間行
ない、PB層11の表面不純物濃度２×1017〜３×1017atom
s/cm3、深さ70〜80μｍとする（第１図（Ｄ））。
ない、PB層11の表面不純物濃度２×1017〜３×1017atom
s/cm3、深さ70〜80μｍとする（第１図（Ｄ））。
次に、N+バッファ層側15にアノードショートのための
リンを1200℃で１時間選択的にデポジットする。
リンを1200℃で１時間選択的にデポジットする。
次に、全面の酸化膜を除去してから1225℃で２時間ウ
エット酸化をして新たに酸化膜（SiO2膜）18を約1.0μ
ｍ成長させる。次いで、SiO2膜18を付けたままでGaを12
25℃で２時間拡散してPE層19を形成する。この場合、Si
O2膜）18は、Gaに対して拡散を阻止する性質がないた
め、素子の両面にGaが拡散される。Gaは前述のように外
方拡散量が大きいため、PE層19の形成直後は、表面不純
物濃度1.5×1018atoms/cm3程度となっている。このた
め、アノードショート層12に影響を及ぼすことなくアノ
ードショート層12の間のN+バッファ層15の表面に拡散さ
れる。このPE層19の表面不純物濃度は、N+バッファ層の
表面不純物濃度が1.0××1017atoms/cm3のため、ゲート
感度との協調を取るために1.0×1018atoms/cm3以上とす
る必要がある。
エット酸化をして新たに酸化膜（SiO2膜）18を約1.0μ
ｍ成長させる。次いで、SiO2膜18を付けたままでGaを12
25℃で２時間拡散してPE層19を形成する。この場合、Si
O2膜）18は、Gaに対して拡散を阻止する性質がないた
め、素子の両面にGaが拡散される。Gaは前述のように外
方拡散量が大きいため、PE層19の形成直後は、表面不純
物濃度1.5×1018atoms/cm3程度となっている。このた
め、アノードショート層12に影響を及ぼすことなくアノ
ードショート層12の間のN+バッファ層15の表面に拡散さ
れる。このPE層19の表面不純物濃度は、N+バッファ層の
表面不純物濃度が1.0××1017atoms/cm3のため、ゲート
感度との協調を取るために1.0×1018atoms/cm3以上とす
る必要がある。
さらに、ドライブイン拡散を行ないPE層の深さを10μ
ｍとする（第１図（Ｅ））。GaはPB層11にも拡散される
が、PB層11側に全面または選択的にリンを1200℃で１時
間拡散して表面不純物濃度を1.0×1020atoms/cm3とする
ため、ガリウムはリンによって補償され、PB層への２回
目の比較的高濃度のガリウム拡散による電気的特性への
影響はない。
ｍとする（第１図（Ｅ））。GaはPB層11にも拡散される
が、PB層11側に全面または選択的にリンを1200℃で１時
間拡散して表面不純物濃度を1.0×1020atoms/cm3とする
ため、ガリウムはリンによって補償され、PB層への２回
目の比較的高濃度のガリウム拡散による電気的特性への
影響はない。
次いで、NE層のドライブイン拡散を1200℃で５時間行
ない、NE層16を形成する（第１図（Ｆ））。
ない、NE層16を形成する（第１図（Ｆ））。
次に、NE層16を選択的にエッチングして多数のエミッ
タセグメント17に分割する。また、NE層17、PB層11のJ3
接合の保護膜として1200℃で２時間のウエット酸化をし
てSiO2膜18を約0.9μｍ全面に成長させる（同図
（Ｇ））。この工程終了後のPE層19の拡散深さは、約15
μｍとなりPE層19の表面濃度はGaが多少外方拡散される
ため、1.0×1018atoms/cm3程度となる。
タセグメント17に分割する。また、NE層17、PB層11のJ3
接合の保護膜として1200℃で２時間のウエット酸化をし
てSiO2膜18を約0.9μｍ全面に成長させる（同図
（Ｇ））。この工程終了後のPE層19の拡散深さは、約15
μｍとなりPE層19の表面濃度はGaが多少外方拡散される
ため、1.0×1018atoms/cm3程度となる。
次に、カソード電極Ｋおよびゲート電極Ｇの取り出し
のため、SiO2膜を選択的に除去する。その後、アノード
側にモリブデン（Mo）、タングステン（Ｗ）等の温度補
償板20をろう付けして、カソード側にアルミニウム（A
l）を蒸着し、選択エッチングしてカソード電極21およ
びゲート電極22を形成する（第１図（Ｈ））。以上の不
純物プロファイルは第２図の通りである。
のため、SiO2膜を選択的に除去する。その後、アノード
側にモリブデン（Mo）、タングステン（Ｗ）等の温度補
償板20をろう付けして、カソード側にアルミニウム（A
l）を蒸着し、選択エッチングしてカソード電極21およ
びゲート電極22を形成する（第１図（Ｈ））。以上の不
純物プロファイルは第２図の通りである。
最後に素子端面を電界強度を緩和するような形状に加
工し、その加工層をエッチングで除去し、絶縁誘電体を
充填して目的とするGTOサイリスタを完成する。
工し、その加工層をエッチングで除去し、絶縁誘電体を
充填して目的とするGTOサイリスタを完成する。
以上のような製造方法によれば、第３族の不純物とし
てGaを使用して、かつ、上記実施例の拡散ディメンジョ
ンで、Ｌ≧50μｍを確保することができ、接合温度125
℃での順耐圧を維持したN+バッファ層付GTOサイリスタ
が安定して得られる。
てGaを使用して、かつ、上記実施例の拡散ディメンジョ
ンで、Ｌ≧50μｍを確保することができ、接合温度125
℃での順耐圧を維持したN+バッファ層付GTOサイリスタ
が安定して得られる。
［発明の効果］ 本発明は、上記のように構成したので、N+バッファ層
付GTOサイリスタを第３族不純物のGaを使用し、安定し
て製造することはできるなどの優れた効果がある。
付GTOサイリスタを第３族不純物のGaを使用し、安定し
て製造することはできるなどの優れた効果がある。
第１図（Ａ）ないし（Ｈ）は、本発明の一実施例を示す
GTOサイリスタの製造方法の工程図、第２図は、上記製
造方法によって製造されたGTOサイリスタの不純物プロ
ファイル、第３図（Ａ）ないし（Ｅ）は、従来のN+バッ
ファ付GTOサイリスタの製造方法を示す工程図、第４図
は、上記従来法によって製造されたGTOサイリスタの構
成を示す断面図、第５図は、上記従来法によって製造さ
れたGTOサイリスタの不純物プロファイルを示す。 10……シリコン基板、11……PB層、 12,19……PE層、 13,16,17……NE層、 15……N+バッファ層、 18……SiO2膜。
GTOサイリスタの製造方法の工程図、第２図は、上記製
造方法によって製造されたGTOサイリスタの不純物プロ
ファイル、第３図（Ａ）ないし（Ｅ）は、従来のN+バッ
ファ付GTOサイリスタの製造方法を示す工程図、第４図
は、上記従来法によって製造されたGTOサイリスタの構
成を示す断面図、第５図は、上記従来法によって製造さ
れたGTOサイリスタの不純物プロファイルを示す。 10……シリコン基板、11……PB層、 12,19……PE層、 13,16,17……NE層、 15……N+バッファ層、 18……SiO2膜。
Claims (1)
- 【請求項１】Ｎ導電基板の一方の主面に第５族不純物の
リンを使用してN+バッファ層を形成する工程と、 次いで、前記基板の両主面に第３族不純物のガリウムを
デポジット拡散した後、前記N+バッファ層側のガリウム
のデポジット層を除去する工程と、 次いで、前記基板の他方の主面のガリウムを追い込み拡
散してPB層を形成する工程と、 次いで、前記基板の一方の主面には、N+バッファ層より
も不純物濃度を高くしたN++層を選択的に形成する工程
と、 次いで、前記基板の両主面に前記N++層よりも不純物濃
度を低くしてガリウムを拡散する工程と、 次いで、前記基板の他方の主面PB層上に全面若しくは選
択的にリンを拡散してNE層を形成する工程と、 を有することを特徴とするゲートターンオフサイリスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02232143A JP3113262B2 (ja) | 1990-08-31 | 1990-08-31 | ゲートターンオフサイリスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02232143A JP3113262B2 (ja) | 1990-08-31 | 1990-08-31 | ゲートターンオフサイリスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04112543A JPH04112543A (ja) | 1992-04-14 |
| JP3113262B2 true JP3113262B2 (ja) | 2000-11-27 |
Family
ID=16934670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02232143A Expired - Fee Related JP3113262B2 (ja) | 1990-08-31 | 1990-08-31 | ゲートターンオフサイリスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3113262B2 (ja) |
-
1990
- 1990-08-31 JP JP02232143A patent/JP3113262B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04112543A (ja) | 1992-04-14 |
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