JPH07105495B2 - 絶縁ゲート型半導体装置 - Google Patents
絶縁ゲート型半導体装置Info
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- JPH07105495B2 JPH07105495B2 JP63110105A JP11010588A JPH07105495B2 JP H07105495 B2 JPH07105495 B2 JP H07105495B2 JP 63110105 A JP63110105 A JP 63110105A JP 11010588 A JP11010588 A JP 11010588A JP H07105495 B2 JPH07105495 B2 JP H07105495B2
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 239000010410 layer Substances 0.000 claims description 53
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 16
- 239000002344 surface layer Substances 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 description 12
- 239000012535 impurity Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7808—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a breakdown diode, e.g. Zener diode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ゲート保護回路を備えた電力用MOSFETあるい
は絶縁ゲート型バイポーラトランジスタ（以下IGBTと記
す）のような絶縁ゲート型半導体装置に関する。
は絶縁ゲート型バイポーラトランジスタ（以下IGBTと記
す）のような絶縁ゲート型半導体装置に関する。
例えばＮ型シリコン基体の一面にＰ層を形成し、さらに
そのＰ層の中にＮ型ソース層を形成して基体のＮ層との
間にチャネルが生ずるようその上にゲート酸化膜を介し
てゲート電極を備え、主電流はソース層およびＰ層に接
触するソース電極から基体の他面側の電極に流れる電力
用縦型MOSFETあるいはIGBTを、ゲートへの外部サージ電
圧の入力による静電破壊から保護することが要求され、
特にカーエレクトロニクスの分野ではゲート保護回路を
備えることは必須となっているので、バック・ツウ・バ
ックによる保護ダイオードが用いられる。例えば特開昭
58−88461号公報あるいは特開昭58−87873号公報には基
体上に積層した多結晶Si層などの半導体層に不純物を導
入してバック・ツウ・バックダイオードを形成したもの
が記載され、特開昭58−178566号公報あるいは特開昭61
−296770号公報には基板内の別の領域に不純物を導入し
てバック・ツウ・バックダイオードが内蔵されたものが
記載されている。
そのＰ層の中にＮ型ソース層を形成して基体のＮ層との
間にチャネルが生ずるようその上にゲート酸化膜を介し
てゲート電極を備え、主電流はソース層およびＰ層に接
触するソース電極から基体の他面側の電極に流れる電力
用縦型MOSFETあるいはIGBTを、ゲートへの外部サージ電
圧の入力による静電破壊から保護することが要求され、
特にカーエレクトロニクスの分野ではゲート保護回路を
備えることは必須となっているので、バック・ツウ・バ
ックによる保護ダイオードが用いられる。例えば特開昭
58−88461号公報あるいは特開昭58−87873号公報には基
体上に積層した多結晶Si層などの半導体層に不純物を導
入してバック・ツウ・バックダイオードを形成したもの
が記載され、特開昭58−178566号公報あるいは特開昭61
−296770号公報には基板内の別の領域に不純物を導入し
てバック・ツウ・バックダイオードが内蔵されたものが
記載されている。
従来のゲート保護用のダイオードは基板上の半導体層あ
るいは半導体基板に不純物を導入してツエナダイオード
として形成され、そのツエナ電圧は5V以下であるのに通
常要求される10V以上のブレークダウン電圧を達成する
ためには、双方向ともに複数直列したツエナダイオード
を形成しなければならぬこと、またブレークダウン電圧
が単一PN接合のツエナ電圧の倍数に限定されることなど
の欠点がある。
るいは半導体基板に不純物を導入してツエナダイオード
として形成され、そのツエナ電圧は5V以下であるのに通
常要求される10V以上のブレークダウン電圧を達成する
ためには、双方向ともに複数直列したツエナダイオード
を形成しなければならぬこと、またブレークダウン電圧
が単一PN接合のツエナ電圧の倍数に限定されることなど
の欠点がある。
本発明の課題は、上述の欠点を除き、ブレークダウン電
圧の設計の容易なゲート保護回路を備えた絶縁ゲート型
半導体装置を提供することにある。
圧の設計の容易なゲート保護回路を備えた絶縁ゲート型
半導体装置を提供することにある。
上記の課題の解決のために、本発明は、第一導電形の半
導体基体の一方の表面層に第二導電形ウエルが設けら
れ、そのウエルの表面層に形成された第一導電形のソー
ス層と半導体基板の間の第二導電形ウエル部分をチャネ
ル形成領域としてその表面上にゲート絶縁膜を介して比
較的低抵抗の多結晶シリコン層よりなるゲートが設けら
れ、第一導電形ソース層と第二導電形ウエルにソース電
極が接触するゲート絶縁型半導体装置において、半導体
基体のソース層の存在する領域とゲートパッド領域の間
の絶縁膜上に形成されるゲートの材料と同一の比較的低
抵抗の多結晶シリコン層とその上に積層される逆導電形
の比較的高抵抗の多結晶シリコン層によりなるダイオー
ドを少なくとも一対有し、その一対のダイオードが順方
向を逆にして直列にソース電極とゲートパッドとの間に
接続されたものとする。
導体基体の一方の表面層に第二導電形ウエルが設けら
れ、そのウエルの表面層に形成された第一導電形のソー
ス層と半導体基板の間の第二導電形ウエル部分をチャネ
ル形成領域としてその表面上にゲート絶縁膜を介して比
較的低抵抗の多結晶シリコン層よりなるゲートが設けら
れ、第一導電形ソース層と第二導電形ウエルにソース電
極が接触するゲート絶縁型半導体装置において、半導体
基体のソース層の存在する領域とゲートパッド領域の間
の絶縁膜上に形成されるゲートの材料と同一の比較的低
抵抗の多結晶シリコン層とその上に積層される逆導電形
の比較的高抵抗の多結晶シリコン層によりなるダイオー
ドを少なくとも一対有し、その一対のダイオードが順方
向を逆にして直列にソース電極とゲートパッドとの間に
接続されたものとする。
ゲート保護回路のダイオードをゲートと同時に形成され
る比較的低抵抗の多結晶Si層とその上に積層し任意の不
純物濃度と厚さに選定できる比較的高抵抗の多結晶Si層
により形成することにより、高いブレークダウン電圧の
設計が容易で、かつ高いブレークダウン電圧を有するダ
イオードによるバック・ツウ・バックダイオードを得る
ことができる。
る比較的低抵抗の多結晶Si層とその上に積層し任意の不
純物濃度と厚さに選定できる比較的高抵抗の多結晶Si層
により形成することにより、高いブレークダウン電圧の
設計が容易で、かつ高いブレークダウン電圧を有するダ
イオードによるバック・ツウ・バックダイオードを得る
ことができる。
第１図は本発明の一実施例の縦型MOSFET断面を示し、こ
の断面は平面図である第２図のＡ−Ａ線断面である。シ
リコン基板はn-層１とn+層11よりなるドレイン層を形成
し、n-層１の上面にはｐウエル２が拡散されている。ｐ
ウエル２にはn+ソース層３が形成され、ベース層２の間
のドレイン層１の露出部とソース層３の間のｐウエル２
がチャネル形成領域となるよう、n+多結晶Si層からなる
ゲート４がゲート絶縁膜５を介して設けられる。ゲート
４の多結晶Si層には第２図に示すような窓41が開けられ
て、その窓の中で絶縁膜６のコンタクトホール61におい
てAl配線がn+ソース層３およびｐウエルに接触しソース
電極７を形成している。縦型MOSFETは、このソース電極
７とn+ドレイン層11に接触するドレイン電極71との間の
電流がゲート４に入力される信号により制御されるもの
である。ゲート多結晶Si層４の延長部には絶縁膜６の第
２図に示すコンタクトホール62でAl配線８に接触し、こ
のAl配線は延長されてゲートボンディングパッド（ゲー
トパッド）80を形成する。ｐウエル２はn-層１との間に
逆電圧印加時に生ずる空乏層を拡張して耐圧を高めるた
めゲートパッド80の下まで形成されている。このｐウエ
ルの延長部21上に絶縁膜51を介してゲート４と同時にn+
多結晶Si層40が形成されその上に絶縁膜６のコンタクト
ホール64で接触するｐ形多結晶Si層９が積層されパター
ンニングされている。n+多結晶Si層40とｐ形多結晶Si層
９からなる二つのPN接合ダイオードのｐ層９は配線71に
より接続され、一方のn+層40はコンタクトホール63でソ
ース電極７の延長部と、他方のn+層40はコンタクトホー
ル65でゲートパッド80の延長部と接触している。この結
果、二つのPN接合ダイオードが逆直列にゲート電極とソ
ース電極の間に挿入されることになる。従って、ゲート
とソースの間に印加されるゲート電圧がｐ形多結晶Si層
９の不純物濃度と厚さで決まるPN接合ダイオードのブレ
ークダウン電圧に達すると、その電圧の方向に応じて一
方のダイオードがブレークダウンし、ゲートとソースの
間にブレークダウン電流が流れるため、それ以上の電圧
が印加されないのでゲート絶縁膜５の静電破壊から守ら
れる。この保護回路は、n-ドレイン層１の下にｐ層を設
けるIGBTにおいても全く同様に形成することができる。
の断面は平面図である第２図のＡ−Ａ線断面である。シ
リコン基板はn-層１とn+層11よりなるドレイン層を形成
し、n-層１の上面にはｐウエル２が拡散されている。ｐ
ウエル２にはn+ソース層３が形成され、ベース層２の間
のドレイン層１の露出部とソース層３の間のｐウエル２
がチャネル形成領域となるよう、n+多結晶Si層からなる
ゲート４がゲート絶縁膜５を介して設けられる。ゲート
４の多結晶Si層には第２図に示すような窓41が開けられ
て、その窓の中で絶縁膜６のコンタクトホール61におい
てAl配線がn+ソース層３およびｐウエルに接触しソース
電極７を形成している。縦型MOSFETは、このソース電極
７とn+ドレイン層11に接触するドレイン電極71との間の
電流がゲート４に入力される信号により制御されるもの
である。ゲート多結晶Si層４の延長部には絶縁膜６の第
２図に示すコンタクトホール62でAl配線８に接触し、こ
のAl配線は延長されてゲートボンディングパッド（ゲー
トパッド）80を形成する。ｐウエル２はn-層１との間に
逆電圧印加時に生ずる空乏層を拡張して耐圧を高めるた
めゲートパッド80の下まで形成されている。このｐウエ
ルの延長部21上に絶縁膜51を介してゲート４と同時にn+
多結晶Si層40が形成されその上に絶縁膜６のコンタクト
ホール64で接触するｐ形多結晶Si層９が積層されパター
ンニングされている。n+多結晶Si層40とｐ形多結晶Si層
９からなる二つのPN接合ダイオードのｐ層９は配線71に
より接続され、一方のn+層40はコンタクトホール63でソ
ース電極７の延長部と、他方のn+層40はコンタクトホー
ル65でゲートパッド80の延長部と接触している。この結
果、二つのPN接合ダイオードが逆直列にゲート電極とソ
ース電極の間に挿入されることになる。従って、ゲート
とソースの間に印加されるゲート電圧がｐ形多結晶Si層
９の不純物濃度と厚さで決まるPN接合ダイオードのブレ
ークダウン電圧に達すると、その電圧の方向に応じて一
方のダイオードがブレークダウンし、ゲートとソースの
間にブレークダウン電流が流れるため、それ以上の電圧
が印加されないのでゲート絶縁膜５の静電破壊から守ら
れる。この保護回路は、n-ドレイン層１の下にｐ層を設
けるIGBTにおいても全く同様に形成することができる。
本発明によれば、ゲートと同時に形成する比較的低抵抗
の多結晶Si層とその上に積層する任意の不純物濃度およ
び厚さを有する比較的高抵抗の多結晶Si層とにより少な
くとも一対のダイオードを形成し、バック・ツヶ・バッ
クダイオードとしてゲート，ソース間に挿入することに
より、高いブレークダウン電圧の設計が容易で、かつ単
一PN接合で10V以上のブレークダウンを有するダイオー
ドによるゲートへのサージ電圧の入力からの保護が可能
になった。また、ダイオードが半導体基体上に形成され
るので、寄生素子が生ずるおそれもなく、ゲート保護回
路を有する電力用縦型MOSFETあるいはIGBTとして有効に
使用できる。
の多結晶Si層とその上に積層する任意の不純物濃度およ
び厚さを有する比較的高抵抗の多結晶Si層とにより少な
くとも一対のダイオードを形成し、バック・ツヶ・バッ
クダイオードとしてゲート，ソース間に挿入することに
より、高いブレークダウン電圧の設計が容易で、かつ単
一PN接合で10V以上のブレークダウンを有するダイオー
ドによるゲートへのサージ電圧の入力からの保護が可能
になった。また、ダイオードが半導体基体上に形成され
るので、寄生素子が生ずるおそれもなく、ゲート保護回
路を有する電力用縦型MOSFETあるいはIGBTとして有効に
使用できる。
第１図，第２図は本発明の一実施例を示し、第２図は平
面図、第１図はそのＡ−Ａ線矢視断面図である。 1:n-ドレイン層、2:pウエル、21:p層、3:n+ソース層、
4:多結晶Siゲート、40:n+多結晶Si層、5:ゲート絶縁
膜、6:絶縁膜、61,62,63,64,65:コンタクトホール、7:
ソース電極、71:ドレイン電極、8:配線、80:ゲートパッ
ド、9:p多結晶Si層。
面図、第１図はそのＡ−Ａ線矢視断面図である。 1:n-ドレイン層、2:pウエル、21:p層、3:n+ソース層、
4:多結晶Siゲート、40:n+多結晶Si層、5:ゲート絶縁
膜、6:絶縁膜、61,62,63,64,65:コンタクトホール、7:
ソース電極、71:ドレイン電極、8:配線、80:ゲートパッ
ド、9:p多結晶Si層。
Claims (1)
- 【請求項１】第一導電形の半導体基体の一方の表面層に
第二導電形ウエルが設けられ、該ウエルの表面層に形成
された第一導電形のソース層と半導体基体の間の第二導
電形ウエル部分をチャネル形成領域としてその表面上に
ゲート絶縁膜を介して比較的低抵抗の多結晶シリコン層
よりなるゲートが設けられ、第一導電形ソース層と第二
導電形ウエルにソース電極が接触するものにおいて、半
導体基体のソース層の存在する領域とゲートパッド領域
の間の絶縁膜上に形成されるゲートの材料と同一の比較
的低抵抗の多結晶シリコンとその上に積層される逆導電
形の比較的高抵抗の多結晶シリコンよりなるダイオード
を少なくとも一対有し、該一対のダイオードが順方向を
逆にして直列にソース電極とゲートパッドの間に接続さ
れたことを特徴とする絶縁ゲート型半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63110105A JPH07105495B2 (ja) | 1988-05-06 | 1988-05-06 | 絶縁ゲート型半導体装置 |
| DE3855533T DE3855533T2 (de) | 1987-12-28 | 1988-12-27 | Halbleiteranordnung mit isoliertem Gate |
| EP88121721A EP0322860B1 (en) | 1987-12-28 | 1988-12-27 | Insulated gate semiconductor device |
| KR1019880017634A KR910009041B1 (ko) | 1987-12-28 | 1988-12-28 | 절연게이트 반도체장치 |
| US07/291,463 US5012313A (en) | 1987-12-28 | 1988-12-28 | Insulated gate semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63110105A JPH07105495B2 (ja) | 1988-05-06 | 1988-05-06 | 絶縁ゲート型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01280359A JPH01280359A (ja) | 1989-11-10 |
| JPH07105495B2 true JPH07105495B2 (ja) | 1995-11-13 |
Family
ID=14527167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63110105A Expired - Lifetime JPH07105495B2 (ja) | 1987-12-28 | 1988-05-06 | 絶縁ゲート型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105495B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4917709B2 (ja) * | 2000-03-06 | 2012-04-18 | ローム株式会社 | 半導体装置 |
| JP5098214B2 (ja) * | 2006-04-28 | 2012-12-12 | 日産自動車株式会社 | 半導体装置およびその製造方法 |
| JP5511124B2 (ja) | 2006-09-28 | 2014-06-04 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 絶縁ゲート型半導体装置 |
| JP2008085188A (ja) | 2006-09-28 | 2008-04-10 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置 |
| JP5337470B2 (ja) | 2008-04-21 | 2013-11-06 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 絶縁ゲート型半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58151051A (ja) * | 1982-03-03 | 1983-09-08 | Hitachi Ltd | 半導体装置 |
| JPS5947766A (ja) * | 1982-09-10 | 1984-03-17 | Hitachi Ltd | 絶縁ゲ−ト形半導体装置とその製造法 |
| JPS63104480A (ja) * | 1986-10-22 | 1988-05-09 | Fuji Electric Co Ltd | 伝導度変調型たて型ｍｏｓｆｅｔ |
-
1988
- 1988-05-06 JP JP63110105A patent/JPH07105495B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01280359A (ja) | 1989-11-10 |
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