KR910009041B1 - 절연게이트 반도체장치 - Google Patents

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Abstract

내용 없음.

Description

절연게이트 반도체장치
제1도는 본 발명의 실시예 1에 의한 절연게이트 반도체장치를 제2도의 A-A선을 따라 취한 단면도.
제2도는 제1도의 평면도.
제3도는 본 발명의 실시예 2에 의한 절연게이트 반도체장치의 단면도.
제4도는 실시예 1에 의한 절연게이트 바이폴라 트랜지스터의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : n-드레인층 2 : p웰 영역
3 : n+소스영역 4 : 게이트층
5,51 : 게이트절연층 6 : 절연층
7 : 소스전극 8 : Al 배선
9 : p층 11 : n+드레인층
21 : p웰 영역의 연장부 40 : n+폴리실리콘층
41 : 창 61,62,63,64,65 : 접촉구멍
71 : 드레인전극 72 : Al 도체층
80 : 게이트패드 101 : n형 반도체기판
102 : 열산화막 103 : 게이트층
104 : 쇼트키 장벽금속층 105 : 절연층
131 : 분리층 161 : 게이트단자
162 : 소스단자
본 발명은 게이트 보호회로를 구비한 전력용 종형 MOSFET 또는 절연게이트 바이폴라 트랜지스터(이하 IGBTs라 칭함)와 같은 절연게이트 반도체장치에 관한 것이다.
전력용 종형 MOSFET 또는 IGBT 반도체장치에서 n형 실리콘기판 상부표면에는 p영역이 형성되어 있다. 그리고 p영역내에는 n형 소스영역이 형성되어 있다. p영역과 n형기판 표면의 일부분 위에는 게이트산화층이 형성되어 있고 게이트산화층 위에는 게이트층이 형성되어 있다.
그 구조에서는 결과적으로 게이트산화층을 따라서 n형 소스영역과 n형 기판 사이의 p영역을 통하는 채널이 형성되어 소스영역과 p영역에 접속된 소스전극으로부터 n형 실리콘 기판의 하부표면상에 배치된 드레인 전극쪽으로 주전류가 흐르게 된다.
이러한 구조로된 절연게이트 반도체장치는 게이트층에 가해지는 전압의 서지에 의해 야기되는 정전파괴로부터 보호되지 않으면 안된다. 특히 자동전자공학분야에 있어서 상기 장치에 갖추어야할 게이트 보호회로는 필수적이며 이것을 만족시키기 위하여 백투백(back to back)식으로 직렬 접속되는 다수의 보호다이오드가 사용된다.
일본 특허 공개공보 제61-296770호에는 게이트 전극의 반도체층에 불순물이 주입되어 그안에서 n-p-p-n 접합이 형성되고 백투백식으로 직렬 접속된 제너다이오드들이 소스전극 및 게이트전극 사이에 형성된 통로를 가로질러 접속되는 절연게이트 반도체장치용의 게이트 보호회로가 발표되어 있고, 일본 특허 공개공보 제58-178566호에는 반도체층의 특정영역에 불순물을 주입하여 게이트 보호다이오드들이 형성되는 게이트 보호회로가 발표되어 있다.
이와 유사하게 일본 특허 공개공보 제58-88461호와 제58-87873호에는 예를들어 반도체 기판상에 배치된 폴리실리콘층의 반도체층에 불순물을 주입하여 백투백식으로 직렬접속되는 게이트보호다이오드가 형성된 게이트보호회로가 발표되었다.
공지의 게이트보호회로에 사용되는 보호다이오드는 제너다이오드이다. 이러한 다이오드는 반도체 기판상에 배치된 반도체층 속에 불순물을 주입하거나 반도체 기판상에 직접 불순물을 주입하여 형성시킨다. 제너다이오드의 항복전압은 5V 이하이고, 게이트보호회로에 필요한 항복전압은 정상적으로 10V 이상이다.
이 목적을 위해 제너다이오드들로 형성되는 게이트보호회로는 두방향으로 직렬접속되는 다수의 제너다이오드를 포함한다. 더욱이 획득된 항복전압은 단일 p-n 접합의 제너전압의 배수로 제한되므로 이러한 게이트보호회로에서, 반도체장치의 사용에 따라 항복전압을 자유롭게 설정하기란 대단히 어렵다.
본 발명은 절연게이트 반도체장치에 항복전압을 쉽게 선택할 수 있는 게이트 보호회로를 제공하여 공지기술의 문제점과 단점을 제거하기 위한 것이다.
본 발명의 다른 목적과 장점의 일부는 후술할 설명에서 명확해질 것이고 발명을 실시함으로써 지득될 수도 있을 것이다. 또 본 발명의 상술한 목적과 장점은 특히 청구범위에서 지적한 소자들과 그들의 조합에 의해 획득되고 실현될 수 있을 것이다.
본 발명의 목적에 따라 상기 목적들을 달성하기 위하여, 본 명세서에서 대체로 설명되고 구체화된 바처럼 본 발명의 실시예 1은 제2전도형의 제1영역이 제1전도형의 반도체기판의 상부표면에 형성되어있고, 제1전도형의 소스영역이 제1영역에 의해 둘러싸여 기판의 상부표면에 배치되어 있으며, 게이트절연층이 소스영역과 반도체기판의 상부표면사이의 제1영역의 알부분위에 적층되어 있고, 또 소정의 제1저항의 폴리실리콘층으로 구성되는 게이트층이 게이트절연층에 적층되고 게이트절연층에 있는 채널이 제1영역의 일부분에 형성되어 있는 절연게이트 반도체장치를 포함한다.
전술한 반도체장치는 적어도 한쌍의 다이오드를 구비하며, 각 다이오드는 제1영역을 포함하는 반도체기판의 영역과 게이트층 위에 배치된 게이트패드 사이에 뻗어있는 게이트절연층에 적층되는 게이트층과 같은 재료로된 소정의 제1저항의 제1폴리실리콘층과 제1폴리실리콘층과 접촉하는 제1저항보다 높은 소정의 제2저항의 제2폴리실리콘층으로 구성되어 있으며, 제2폴리실리콘층의 전도형이 제1폴리실리콘층의 전도형과는 다른것을 특징으로 한다.
제1폴리실리콘층은 게이트층과 동시에 형성되며, 제2폴리실리콘층의 불순물농도는 합성다이오드쌍에 필요한 항복전압을 부여하도록 임의로 선택될 수 있다. 합성 다이오드쌍의 구조는 높은 항복전압을 제공하고 그 다이오드들은 백투백식으로 서로 직렬 접속을 한다.
본 발명의 실시예 2는 게이트층, 소스영역에 접속되어 게이트층과 같은 재료로 만들어지는 분리층 및 게이트층과 분리층 둘다 접촉하는 층수단으로 구성되는 게이트보호회로를 구비한 절연게이트 반도체장치를 포함한다. 게이트층, 분리층 및 층수단은 반도체 기판의 상부표면에 적층되어 있는 게이트절연층위에 적층되어 있다. 실시예 2에서 게이트층 또는 층수단은 반도체 물질로 만들어지며, 게이트층, 분리층 및 층수단은 적어도 한쌍의 쇼트키 장벽 다이오드를 형성하도록 돕는다.
본 명세서의 일부를 구성하고 본 명세서에 통합되어 있는 첨부도면은 전술한 본 발명의 실시예를 도시하고, 그 설명과 함께 본 발명의 원리를 설명하는데 도움을 줄 것이다.
이제 본 발명의 바람직한 실시예에서는 참고부호가 상세히 작성되어 첨부도면에 표시된다. 가능하면 전도면을 통하여 같은 참고번호는 같은 부분등을 인용하는데 사용될 것이다.
제1도 및 제2도는 본 발명의 실시예 1을 도시하고 제3도는 실시예 2를 도시한다.
제1도에서 실리콘 반도체기판은 n-층(1)과 n+층(11)으로 구성된 드레인층을 형성한다. 제1영역 또는 p웰 영역(2)은 n-층(1)의 상부 표면속에서 확산되어 있다. n+소스영역(3)은 n-층(1)의 상부표면상에 배치되어 p웰 영역(2)에 의해 둘러싸이며, n+폴리실리콘층으로 되어 있는 게이트층(4) 및 소스층(3)의 단부는 게이트절연층(5)의 표면에 형성되어 있다. p웰 영역(2)과 n형 기판의 일부분위에는 게이트절연층(15)이 적층되어 n-층(1)과 게이트층(4)을 따라 형성된 게이트절연층(5) 아래의 소스영역(3) 사이의 p웰 영역(2)에는 채널이 형성된다.
제2도에서 게이트층(4)의 폴리실리콘층에는 창(41)들이 구비되어 있다. 각 창속에서는 알루미늄 배선이 절연층(6)의 접촉구멍(61)을 통해 n+소스영역(3) 및 p웰 영역(2)과 접촉하고 그 부근에서는 소스전극(7)이 형성되어 있다.
종형 MOSFET에서 n+드레인층(11)에 접촉된 드레인전극(71)과 소스전극(7)사이로 한정되는 통로상에 흐르는 전류는 게이트층(4)에 입력되는 신호에 의해 제어된다. 게이트층(4)의 폴리실리콘층의 연장부는 제2도에 도시된 바처럼 절연층(6)의 접촉구멍(62)을 통하여 알루미늄 배선(8)과 접촉된다. 알루미늄 배선(8)은 연장되어 게이트 접착패드(게이트패드)(80)를 형성한다. p웰 영역(2)의 연장부(21)는 역전압이 인가될 때 p웰 영역(2)과 n-층(1) 사이에 형성되는 공핍층이 확대되어 항복전압이 높아지도록 게이트패드(80) 아래쪽에 배치되어 있다.
소정의 제1저항의 간격져있는 다수의 제1폴리실리콘층 또는 n+형 폴리실리콘층(40)은 p웰 영역(2)의 연장부(21)위에 게이트층(4)과 동시에 형성된다. 게이트절연층(51)은 폴리실리콘층(40)과 연장부(21)사이에 적층된다. 제1저항보다 높은 소정의 제2저항의 간격져 있는 다수의 제2폴리실리콘층, 그렇지않으면 p형 폴리실리콘층 또는 p층(9)으로 언급되는 것은 각각은 각각의 n+폴리실리콘층(40)위에 적층되어 절연층(6)의 접촉구멍(64)을 통해 서로 접촉하고 있으므로 한쌍의 p-n 다이오드를 구성하는 합성게이트 보호회로로 되는 구조가 만들어진다.
두개의 p-n 접합다이오드를 형성하는 n+폴리실리콘층(40)과 p층(9)중 p층들(9)은 알루미늄 도체층(72)에 의해 서로 접속되며, 한 n+폴리실리콘층(40)은 접촉구멍(63)을 통하여 소스전극(7)의 연장된 부분에 접속되고, 다른 n+폴리실리콘층(40)은 접촉구멍(65)을 통하여 게이트패드(80)에 접속된다. 이러한 접속결과 두 다이오드는 게이트층과 소스전극 사이에서 백투백식으로 직렬 접속된다.
게이트층과 소스영역 사이의 통로에 인가된 게이트전압이 p층(9)의 두께와 불순물농도에 의해 결정되는 두 p-n 접합다이오드들중 하나에 항복전압이 되며 인가된 게이트전압의 극성에 따라 두 다이오드중의 하나에 항복 현상이 발생할 것이고 항복 전류가 게이트층과 소스영역 사이의 통로를 통하여 흐르게 될 것이다.
그러므로 p-n 접합다이오드의 항복전압보다 더 높은 전압이 그 통로에 인가되지 않을 것이고 결국 게이트절연층(5)은 정전항복현상으로부터 보호될 수 있게 된다. 게이트보호회로는 이와 유사하게 IGBTs에서도 형성될 수 있는데 n-드레인층(1) 아래에는 제1도에 도시된 n+층(11) 대신 p+층이 적층된다.
본 발명의 실시예 1에 의하면 적어도 한쌍의 다이오드가 절연게이트 반도체장치에 형성되며, 각 다이오드는 절연게이트 반도체장치의 게이트층으로부터 간격져서 동시에 형성되는 소정의 제1저항의 제1폴리실리콘층과 그위에 적층한 제1저항보다 높은 소정의 제2저항의 제2폴리실리콘층으로 되어있다. p-n 접합 다이오드들의 불순물 농도는 임의로 선택될 수 있다. 합성다이오드쌍은 높은 항복전압을 가지며 반도체장치의 게이트층과 소스영역사이의 통로를 가로질러 백투백식으로 서로 직렬접속된다. 10V 또는 그 이상의 항복전압을 갖는 이러한 다이오드들은 반도체장치의 게이트에 인가되는 급격한 전압서어지에 의해 야기되는 정전파괴에 대항하여 장지를 보호할 수 있다.
이러한 다이오드들은 반도체기판에 형성되어 있기 때문에 기생소자들이 형성될 수 없을 것이다. 결국 본 발명의 게이트 보호회로는 전력용 종형 MOSFETs와 IGBTs에서 용이하게 실행될 수 있다.
제3도에는 본 발명의 실시예 2인 게이트 보호회로가 구비된 절연게이트 반도체장치가 도시되어 있다.
실시예 2에는 게이트절연층을 대용한 열산화막(102)이 n형 반도체기판(101)위에 형성되어 있다. 화학증착법(CVD)에 의해 열산화막(102)위에 증착된 n형 폴리실리콘층은 게이트층(103)과 분리층(131)으로 서로 간격져 형성되도록 포토에칭된다.
일부가 채널로 제공되는 제1영역 또는 p웰 영역은 예를들어 열확산법에 의해 반도체기판(도시되지 않음)의 상부표면에서 형성된 뒤, n형 소스영역(도시되지 않음)은 기판의 상부표면에 형성되고 p웰 영역에 의해 둘러싸인다. 이러한 구조에서 채널위의 게이트전극의 연장부는 게이트층(103)으로 된다.
그리고 금속과 반도체의 접합시에 쇼트키 장벽을 형성하는 몰리브덴과 같은 금속은 스퍼터링공정에 의해 n형 폴리실리콘 게이트층(103)과 분리층(131)위에 용착되어 금속층을 형성한다. 그리고 이 금속층은 게이트층(103) 및 분리층(131)과 접촉하는 쇼트귀장벽금속층(104)으로부터 포토에칭된다.
그리고 이 합성구조는 인유리(PGS)와 같은 절연재료로 만들어지는 절연층(105)으로 덮인다. 각각의 절연층(105)의 구멍을 통하여 게이트층(103)과 접촉하는 게이트단자(161)와 절연층(105)의 구멍을 통하여 분리층(131)과 접촉하고 각각의 구멍을 통하여 소스영역의 소스전극에 접속되는 소스단자(162)는 종래의 반도체장치의 제조방법에 의해 형성된다. 게이트단자 및 소스단자는 알루미늄으로 만들어진다.
제3도에서 n형 폴리실리콘 재료로 만들어지는 게이트층(103) 및 분리층(131)과 쇼트키 장벽이 형성되도록 게이트층(103) 및 분리층(131)과 접촉하는 쇼트키 장벽금속층(104)은 기능적으로 한쌍의 쇼트키 장벽 다이오드를 구성한다. 이러한 다이오드들은 백투백식으로 직렬 접속되고 게이트단자(161) 및 소스단자(162)사이에 접속되어 게이트 보호회로를 형성한다.
게이트 보호회로의 항복전압은 몰리브덴 또는 금과 같은 n형 실리콘재료에 대하여 각각 다른 쇼트키 장벽전위를 갖는 쇼트키 장벽금속층(104)용의 금속을 선택함으로써 변화시킬 수도 있다. 규화 몰리브덴 또는 높은 용융점을 갖는 다른 금속의 규화물이 게이트층(103) 및 분리층(131)에 사용되고, 예를들어 게이트층(103) 및 분리층(131)과 접촉하는 층으로 쇼트키 장벽금속층(104)대신에 n형 폴리실리콘층이 사용되면, 전술한 원래장치의 다이오드의 순방향과 반대인 순방향의 다이오드들에 백투백식으로 직렬 접속되는 한쌍의 쇼트키 장벽 다이오드들이 포함되도록 게이트보호회로가 형성될 것이다. 본 실시예에서 게이트보호회로의 항복전압은 쇼트키 장벽금속층(104)을 대신하는 n형 폴리실리콘층의 불순물 농도를 변화시켜 임의로 설정한다.
당분야의 전문가들은 본 명세서의 중요성과 본 명세서에서 발표된 발명의 실시로부터 본 발명의 다른 실시예들을 명확하게 할 수 있을 것이다. 전형적인 것으로 생각되는 본 명세서와 실시예들이 본 발명의 사상 및 범위에 따라 다음의 청구범위에 의해 지시되도록 의도되어 있다.
비록 전술한 설명이 MOSFET에 관한 것이지만 본 발명은 제4도에 도시된 절연게이트 바이폴라 트랜지스터에 응용될 수도 있다. 제4도에서 그 구조는 n+층 대신에 p+층(11')이 형성되는 것을 제외하고는 제1도에 도시된 것과 같은 구조이다.

Claims (20)

  1. 제1전도형기판(1)은 상하부표면을 가지며, 제2전도형의 제1영역(2)은 기판(1)의 상부표면에 형성되며, 제1전도형의 소스영역(3)은 기판(1)의 상부표면에 형성되어 제1영역(2)에 의해 둘러싸이고, 게이트절연층(5)은 소스영역(3)과 반도체기판(1)의 상부표면 사이의 제1영역(2)의 일부분 및 그 일부분과 접하는기판(1)위에 적층되며, 게이트층(4)은 게이트절연층(4)위에 적층되고 상기 제1영역(1)의 일부분에는 채널이 형성되며, 제1층수단(40)은 게이트절연층(5)위에 적층되어 게이트층(4)으로부터 측면으로 간격져있으며, 제2층수단(9)은 제1층수단(40)과 접촉하며 상기 제1, 제2층수단(40)(9)은 게이트층(4)의 갑작스런 서지전압에 의해 야기되는 정전파괴로부터 게이트절연층(5)을 보호하는 적어도 한쌍의 다이오드가 형성되는 것을 특징으로 하는 게이트 보호회로를 구비한 절연게이트 반도체장치.
  2. 제1항에 있어서, 상기 제1층 수단은 간격진 다수의 제1폴리실리콘층(40)을 포함하고 제1폴리실리콘층(40)은 각각은 게이트절연층(5)위에 적층되는 소정의 낮은 제1저항을 가지고, 상기 제2층수단은 간격진 다수의 제2폴리실리콘층(9)을 포함하고 제2폴리실리콘층(9)의 각각은 상기 제1저항보다 높은 소정의 제2저항을 가지며, 서로 대응하는 다이오드쌍들이 형성되도록 다수의 간격져있는 제2폴리실리콘층(9)의 각각이 간격진 다수의 제1폴리실리콘층위에 각각 적층되며, 추가로 게이트층에 인가된 갑작스런 서지전압에 의해 야기되는 정전파괴로부터 게이트절연층(5)을 보호하기 위하여 상기 다이오드들의 각각을 서로 백투백식으로 직렬 접속하기 위한 수단을 구비하는 것을 특징으로 하는 절연게이트 반도체장치.
  3. 제2항에 있어서, 상기 접속수단은 반도체중인 것을 특징으로 하는 게이트 반도체장치.
  4. 제2항에 있어서, 간격진 다수의 제1, 제2폴리실리콘층(40)(9)의 전도형은 서로 다른 것을 특징으로 하는 절연게이트 반도체장치.
  5. 제2항에 있어서, 간격진 다수의 제1폴리실리콘층(40)의 재료와 게이트층(4)의 재료가 서로 동일한 것을 특징으로 하는 절연게이트 반도체장치.
  6. 제5항에 있어서, 간격진 다수의 제1폴리실리콘층(40)과 게이트층(4)이 동시에 형성되는 것을 특징으로 하는 절연게이트 반도체장치.
  7. 제1항에 있어서, 상기 제1영역(2) 및 소스영역(3)과 접촉하는 소스전극(7)을 더 포함하는 것을 특징으로 하는 절연게이트 반도체장치.
  8. 제1항에 있어서, 상기 제1층수단은 게이트절연층 위에 적층되는 분리층을 포함하며, 상기 제2층수단은 상기 게이트층 및 분리층의 연장부와 접촉하여 게이트층에 인가된 갑작스런 서지전압에 의해 야기되는 정전파괴로부터 게이트절연층이 보호되도록 적어도 한쌍의 쇼트키 장벽 다이오드가 형성되는 것을 특징으로 하는 절연게이트 반도체장치.
  9. 제8항에 있어서, 상기 게이트층, 분리층, 및 제2층수단은 게이트절연층위에 형성되는 것을 특징으로 하는 절연게이트 반도체장치.
  10. 제8항에 있어서, 상기 게이트층의 재료와 분리층의 재료가 서로 동일한 것을 특징으로 하는 절연게이트 반도체장치.
  11. 제8항에 있어서, 상기 게이트층과 분리층이 동시에 형성되는 것을 특징으로 하는 절연게이트 반도체장치.
  12. 제8항에 있어서, 상기 게이트 및 분리층과 상기 제2층수단중 어느 한쪽이 반도체 재료로 구성되는 것을 특징으로 하는 절연게이트 반도체장치.
  13. 제8항에 있어서, 상기 제2층수단의 재료는 n형 실리콘재료에 대해 쇼트키 장벽 전위를 갖는 금속으로 구성되는 것을 특징으로 하는 절연게이트 반도체장치.
  14. 제13항에 있어서, 상기 금속은 몰리브덴인 것을 특징으로 하는 절연게이트 반도체장치.
  15. 제13항에 있어서, 상기 금속은 금인 것을 특징으로 하는 절연게이트 반도체장치.
  16. 제8항에 있어서, 상기 게이트층의 재료는 규화몰리브덴의 용융점과 근사한 용융점을 가지는 금속으로 구성되는 것을 특징으로 하는 절연게이트 반도체장치.
  17. 제16항에 있어서, 상기 금속은 규화몰리브덴인 것을 특징으로 하는 절연게이트 반도체장치.
  18. 제16항에 있어서, 상기 금속은 규화물인 것을 특징으로 하는 절연게이트 반도체장치.
  19. 제8항에 있어서, 상기 제2층수단의 재료는 n형 폴리실리콘인 것을 특징으로 하는 절연게이트 반도체장치.
  20. 제1항 또는 제8항에 있어서, 제2전도형의 층(11')은 제1전도형기판(1)의 하부표면을 덮어 형성되는 것을 특징으로 하는 절연게이트 반도체장치.
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