CN100505260C - 保护元件及使用保护元件的半导体装置 - Google Patents

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Abstract

一种保护元件及使用保护元件的半导体装置，在微波FET中，内在的肖特基结电容或pn结电容减小，这些结抗静电弱。但是，在微波器件中，存在连接保护二极管产生的寄生电容的增加导致高频特性恶化，不能使用上述方法的问题。在被保护元件的端子和GND端子之间连接由第一n+型区域-绝缘区域-第二n+型区域构成的保护元件。第一n+型区域柱状设于衬底深度方向，第二n+型区域形成与第一n+型区域的底部相对配置的板状。由此，可通过第一电流路径、第二电流路径使非常大的静电电流流向接地电位，可几乎不使寄生电容增加，而大幅衰减达到HEMT有源区域的静电能量。

Description

保护元件及使用保护元件的半导体装置
技术领域
本发明涉及保护元件及使用保护元件的半导体装置，特别是涉及不使被保护元件的高频特性、计算处理速度恶化，大幅提高静电破坏电压的保护元件及使用保护元件的半导体装置。
背景技术
在现有的半导体装置中，通常为了保护器件不受静电破坏，而采用在含有易静电破坏的pn结、肖特基结、电容的器件上并列连接静电破坏保护二极管这样的方法。
图21表示现有半导体装置的静电破坏保护电路。即，在外部输入输出用结合焊盘301的附近形成pn结二极管D1、D2，将二极管D1的阳极侧与结合焊盘301连接，将阴极侧与电源电位Vcc连接，将二极管D2的阴极与结合焊盘301连接，将阳极与接地电位连接，另外，将从结合焊盘301延伸的电极配线302与由p型扩散区域形成的电阻区域303的一端连接，将电阻区域303的另一端与电极配线304连接，采用与内部电路连接的结构(例如参照专利文献1)。
另外还公知有如下技术，如图22所示，在化合物半导体装置中，为大幅提高静电破坏电压，而在被保护元件的两端子间连接n+/i/n+结构的保护元件360。图示为由具有源极315、栅极317、漏极320的FET构成的开关电路装置，在输入端子-控制端子间、输出端子-控制端子间连接有保护元件360(例如参照专利文献2)。
图23是集成电路装置(下称LSI)，在逻辑电路408的周围形成有保护元件区域407，图示为MOS型IC相对于静电等产生的过大电压的保护电路，是在逻辑电路408的周围配置有栅极接地p沟道型MOSFET401和栅极接地n沟道型MOSFET402的保护元件的所谓的CMOS缓冲电路型保护电路。连接于输入输出端子焊盘400的信号线403介由n沟道型MOSFET402与基准电压GND连接，且介由p沟道型MOSFET401与电源电压Vcc连接(例如参照专利文献3)。
专利文献1：特开平6-29466号公报
专利文献2：国际公开第2004/027869号目录第12图
专利文献3：特开平7-169918号公报
通常为了保护器件不受静电破坏，而采用在被保护元件(器件)上并列连接如图21的pn结二极管的保护二极管的方法。
但是，在微波器件中，连接保护二极管产生的寄生容量的增加导致高频特性劣化，不能采用该方法。特别是在用于卫星放送、手机、无线宽带等GHz带以上的微波用途的MESFET、HEMT(High Electron MobilityTransistor：高电子移动度晶体管)等化合物半导体装置中，由于需要确保良好的微波特性，故栅极长度也构成亚微级，使栅极肖特基结容量极小。因此，静电破坏非常弱，含有将GaAsMESFET、HEMT集成化的MMIC，且在其处理时需要细心注意。另外，在音响、视频、电源用等频率数低的一般民用半导体中，为了提高静电破坏而被广泛采用的保护二极管具有pn结。即，通过使用保护二极管，寄生容量即使最小，也可以增大到数百fF以上，因此，存在上述化合物半导体装置的微波特性较大地劣化的问题。
另一方面，在图22所示的开关MMIC中，为提高隔绝，在共通输入端子焊盘INPad周边、OUT-1Pad周边及OUT-2Pad周边设置n+型区域350。而且，将提高该n+型区域350和n+型杂质的离子注入形成的电阻R1、R2接近4μm配置。这些近接的n+型区域和配置于其间的绝缘区域(GaAs衬底)355一起构成保护元件360。
保护元件360由于没有pn结，故与上述保护二极管相比，数fF和寄生电容小。但是，判断到从共通输入端子焊盘INPad输入的输入信号的一部分介由电阻R1泄漏到作为高频GND电位的控制端子焊盘Ctl-1Pad上。这是因为，为了提高保护效果，与控制端子焊盘Ctl-1Pad近接配置电阻R1。共通输入端子焊盘INPad跨过80μm的长距离与电阻R1近接配置。
这种数fF程度的寄生电容造成的输入信号的泄漏在例如以MESFET为开关元件的开关MMIC中不成为问题。但是，特别是在与以接通电容小的HEMT为开关元件的开关MMIC连接时存在问题。虽说输入信号的泄漏仅为数fF，但相对于HEMT的小断开电容已超过了可以无视的级别。因此，给予高频特性影响，插入损失比未连接保护元件360时的插入损失劣化。
另外，在如图23所示，在CMOS逻辑电路元件等LSI410中，伴随器件的微细化，构成逻辑电路408的基本元件即MOSFET的性能逐渐提高。即，向栅极长度缩短、栅极氧化膜变薄的方向前进，但成为对于其反面静电破坏弱的元件。因此，为对其进行保护，在逻辑电路408的周边配置具有多个保护元件的保护元件区域407。但是，由于保护元件的尺寸越大，保护效果越高，故目前相对于逻辑电路408的面积，保护元件区域407的面积过大，存在LSI410的成本增大的问题。另外，即使保护元件407的尺寸增大到某种程度以上，也产生作为保护元件动作不均匀，在保护效果上具有限制这样的问题。另外，当保护元件区域407大时，由于并列连接大的保护元件，故也存在具有保护元件的寄生电容使LSI410的计算处理速度降低的弊端。
发明内容
本发明是鉴于这样的问题产生的，本发明第一方面的保护元件，包括：第一高浓度杂质区域，其柱状设于衬底的深度方向，具有大致平行于所述衬底的水平方向的第一侧面和大致平行于所述衬底垂直方向的第二侧面；第二高浓度杂质区域，其设于所述衬底的底部，一部分与所述第一高浓度杂质区域的所述第一侧面相对；绝缘区域，其与所述第一高浓度杂质区域及第二高浓度杂质区域接触地配置且位于所述第一高浓度杂质区域及第二高浓度杂质区域之间，将所述第一高浓度杂质区域及第二高浓度杂质区域隔离，将所述第一高浓度杂质区域与被保护元件的一个端子连接，在所述第二高浓度杂质区域上施加接地电位，通过在从所述第一侧面朝向所述第二高浓度杂质区域的所述绝缘区域形成的成为电子电流及空穴电流的路径的第一电流路径、和在从所述第二侧面朝向所述第二高浓度杂质区域的所述绝缘区域形成的成为电子电流及空穴电流的路径的第二电流路径，将施加于所述被保护元件的所述一个端子上的静电能量衰减。
本发明第二方面的保护元件，包括：槽，其沿衬底的深度方向设置；第一高浓度杂质区域，其至少设于所述槽的周围，具有沿该槽底部的第一侧面和沿该槽侧壁的第二侧面；第二高浓度杂质区域，其设于所述衬底的底部，一部分与所述第一高浓度杂质区域的所述第一侧面相对；绝缘区域，其与所述第一高浓度杂质区域及第二高浓度杂质区域接触地配置且位于所述第一高浓度杂质区域及第二高浓度杂质区域之间，将所述第一高浓度杂质区域及第二高浓度杂质区域隔离，将所述第一高浓度杂质区域与被保护元件的一个端子连接，在所述第二高浓度杂质区域上施加接地电位，通过在从所述第一侧面朝向所述第二高浓度杂质区域的所述绝缘区域形成的成为电子电流及空穴电流的路径的第一电流路径、和在从所述第二侧面朝向所述第二高浓度杂质区域的所述绝缘区域形成的成为电子电流及空穴电流的路径的第二电流路径，将施加于所述被保护元件的所述一个端子上的静电能量衰减。
另外，将多个所述第一高浓度杂质区域分别与所述被保护元件的多个端子连接。
在所述槽内埋设导电材料。
所述第二高浓度杂质区域至少设为所述第一侧面的大于或等于50倍的大小。
所述第二电流路径的电流值为所述第一电流路径电流值的大于或等于两倍。
在所述衬底的水平方向，所述第二电流路径的宽度自所述第二侧面朝向所述绝缘区域为10μm以上。
本发明第三方面的半导体装置，包括：开关电路元件，其具备如下部件，即，具有连接于衬底上的有源区域的源极电极、栅极电极及漏极电极的至少一个FET、与所述FET的源极电极或漏极电极连接的至少一个输入端子、与所述FET的漏极电极或源极电极连接的至少一个输出端子、在所述FET上施加DC电位的控制端子；保护元件，其具备如下部件，即，具有柱状设于所述衬底的深度方向且大致平行于所述衬底的水平方向的第一侧面，和大致平行于所述衬底的垂直方向的第二侧面的第一高浓度杂质区域、设于所述衬底的底部且一部分与所述第一高浓度杂质区域的所述第一侧面相对的第二高浓度杂质区域、配置于所述第一及第二高浓度杂质区域周围的绝缘区域，将所述第一高浓度杂质区域与所述开关电路元件的一个端子连接，在所述第二高浓度杂质区域上施加接地电位，通过在从所述第一侧面朝向所述第二高浓度杂质区域的所述绝缘区域形成的成为电子电流及空穴电流的路径的第一电流路径、和在从所述第二侧面朝向所述第二高浓度杂质区域的所述绝缘区域形成的成为电子电流及空穴电流的路径的第二电流路径，将施加于所述开关电路元件的所述一个端子上的静电能量衰减。
本发明第四方面的半导体装置，包括：开关电路元件，其形成有第一FET及第二FET，所述第一FET及第二FET分别设有与衬底上的有源区域连接的源极电极、栅极电极及漏极电极，在第一FET及第二FET上将连接于共通的源极电极或漏极电极的端子作为共通输入端子，将连接于第一FET及第二FET的漏极电极或源极电极的端子分别作为第一输出端子及第二输出端子，将与第一FET及第二FET的栅极电极的任一个连接的端子分别作为第一控制端子及第二控制端子，在所述两控制端子上施加控制信号，介由将所述两控制端子和所述栅极电极连接的作为连接装置的电阻使任一侧的FET导通，形成所述共通输入端子和所述第一输出端子及第二输出端子的任一侧和信号路径；保护元件，其具备如下部件，即，具有柱状设于所述衬底的深度方向且大致平行于所述衬底的水平方向的第一侧面，和大致平行于所述衬底的垂直方向的第二侧面的第一高浓度杂质区域、设于所述衬底的底部且一部分与所述第一高浓度杂质区域的所述第一侧面相对的第二高浓度杂质区域、与所述第一及第二高浓度杂质区域接触地配置且位于所述第一高浓度杂质区域及第二高浓度杂质区域之间、将所述第一高浓度杂质区域及第二高浓度杂质区域隔离的绝缘区域，其特征在于，将所述第一高浓度杂质区域与所述开关电路元件的一个端子连接，在所述第二高浓度杂质区域上施加接地电位，通过在从所述第一侧面朝向所述第二高浓度杂质区域的所述绝缘区域形成的成为电子电流及空穴电流的路径的第一电流路径、和在从所述第二侧面朝向所述第二高浓度杂质区域的所述绝缘区域形成的成为电子电流及空穴电流的路径的第二电流路径，将施加于所述开关电路元件的所述一个端子上的静电能量衰减。
本发明第五方面的半导体装置，包括：开关电路元件，其形成有第一FET及第二FET，所述第一FET及第二FET分别设有与衬底上的有源区域连接的源极电极、栅极电极及漏极电极，在第一FET及第二FET上将连接于共通的源极电极或漏极电极的端子作为共通输入端子，将连接于第一FET及第二FET的漏极电极或源极电极的端子分别作为第一输出端子及第二输出端子，将与第一FET及第二FET的栅极电极的任一个连接的端子分别作为第一控制端子及第二控制端子，在所述两控制端子上施加控制信号，介由将所述两控制端子和所述栅极电极连接的作为连接装置的电阻使任一侧的FET导通，形成所述共通输入端子和所述第一输出端子及第二输出端子的任一侧和信号路径；保护元件，其具备如下部件，沿衬底的深度方向设置的槽、至少设于所述槽的周围且具有沿该槽底部的第一侧面和沿该槽侧壁的第二侧面的第一高浓度杂质区域、设于所述衬底的底部且一部分与所述第一高浓度杂质区域的所述第一侧面相对的第二高浓度杂质区域、与所述第一及第二高浓度杂质区域接触地配置且位于所述第一高浓度杂质区域及第二高浓度杂质区域之间、将所述第一高浓度杂质区域及第二高浓度杂质区域隔离的绝缘区域，将所述第一高浓度杂质区域与所述开关电路元件的一个端子连接，在所述第二高浓度杂质区域上施加接地电位，通过在从所述第一侧面朝向所述第二高浓度杂质区域的所述绝缘区域形成的成为电子电流及空穴电流的路径的第一电流路径、和在从所述第二侧面朝向所述第二高浓度杂质区域的所述绝缘区域形成的成为电子电流及空穴电流的路径的第二电流路径，将施加于所述开关电路元件的所述一个端子上的静电能量衰减。
另外，设置多个所述保护元件，在所述开关电路元件的多个端子上分别连接所述第一高浓度杂质区域。
设置多个所述保护元件，在所述开关电路元件的至少一个所述控制端子和所述共通输入端子上分别连接所述第一高浓度杂质区域。
所述第一高浓度杂质区域与连接于所述开关电路元件的各端子的电极焊盘连接。
所述第一高浓度杂质区域设置在所述电极焊盘下方。
在所述槽内埋设导电材料。
所述第二高浓度杂质区域至少设为所述第一侧面的大于或等于50倍的大小。
所述第二电流路径的电流值为所述第一电流路径电流值的大于或等于两倍。
在所述衬底的水平方向，所述第二电流路径的宽度自所述第二侧面朝向所述绝缘区域为10μm以上。本发明第六方面的半导体装置，包括：集成电路元件，其具有多个输入输出端子、电源端子及接地端子；保护元件，其具备如下部件，即，具有柱状设于衬底的深度方向且大致平行于所述衬底的水平方向的第一侧面，和大致平行于所述衬底的垂直方向的第二侧面的第一高浓度杂质区域、设于所述衬底的底部且一部分与所述第一高浓度杂质区域的所述第一侧面相对的第二高浓度杂质区域、与所述第一及第二高浓度杂质区域接触地配置且位于所述第一高浓度杂质区域及第二高浓度杂质区域之间、将所述第一高浓度杂质区域及第二高浓度杂质区域隔离的绝缘区域，将所述第一高浓度杂质区域与所述集成电路元件的输入输出端子连接，将所述第二高浓度杂质区域与所述接地端子连接，通过在从所述第一侧面朝向所述第二高浓度杂质区域的所述绝缘区域形成的成为电子电流及空穴电流的路径的第一电流路径、和在从所述第二侧面朝向所述第二高浓度杂质区域的所述绝缘区域形成的成为电子电流及空穴电流的路径的第二电流路径，将施加于所述集成电路元件的所述输入输出端子上的静电能量衰减。
本发明第七方面的半导体装置，包括：集成电路元件，其具有多个输入输出端子、电源端子及接地端子；保护元件，其具备如下部件，沿衬底深度方向设置的槽、至少设于所述槽的周围且具有沿该槽底部的第一侧面和沿该槽侧壁的第二侧面的第一高浓度杂质区域、设于所述衬底的底部且一部分与所述第一高浓度杂质区域的所述第一侧面相对的第二高浓度杂质区域、与所述第一及第二高浓度杂质区域接触地配置且位于所述第一高浓度杂质区域及第二高浓度杂质区域之间、将所述第一高浓度杂质区域及第二高浓度杂质区域隔离的绝缘区域，将所述第一高浓度杂质区域与所述集成电路元件的输入输出端子连接，将所述第二高浓度杂质区域与所述接地端子连接，通过在从所述第一侧面朝向所述第二高浓度杂质区域的所述绝缘区域形成的成为电子电流及空穴电流的路径的第一电流路径、和在从所述第二侧面朝向所述第二高浓度杂质区域的所述绝缘区域形成的成为电子电流及空穴电流的路径的第二电流路径，将施加于所述集成电路元件的所述输入输出端子上的静电能量衰减。
另外，所述集成电路元件是CMOS逻辑电路元件。
将所述集成电路元件和所述保护元件集成在同一衬底上。
在所述集成电路元件上配置有所述保护元件。
所述第一高浓度杂质区域与连接于所述集成电路元件的所述输入输出端子的电极焊盘连接。
所述第一高浓度杂质区域设置在所述电极焊盘下方。
在所述槽内埋设导电材料。
所述第二高浓度杂质区域至少设为所述第一侧面的大于或等于50倍的大小。
所述第二电流路径的电流值为所述第一电流路径电流值的大于或等于两倍。
在所述衬底的水平方向，所述第二电流路径的宽度自所述第二侧面朝向所述绝缘区域为10μm以上。如上详述，根据本发明，得到以下各种效果。
第一，保护元件是将一侧端子柱状设于衬底的深度方向的第一n+型区域，是将另一侧端子设于衬底底部的第二n+型区域。而且，通过在第二n+型区域上施加GND电位，在设于它们周围的绝缘区域上形成第一电流路径及第二电流路径，可使静电电流向接地电位逃逸。通过将第一n+型区域形成为柱状，将第二n+型区域形成为与第一n+型区域垂直的板状，第二电流路径可流过第一电流路径的大于或等于两倍的电流，得到最大的保护效果。另外，第一n+型区域的第一侧面微小，与第二n+型区域的相对面积小。因此，该部分的寄生电容非常小，高频信号不会泄漏。并且，由于将至第二n+区域的距离逐渐增大的第二侧面和第二n+区域间的寄生电容相加的合计寄生电容也小，故高频信号不会泄漏。因此，在将以HEMT这样的断开电容极小的器件作为基本器件使用于开关电路装置时，可防止保护元件的连接造成的插入损失的劣化。
另外，沿槽周围设置第一n+型区域，在槽内埋设导电材料，与被保护元件的端子连接。由此，静电无遗漏地流过第一n+型区域整体，可谋求保护效果的增大。
第二，通过在开关电路装置的有可能被施加静电的多个端子上分别连接保护元件，可直接或间接地保护被施加静电的抗静电弱的结。
第三，通过在开关电路装置的成为肖特基结或pn结的两个端子上分别连接保护元件，可保护在静电破坏时抗静电弱的结不受静电破坏。
第四，保护元件的第一n+型区域在焊盘或连接于焊盘的金属层下方沿衬底深度方向柱状设置，第二n+型区域板状设于衬底底部。因此，可抑止连接保护元件造成的占有面积的增加。在目前的n+/i/n+型保护元件中，为了提高保护效果，增长相对的n+型区域的距离等，需要芯片内的保护元件的占有面积，但根据本实施例，具有几乎不需要用于连接保护元件的空间的优点。
第五，通过在CMOS逻辑电路等LSI中连接主保护元件代替现有的CMOS缓冲电路型保护电路，可大幅缩小逻辑电路的保护元件的占有面积，可实现LSI的小型化、低成本化。
例如，在将逻辑电路元件和保护元件区域集成在一个芯片上时，可利用配置于电路元件区域外周的输入输出端子焊盘连接保护元件，因此，可以以仅与逻辑电路的芯片相同的芯片尺寸连接保护元件。
另外，可利用一个芯片形成保护元件，并层积安装在逻辑电路元件上，因此，可不改变已有的逻辑电路元件的图案，而连接保护元件，且可增大保护效果。
附图说明
图1(A)是说明本发明保护元件的平面图，(B)是其剖面图，(C)是其剖面图，(D)是其剖面图；
图2(A)是说明本发明保护元件的平面图，(B)是其剖面图，(C)是其剖面图；
图3(A)是说明本发明保护元件的平面图，(B)是其剖面图，(C)是其电路概要图；
图4是说明GaAs MESFET的剖面图；
图5(A)是说明本发明保护元件的立体图，(B)是其剖面图；
图6是表示本发明保护元件的模拟结果的图；
图7(A)、(B)是表示本发明保护元件的模拟结果的图；
图8是说明本发明保护元件的电流路径的图；
图9(A)、(B)是说明现有结构的模拟的图；
图10(A)、(B)是说明现有结构的模拟的图；
图11是比较现有结构和本发明模拟结果的图；
图12是本发明半导体装置的电路图；
图13是说明本发明半导体装置的平面图；
图14(A)、(B)是说明本发明半导体装置的剖面图；
图15是说明本发明半导体装置的平面图；
图16是说明本发明半导体装置的剖面图；
图17是说明本发明半导体装置的平面图；
图18是说明本发明半导体装置的剖面图；
图19是说明本发明半导体装置的立体图；
图20是说明本发明半导体装置的剖面图；
图21是说明现有技术的图；
图22是说明现有技术的图；
图23是说明现有技术的图。
具体实施方式
下面，参照图1～图20详细说明本发明的实施例。首先，参照图1～图11说明本发明的第一实施例。
图1是表示第一实施例的保护元件200的概要图。图1(A)是其平面图，图1(B)～(D)是图1(A)的a-a线剖面图。
保护元件200由设于衬底101的第一高浓度杂质区域201、与第一高浓度杂质区域201的局部相对并设于衬底101底部的第二高浓度杂质区域202、配置于上述这些高浓度杂质区域周围的绝缘区域203构成。
衬底101也可以是硅半导体衬底、化合物半导体衬底、HEMT用外延衬底等任何半导体衬底。第一高浓度杂质区域201及第二高浓度杂质区域202为同导电型杂质区域，下面，以n型杂质的情况为例分别说明第一n+型区域201、第二n+型区域202。
第一n+型区域201沿衬底101的深度(垂直)方向形成为柱状，是具有大致平行于衬底101水平方向的第一侧面S1、和大致平行于衬底101垂直方向的第二侧面S2的杂质区域(参照图1(B)～(D))。
具体地说，是设于衬底101的槽201T的至少沿周围设置的杂质的注入区域或杂质的扩散区域。即，第一n+型区域201具有沿槽201T底部的第一侧面S1和沿槽201T侧壁的第二侧面S2。
在槽201T的内部埋设导电材料201C等，第一n+型区域201介由设于衬底101表面的金属层201M而与被保护元件的一个端子连接。金属层201M是连接于被保护元件端子的电极焊盘的一部分或连接于电极焊盘的配线，或从电极焊盘延伸的金属层。
另外，导电材料201C是和金属层201M相同的金属或其它金属层，或导入杂质谋求低电阻化的多晶硅等。如图1(B)所示，在埋设金属层时，在槽201T的内壁离子注入或扩散杂质，可形成第一n+型区域201。
如图1(C)所示，在埋设多晶硅时，例如在多晶硅中掺杂规定杂质浓度的n型杂质，从多晶硅扩散杂质，由此，可形成第一n+型区域201。此时，槽201T的内部也构成第一n+型区域201。
第二n+型区域202是设于衬底101底部的杂质的注入区域、或杂质的扩散区域。第二n+型区域202板状地设于相对于柱状的第一n+型区域201成为垂直的方向(衬底101的水平方向)。而且，第二n+型区域202的局部与第一n+型区域201的第一侧面S1相对。第二n+型区域202的面积相对于第一侧面S1的面积十分大，例如为大于或等于50倍。另外，也可以设置对应的第二n+型区域202，以使第一n+型区域201位于其大致中央。
第一n+型区域201的第一侧面S1和以与第一侧面S1同等的面积相对的第二n+型区域202的一部分(下面为第二n+型区域202的相对面)以使静电能量通过的距离例如4μm程度间隔设置。而且，这些杂质浓度都大于或等于1×1017cm-3。另外，第一n+型区域201及第二n+型区域202的周围为绝缘区域203。在此，绝缘区域203是没有完全电绝缘，而在半绝缘性衬底101的局部或衬底101上离子注入杂质而进行绝缘化的绝缘化区域。另外，绝缘区域203的杂质浓度最好小于或等于5×1014cm-3程度，电阻率最好大于或等于1×103Ωcm。另外，绝缘区域203也可以利用非掺杂的多晶硅形成。
第一侧面S1的宽度w1例如为3.4μm，第二侧面S2的长度(深度)d1例如为50μm。而且，如图1(B)所示，在槽201内部埋设金属等导电材料201C时，第一n+型区域201的宽度w2例如为0.2μm左右。
金属层201M是与第一n+型区域201欧姆接合的欧姆金属层或肖特基结合的肖特基金属层。或为了降低串联电阻，也可以在欧姆金属层和肖特基金属层上再重叠其它的金属层。
如上所述，本实施例的保护元件200为使柱状的第一n+型区域201和板状的第二n+型区域202相对，在周围配置有绝缘区域203。而且，将第一n+型区域201与被保护元件的端子连接。另外，在第二n+型区域202上施加接地电位。而且，将第一n+型区域201的第一侧面S1及第二n+型区域202的相对面的间隔距离d2设为4μm左右。由此，可将从外部施加在与第一n+型区域201连接的被保护元件的端子上的静电能量介由绝缘区域203向接地电位放电。
4μm的间隔距离d2为通过静电能量而适当的距离，当间隔大于或等于10μm时，保护元件200内的放电不确实。或，即使过于近接例如小于或等于1μm，也可以招致耐压不足或寄生电容的增大，故不理想。第一n+型区域201及第二n+型区域202的杂质浓度及绝缘区域203的电阻值也相同。
图1(D)是表示放电时的电流路径的概略图。在本实施例中，在放电时，如图的箭头所示，在两端子第一n+型区域201及第二n+型区域202周围的绝缘区域203上形成两个电流路径I1、I2。另外，箭头所示的电流路径为概念图，后面详述第一电流路径I1及第二电流路径I2。
第一电流路径I1是从第一侧面S1朝向第二n+型区域202的相对面的路径，是形成于第一n+型区域201延伸方向的绝缘区域203的电子电流及空穴电流的路径。另外，第二电流路径I2是形成于第一电流路径I1外侧的绝缘区域203的电子电流及空穴电流的路径。详细地说，是形成于从第二侧面S2朝向与第二n+型区域202的与第一n+型区域201相对面以外的区域(是指除去I1)的绝缘区域203的电流路径。
本实施例的第一n+型区域201由于与第二n+型区域202相对的第一侧面S1的面积微小，故可大幅降低寄生电容。另外，在槽201T内埋入导电材料201C，使第二侧面S2整体与金属层201M接触。而且，在具有大面积的板状第二n+型区域202的大致中央部配置第一n+型区域201。由此，可以以第一n+型区域201为中心轴，将第二电流路径I2形成半球状，在第二电流路径I2中流过非常大的静电电流。
因此，利用第一电流路径I1及第二电流路径I2将施加于作为保护元件200的端子的第一n+型区域201上的静电能量放电，可介由第二n+型区域202向接地电位逃逸。
第一n+型区域201为与相同(一个)的金属层201M连接的区域即可，也可以为不连续的区域。此时，由于通过使不连续的区域分别与相同的金属层201M接触，形成第二电流路径I2，故将它们汇总，构成成为保护元件200的一侧端子的第一n+型区域201。另外，第一n+型区域201在电极焊盘或配线下方配置用于例如提高隔绝的高浓度杂质区域PE的情况，既可以和它们连续，也可以不连续。
图2表示第一n+型区域201的其它形态。图2(A)是其平面图，图2(B)是图2(A)的b-b线剖面图。
这样，第一n+型区域201也可以为不设置槽201T而在衬底101上扩散了杂质的区域。
例如，沿衬底101的深度方向柱状地进行离子注入或扩散n型杂质，设置柱状的第一n+型区域201。第一n+型区域201具有大致平行于衬底101的水平方向的第一侧面S1和大致平行于衬底垂直方向的第二侧面S2。
而且，使金属层201M与第一n+型区域201露出的衬底101的表面接触，将第一n+型区域201与被保护元件的端子连接。
第一电流路径I1从第一侧面S1朝向第二n+型区域202的相对面，形成于第一n+型区域201的延伸方向的绝缘区域203。另外，第二电流路径I2从第二侧面S2朝向与第二n+型区域202的第一n+型区域201相对面以外的区域，形成于第一电流路径I1外侧的绝缘区域203。
参照图3说明保护元件200的连接例。图示为被保护元件100为GaAaMESFET的情况，图3(A)是平面图，图3(B)是图3(A)的c-c线剖面图，图3(C)是等价电路图。
如图3(A)所示，被保护元件100为MESFET，具有：与设于作为半绝缘衬底101(203)的GaAs表面的有源层62形成肖特基结的栅极电极67；由设于有源层62两端的由高浓度杂质区域构成的源极区域64及漏极区域63；设于其表面的源极电极66及漏极电极65。这些被配置成在有源区域68上梳齿咬合的形状。
栅极电极67、源极电极66及漏极电极65分别介由配线130与栅极焊盘GP、源极焊盘SP、漏极焊盘DP连接。各焊盘分别与栅极端子G、源极端子S、漏极端子D连接。另外，在各焊盘的下方形成有用于提高隔绝的n+型杂质区域69。
如图3(B)所示，在各焊盘的下方设置槽201T，沿槽201T周围配置第一n+型区域201。另外，在槽201T的内部埋设导电材料201C。导电材料201C与设于衬底上的金属层201M接触。此时，金属层201M是源极焊盘SP。另外，在本说明书中，以下对导电材料201C为与焊盘相同的金属层201M的情况进行说明，另外，第一n+型区域201的结构以图3(B)所示的结构为例进行说明。n+型杂质区域69与第一n+型区域201连续。
柱状的第一n+型区域201与衬底101底部的板状第二n+型区域201相对配置。第二n+型区域202与背面的金属层202M接触，施加GNID电位。
由此，在源极端子S上连接保护元件200。同样，在栅极端子G、漏极端子D上也分别连接保护元件200。另外，栅极端子G及漏极端子D表示第一n+型区域201接触的金属层201M的其它形态。例如，在栅极电极G中，金属层201M是从栅极焊盘GP突出的金属层。另外，在漏极端子D中，金属层201M是连接于漏极焊盘DP的配线130的一部分。在利用配线130的一部分时，只要尽可能将保护元件200连接在焊盘的附近即可。
在被保护元件100的端子上施加静电时，对例如装置的底盘(シャ—シ)电位的任何基准电位施加非常高的电位。在本实施例中，以衬底背面为GND电位，在保护元件200的一个端子(第二n+型区域202)上施加GND电位。由此，如图3(C)所示，在保护元件200的其它端子(第一n+型区域201)连接的被保护元件100的任一个端子上施加静电时，可在该静电进入内部电路之前，向GND电位进行放电。因此，静电不进入内部电路，可保护被保护元件100的内部电路的弱结不受静电破坏。
在被保护元件100安装到任意装置中后，与装置外部(例如天线)直接连接的针(端子)容易被施加静电。另一方面，在与连接于装置内部电路的针(端子)上不怎么直接施加静电，有可能间接地受静电的影响。
在本实施例中，通过在整个有可能施加静电的电极焊盘(例如除施加GND电位的电极焊盘以外的电极焊盘)上连接保护元件200，可直接或间接地保护被施加静电的端子。
将多个保护元件200与多个端子连接时，将多个第一n+型区域201与被保护元件100的各端子连接。另一方面，第二n+型区域202设置在衬底底部的整个面上，可相对于各第一n+型区域201成为共通的端子。另外，第二n+型区域202也可以对应各第一n+型区域201个别地设置。
参照图4进一步说明在FET上连接保护元件的情况。图4是图3(A)的d-d线剖面图。
如图3(A)所示，被保护元件100为MESFET，具有：与设于作为半绝缘衬底101(203)的GaAs表面的有源层62形成肖特基结的栅极电极67；由设于有源层62两端的由高浓度杂质区域构成的源极区域64及漏极区域63；设于其表面的源极电极66及漏极电极65。这些被配置成在有源区域68上梳齿咬合的形状。
在MOSFET中，在栅极肖特基结电容小的栅极端子G-源极端子S之间或栅极端子G-漏极端子D之间，以栅极端子G侧为负，在施加电涌电压时抗静电破坏最弱。此时，对在有源区域68和设置于有源区域68表面的栅极电极67的界面上形成的肖特基势垒二极管61，逆偏压地施加静电。
即，来自静电破坏的保护只要减轻施加在弱结的栅极电极67的肖特基结上的静电能量即可。因此，在这种情况，只要将本实施例的保护元件200至少分别与栅极端子G及源极端子S、或栅极端子G及漏极端子D连接即可。通过在MESFET100的两个端子间连接两组保护元件200，可保护肖特基结和pn结等抗静电破坏弱的结。
被保护元件100不限于MESFET，也可以是具有pn结的接合型FET、硅双极晶体管(npn晶体管等)、电容器、MOSFET等，并且能得到同样的效果。
下面，参照图5～图11，参照模拟结果详述本实施例的保护元件200。
近年来，半导体器件的模拟技术发达，不仅能对器件的电气特性进行模拟，还可对静电破坏进行详细的模拟。其结果，可适当地设计针对静电破坏的保护元件。
具体地说，通过进行混合模式模拟，以规定的电压向电容器蓄积电荷。然后，边监视结晶温度，边将该电荷向被测定元件的两端放电。器件的破坏假定在结晶温度达到结晶溶化的温度的约8成时产生，模拟机器模型中的被测定元件的静电破坏水平。
最近，作为其它静电破坏强度水平评价方法，如下方法正在受到人们的关注，通过TLP(Transmission Line Pulse：传输线脉冲)法测定静电破坏级别，判断该测定值同时容易与TEP的模拟值一致。
在本实施例中，首先以混合模式模拟机器模型的静电破坏水平。然后，使用TLP法的模拟对静电破坏时的保护元件200的物理状态进行了详细地解析。而且，说明通过将这些模拟组合，减少寄生电容，可设计静电破坏保护水平优良的保护元件200。
图5是表示在设计本实施例的保护元件200时用于模拟的结构的图。图5(A)是立体图，图5(B)是剖面图。
保护元件200的结构是，在杂质浓度5×1014cm-3的54μm厚度的硅衬底101上形成距衬底101表面深50μm的圆柱形槽201T，向其内壁扩散杂质浓度3×1018cm-3的n型杂质，形成第一n+型区域201。在槽201T内侧埋入第一n+型区域201和形成欧姆接合，并成为阴极电极的金属层201M。第一侧面S1的宽度(直径)w1为3.4μm。另外，第二侧面S2的第一n+型区域202的宽度w2为0.2μm。
另外，在衬底101底部的整个面上形成杂质浓度为3×1018cm-3的第二n+型区域202，使成为阳极电极的金属层202M与第二n+型区域202的背面欧姆接合。
而且，在硅衬底101的体内(结晶内部)，第一n+型区域201的第一侧面S1和第二n+型区域202的相对面间的间隔距离为4μm。另外，若杂质浓度为5×1014cm-3程度，则硅衬底101大致作为绝缘区域203起作用。即，为在绝缘区域203内相对配置第一n+型区域201及第二n+型区域202的结构。
图中，在保护元件200的阴极-阳极间施加静电时，箭头表示静电电流流过的样子。如图所示，静电电流流过第一电流路径I1及第二电流路径I2。第一电流路径I1从第一n+型区域201的第一侧面S1形成于第二n+型区域202的相对面间的绝缘区域203。另外，第二电流路径I2从第二侧面S2形成于朝向除相对面以外的第二n+型区域202的绝缘区域203间。
图6表示模拟结果。
上述机器模型的模拟方法是，以200pF施加1000V，进行达到破坏时的电流值的计算。具体地说，在结晶内部的任意位置，计算温度达到1350K时的流过阴极-阳极间的电流值。
电流值的计算结果如图所示为114.3A。同时，通过混合模式进行电容值的计算，结果为1.27fF。电容值表示在将保护元件200与被保护元件连接时，在被保护元件中，在有可能从外部施加静电的两个端子之间表示寄生产生的电容值(寄生电容值)。
在此，保护元件200全部连接于电极焊盘或与焊盘近接的配线-衬底背面(GND电位)之间。即，所谓被保护元件的两个端子间产生的寄生电容值是指，分别在连接两个端子的各电极焊盘或与焊盘近接的配线和与衬底背面间分别连接的两个保护元件200串联连接时的电容值。
在被保护元件动作时，施加在两端子上的偏压，假定为手机的情况，为2.4V，计算在一侧保护元件的阴极-阳极间施加2.4V，而在另一侧保护元件的阴极-阳极间施加0V时的电容值。即，假定连接两个端子的元件断开。
图7表示形成第二电流路径I2的区域的电子电流密度、空穴电流密度分布的剖面图。这是通过进行TLP模拟，在主保护元件的阴极-阳极间施加静电，流过达到破坏的静电电流114.3A的情况。
在图7(A)的电子电流密度分布中，p0区域是在跨过第一及第二n+型区域201、202的区域中密度最高的(电子电流密度5.6×106cm-3～1.0×107cm-3)区域。在此，将电子电流和空穴电流合并的电流是合计电流，但电子电流比空穴电流大。即，在本实施例中，以电子电流为电流代表，将电子电流密度大于或等于1×105m-3的区域(p0～p5区域)定义为保护元件200的电流路径。即，该区域是图1及图5中箭头所示的第一电流路径I1、第二电流路径I2的区域。
在此，到p5区域作为电流路径的理由是，计算电流值分布时，判断为在p0～p5区域流过全电流值的约9成电流，即，在电子电流密度比p5区域小的区域，考虑动作不受影响。
图7(B)的空穴电流密度分布也是与图7(A)相同的分布。空穴电流密度分布和电子电流密度分布大致一致是指，在静电电流流过时，传导度调制在电流路径的整个区域产生，故静电电流值没有增大。
图8是表示保护元件200的第一电流路径I1、第二电流路径的图。图8是计算流过图6所示的114.3A静电电流时，流入第一电流路径I1的电流值和流入第二电流路径I2的电流值的图。第二电流路径I2将整体每10μm分成5个区域(I21～I25)，计算流入各区域的电流值。
流过图示的直径103μm的半球状的全部区域(对第二电流路径I2全部为50μm)的电流值为114.3A。此时，第二电流路径I2的电流值为76.9A，第一电流路径I1的电流值为37.4A。即，第二电流路径I2的电流值大约为第一电流路径I1的电流值的2倍，第二电流路径I2远远大于第一电流路径I1。
另外，至第二电流路径I2的区分I21～I24的合计(I1+I2)的电流值为108.3A，为整体的95％。另外，至第二电流路径I2的区分I21的合计(I1+I2)的电流值为71.1A，为整体的62％。即，大大确保了形成第二电流路径I2的绝缘区域203，可流过更多的电流。
即，相对于第一侧面S1，足够大地确保第二n+型区域202的面积，也可以在对应的第二n+型区域202的大致中心附近配置第一侧面S1。由此，可将第一及第二电流路径I1、I2形成以第一n+型区域201为中心轴的半球状。
图9表示利用现有的保护元件即pn结二极管进行与上述相同的模拟的结果。图9(A)是pn结二极管的用于模拟的结构(下称a结构)的剖面图，图9(B)是电子电流密度的分布图。
如图9(A)所示，pn结二极管的模拟结构为，在杂质浓度5×1014m-3的50μm厚度的硅衬底上从表面到0.2μm的深度形成n型区域502(杂质浓度为1×1017m-3)，从表面到0.02μm的深度形成3×1018m-3的p+型区域501，以跨过与其n型区域502相距4μm距离而形成结。而且，形成阴极电极504及阳极电极503。该结构的纵向进深1μm的机器模型模拟的结果是，二极管在0.45A达到破坏。
图9(B)是在通过TLP模拟施加0.45A时的电子电流密度分布的剖面图，判断为在pn结附近集中电子电流。即，第一电流路径I1不扩大，在每个纵向进深1μm，电压为0.45A，电流的高密度部分的温度为硅溶融温度的8成，被静电破坏。
通常的pn结二极管仅利用垂直通过p+型区域501和n型区域502的pn结合面的电流进行设计，特别是在二极管的周边不能确保空间，另外，二极管周边不能配置绝缘区域。因此，相当于保护元件200的第二电流路径I2的电流路径几乎不能形成，即使形成，对模拟的结果也没有影响。
另外，在该保护二极管的阴极-阳极之间施加2.4V时的电容值为2.73fF。在保护二极管的情况，由于在被保护元件的两个端子间分别连接阴极、阳极，故容量值保持不变而直接成为寄生电容的值。
另外，图10表示模拟图22中配置于INPad周边的n+/i/n+型保护元件时的结构。图22所示的现有的保护元件360为了提高保护效果而增长相对面的距离。为将该结构与本实施例的保护元件进行比较，而利用图10的结构进行计算。
首先，图10(A)表示以长的距离使焊盘下方的n+型区域510a和n+型区域的电阻510b相对得到的n+/i/n+的最单纯的结构。该结构由于是二维结构，故也可以通过切下一定的宽度，将其作为一个单位进行模拟。即，在图10(B)这样的应用图案中，估计各形状的尺寸相当于多少单位量，在该单位数上增加上述一个单位量的值，进行计算。
模拟是将图22的焊盘下方的n+型区域350和分别相当于电阻R的两个n+型区域510(510a、510b)以4μm的间隔距离(w12)相对配置，将一侧的n+型区域510b的宽度w13作为与电阻R相同的3μm进行计算。并且，将该图案宽度w11＝1μm的量作为上述一个单位进行模拟。将该一个单位的结构称为b结构。
图10的图案的计算值由于与相对面的距离成比例，故从作为一个单位的b结构的计算结果，通过加算得到相当于图22的INPad部的c结构(图10(B))的计算值。即，图10(B)的情况的相对面的距离为80μm，为一个单位的80倍。
上述计算是第一电流路径I1的计算。图10(B)仅是第一电流路径I1，计算值成为其电流值。b结构的电流值计算为1.24A，c结构的电流值为其80倍即99.2A。
另外，在b结构的阴极-阳极间施加2.4V时的电容值计算为0.10fF，在c结构的情况为其80倍即8.0fF。在b结构、c结构的情况，由于在被保护元件的两个端子间分别连接阴极、阳极，故该电容值保持不变而直接成为寄生电容的值。
图11是将本实施例的保护元件200和上述的a结构～c结构的保护元件的模拟结果汇总的表，将分别在静电破坏时流过的电流值和寄生于被保护元件并导致被保护元件的性能劣化的电容值进行比较。
静电破坏保护元件的性能指标利用“电流值/电容值”表示。其表示在多么低的寄生电容值下流过多么大的电流值。该指标大，则作为保护元件的性能增加。当利用各结构比较指标时，在a结构中非常小，为0.165，在b结构、c结构中为12.4。
相对于这些值，本实施例的保护元件200的性能指标为90.0，可知作为保护元件具有非常高的性能。
另外，在c结构中，实际的器件(图22)的静电破坏电压的实测值为1800V。当以机器模型模拟该形状时，如图所示，电流值为99.2A。考虑将这两个数值进行比例，则1800/99.2＝18.1(V/A)为静电破坏电压实测值和机器模型模拟电流值的比例系数。该比例系数在根据所要求的静电破坏电压设计保护元件时利用，后面对其进行详述。
参照图12～图16说明本方面第二实施例。第二实施例是在化合物半导体的SPDT(Single Pole Double Throw：单刀双掷)开关电路装置中连接第一实施例的保护元件200的例子，图12是电路概要图，图13是将图12的电路在一个芯片上集成化的开关电路装置。
如图12所示，第二实施例的开关电路装置是基本的SPDT开关电路装置，第一FET1和第二FET2的源极电极(或漏极电极)与共通输入端子IN连接，FET1及FET2的栅极电极介由电阻R1、R2分别与第一和第二控制端子Ctl1、Ctl2连接，而且，FET1及FET2的漏极电极(或源极电极)与第一和第二输出电阻OUT1、OUT2连接。
施加在第一和第二控制端子Ctl1、Ctl2上的控制信号是互补信号，使施加有H级信号侧的FET导通，将施加在共通输入端子IN上的输入信号传递到任一侧输出端子上。电阻R1、R2以防止介由栅极电极相对于成为交流接地的控制端子Ctl1、Ctl2的直流电位漏出高频信号的目的配置。
而且，在输出电阻OUT1上通过信号时，在控制端子Ctl1上施加例如3V偏置信号，在控制端子Ctl2上施加0V偏置信号，相反，在输出电阻OUT2上通过信号时，在控制端子Ctl2上施加3V偏置信号，在Ctl1上施加0V偏置信号。
如图13所示，在衬底上将进行开关的FET1及FET2配置在中央部。另外，在本实施例中，以HEMT的情况为例说明基本器件。在衬底周边，在FET1及FET2周围配置多个焊盘P。焊盘P具体地是对应共通输入端子IN、第一及第二输出端子OUT1、OUT2、第一及第二控制端子Ctl1、Ctl2的焊盘IC、O1、O2、C1、C2。在各FET的栅极电极上连接电阻R1、R2。另外，虚线所示的第二层金属层是与各FET的栅极电极17同时形成的栅极金属层(Pt/Mo)20。实线所示的第三层金属层是进行各元件的连接及焊盘的形成的焊盘金属层(Ti/Pt/Au)25。第一层金属层是在衬底上欧姆接合的欧姆金属层(AuGe/Ni/Au)，形成各FET的源极电极、漏极电极及各电阻两端的取出电极，但图中由于与焊盘金属层重叠，故没有图示。
FET1的栅极电极17和控制端子焊盘C1由电阻R1连接，FET2的栅极电极17和控制端子焊盘C2由电阻R2连接。
朝向芯片中心伸出的梳齿状的9个焊盘金属层25是与输出端子焊盘O1连接的漏极电极16(或源极电极)，在其下具有由欧姆金属层形成的漏极电极(或源极电极)。另外，从芯片中心向外侧延伸的梳齿状的9个焊盘金属层25是与共通输入端子焊盘IC连接的源极电极15(或漏极电极)，在其下具有由欧姆金属层形成的源极电极(或漏极电极)。
该两电极被配置成与有源区域12梳齿咬合的形状，在其间将由栅极金属层20形成的栅极电极17配置成17条梳齿形状。
在衬底30上如点划线所示，设置有源区域12。在有源区域12内形成有源极区域及漏极区域，分别与源极电极15、漏极电极16连接。另外，栅极电极17和源极区域及漏极区域之间的有源区域12表面形成肖特基结。
FET1的栅极电极17在有源区域12外通过栅极配线120将各梳齿聚束，介由电阻R1与控制端子焊盘C1连接。FET2的栅极电极也同样，通过栅极配线120将各梳齿聚束，介由电阻R2与控制端子焊盘C2连接。电阻R1、R2分别通过高浓度杂质区域形成。
各焊盘P通过焊盘金属层25形成，在各焊盘P的下方为提高隔绝而配置与焊盘P直流连接的周边高浓度杂质区域150(双点划线所示)。而且，周边高浓度杂质区域150与各焊盘P直接连接，在焊盘P下的整个面上(或焊盘P周边)从焊盘P露出设置。另外，也可以从焊盘P间隔小于或等于5μm左右，设于其周边，介由衬底直流连接。若为小于或等于5μm左右的间隔距离，则也可以说焊盘P和周边高浓度杂质区域150充分地直流连接。
另外，根据相同的理由，在栅极配线120的周边配置有与栅极配线120直流连接的周边高浓度杂质区域150，栅极配线120与栅极电极17相同，和衬底形成肖特基结。此时，在栅极配线120的下面整个面(或栅极配线120的下周边)也从栅极配线120露出，或从栅极配线120间隔小于或等于5μm左右，设于周边。
在各焊盘P的下方设置保护元件200，保护元件200的第一n+型区域201与各焊盘电连接。在作为衬底底面的芯片背面，在至少与第一n+型区域201相对的区域设置第二n+型区域202。另外，在第二n+型区域202上施加GND电位。
由此，在开关电路装置的共通输入端子IN、控制端子Ct11及Ctl2、输出端子OUT1及OUT2上可分别连接保护元件200。
参照图14的剖面图说明有源区域12及保护元件200。图14(A)是图13的e-e线剖面图，表示HEMT的衬底结构。另外，全部电极焊盘P为相同的结构。
HEMT衬底30通过在半绝缘性GaAs衬底31上层积非掺杂的缓冲层32而形成。缓冲层32大多具有由多层形成的情况。而且，在缓冲层32上顺序层积成为电子供给层的n+AlGaAs层33、成为沟道(电子渡越)层的非掺杂的InGaAs层35、成为电子供给层的n+AlGaAs层33。另外，在电子供给层33和沟道层35之间配置衬垫层34。
在电子供给层33上层积成为势垒层的非掺杂的AlGaAs层36，确保规定的耐压和夹断电压，进一步在最上层层积成为盖层的n+GaAs层37。在盖层37上连接焊盘、源极电极、漏极电极(或电阻的取出电极)等金属层，通过将杂质浓度设为高浓度(1～5×1018cm-3程度)，降低源极电阻、漏极电阻，提高欧姆性。
在HEMT中，使自作为电子供给层的n+AlGaAs层33施主杂质产生的电子向沟道层35侧移动，形成成为电流总线的沟道。其结果是电子和施主离子以异质结界面为分界在空间上分离。电子渡越沟道层35，但由于在沟道层35中不存在成为电子移动度低下的原因的施主·离子，故库仑散乱的影响非常少，可具有高电子移动度。
另外，在本说明书中，所谓HEMT高浓度杂质区域是指，通过绝缘化区域50分离，被称为高浓度盖层(后述)不进行不活性化的区域。绝缘化区域50是没有完全电绝缘，而如图所示，通过离子注入杂质(B+)在外延层上设置载流子的陷阱基准，并且是绝缘化了的区域。例如，有源区域12通过由绝缘化区域50将图中点划线区域分离形成。在绝缘化区域50上作为外延层也存在有杂质，但通过注入B+而不活性化。另外，保护元件200的绝缘区域203通过缓冲层32和半绝缘性GaAs衬底101形成。因此，此时第二电流路径I2形成于缓冲层32下方的从第二侧面S2到第二n+型区域202之间。
即，HEMT通过有选择地形成于衬底上的绝缘化区域50将衬底分离，形成必要的图案。因此，源极区域37s、漏极区域37d、周边高浓度杂质区域150及电阻的结构与HEMT的外延层结构相同，由于含有盖层37(杂质浓度1～5×1018cm-3)，因此，在功能上是高浓度杂质区域。
在有源区域12的成为源极区域37a或漏极区域37d的衬底的盖层37上连接由欧姆金属层形成的源极电极45、漏极电极46。然后，在其上层通过焊盘金属层25形成源极电极15、漏极电极16。
另外，蚀刻有源区域12的一部分即源极区域37s及漏极区域37d间的盖层37，在露出的非掺杂AlGaAs层36上配置由栅极金属层20形成的栅极电极17。
在各焊盘P的下方设置槽201T，沿槽201T周围设置第一n+型区域201。即，金属层201M是各焊盘P，在槽201T内埋设焊盘金属层25，将第一n+型区域201与焊盘连接。
在此，如图所示，采用了侧壁及底面为圆滑曲线形状的槽201T。如图1(B)～(ID)所示，通过各向异性蚀刻形成的直槽201T在由离子注入形成第一n+型区域201时需要倾斜地离子注入。
另一方面，如图14所示，通过若干倾斜地设置成槽201T内壁的形状，相对于晶片，即使进行垂直方向的离子注入，也可以形成第一n+型区域。
另外，在作为衬底底面的芯片背面，例如在整个面上设置第二n+型区域202，以与第一n+型区域201的第一侧面S1间隔4μm的距离相对配置。另外，在芯片背面，通过蒸镀等，形成与第二n+型区域202接触的金属层202M，并施加GND电位。
这样，通过在全部端子上分别连接保护元件200，即使是在任意端子上施加静电的情况，也可以通过第一电流路径I1及第二电流路径I2使该静电接地。因此，在静电进入有源区域12之前，可向GND电位放电。
另外，保护元件200由于配置于焊盘P下方，故在芯片上的图案上完全不需要用于保护元件200的空间。因此，即使在有可能施加静电的全部焊盘P上连接保护元件200，芯片面积也可以维持与现在相同的尺寸。
如上所述，在FET中，静电破坏电压最低是栅极电极17和有源区域12的肖特基结部分。即，在施加于栅极-漏极端子间、或栅极-源极端子间的静电能量达到栅极肖特基结时，在到达的静电能量超过栅极电极和源极电极间、或栅极电极和漏极电极间的静电破坏电压时，栅极肖特基结造成破坏。
在本实施例中，在开关电路装置的共通输入端子IN、控制端子Ctl1及Ctl2、输出端子OUT1及OUT2上分别连接保护元件200。由此，在施加在共通输入端子IN-控制端子Ctl1间的静电能量到达FET1的栅极电极17-漏极电极16间之前，可使静电能量向GND电位进行放电。或者，可在静电能量到达栅极电极17-源极电极15间之前，向GND电位进行放电。
图14(B)是离子注入型GaAsFET的MMIC的剖面图。图13的开关电路装置也可以是GaAsFET的MMIC。即，平面图与图13相同，衬底结构不同。
有源区域12通过在GaAs衬底101上注入·扩散n型杂质形成。即，在n型杂质产生的沟道层56上形成高浓度n型杂质产生的源极区域57s及漏极区域57d。在源极区域57s、漏极区域57d上分别连接由欧姆金属层形成的源极电极45、漏极电极46。然后，在其上层通过焊盘金属层25形成源极电极15、漏极电极16。另外，在源极区域57s、漏极区域57d间的沟道层56表面通过栅极金属层20形成栅极电极17。
在GaAsMMIC的情况，在焊盘P下方的整个面(或周边)设置离子注入或扩散了杂质的周边高浓度杂质区域150。
图15、图16表示图13的开关电路装置的其它实施例。图15是平面图，图16是f-f线剖面图。另外，图16表示GaAsFET得到的MMIC的情况。在衬底为HEMT结构时，构成与图14(A)相同的衬底结构。
如图所示，保护元件200也可以与在焊盘P上连接的金属层201M下方连接。金属层201M只要有与第一n+型区域201重叠程度的面积就足够了，可利用焊盘周围的空间连接保护元件200。
在本实施例中，由于保护元件200的相对面的宽度w1微小，故仅具有极小的寄生电容。另一方面，由于第二电流路径具有流过巨大的静电电流的能力，故具有非常大的静电破坏保护效果。
特别是在HEMT的情况，与GaAsFET相比较，由于基本器件的插入损失小，故当在芯片内的高频信号路径中具有高频信号稍有泄漏的位置时，作为开关电路装置的插入损失的增加显著。另外，由于绝缘化区域203也没有完全电绝缘，故耗尽层伸向绝缘化区域203中，由于耗尽层的变化而泄漏信号。
但是，根据本实施例，通过使保护元件200的相对面的面积微小，可减小该部分的电容成分。因此，可防止高频信号的泄漏，可不增加插入损失，而防止静电破坏。
另外，图中表示了焊盘金属层25的仅一层结构，但各焊盘P也可以为在衬底上顺序层积栅极金属层20、焊盘金属层25的双层结构，也可以上在焊盘金属层25上进一步施行镀金的双层结构。
在手机等无线通信市场，作为静电破坏电压值，在机器模型需要保证大于或等于100V。但是，目前不能实现可保证静电破坏电压值大于或等于100V的pHEMT开关。因此，在共通输入端子IN、输出端子OUT上外添加电感线圈等，以对应例如pHEMT开关集成电路装置不被静电破坏。
但是，由于外添加电感线圈而产生了整合错位，存在以下的问题。即，插入损失增大，安装面积增大，电感线圈与电容、电阻相比，价格较高，因此，成本增大等。
开关集成电路装置由于不能在出货时测定并选择静电破坏电压，故只有通过设计保证来对应静电破坏电压值100V的市场需要的方法，但要保证100V，实际输出需要为800V左右。
在此，如上所述，在图10(B)的c结构中，作为静电破坏电压实测值和机器模型模拟电流值的比例系数的电流值的比例系数为18.1(V/A)。即，要保证800V静电破坏电压，要求有800/18.1(比例系数)＝44.2A的机器模型模拟电流值的实力的保护元件。通常，若增大保护元件的尺寸，则保护效果增大，得到44.2A机器模型模拟的电流值是简单的。
但是，仅简单地增大保护元件的尺寸，存在由于保护元件具有的寄生电容而使插入损失劣化的情况。存在使以由于保护元件的连接而插入损失降低为特征的pHEMT开关的插入损失增大的问题。
具体地说，pHEMT开关的截止电容为90fF程度，相对该电容值，若不是具有例如1fF左右以下和可忽视的寄生电容的保护元件时，保护元件的连接导致插入损失的增大。例如图22所示的图形中，形成pHEMT开关时，插入损失与本来的pHEMT开关的插入损失相比，在2GHz的情况也增大0.15dB。
在图22所示的图案中，在共通输入端子焊盘INPad-控制端子焊盘Ctl-1Pad间或共通输入端子焊盘INPad-控制端子焊盘Ctl-2Pad间连接有c结构的保护元件。
而且，c结构的保护元件的电容值也为8.0fF(参照图11)。这样，当电容值相对于pHEMT开关的截止电容90fF为不可忽视的水平时，插入损失增大。
即，作为电流值/电容值，要求大于或等于44(A)/1(fF)＝44的保护元件。若为本实施例的保护元件200，则该性能指标为90，可以满足足够的该要求。
另外，本实施例的保护元件200的电流值相对于114.3A和44.2A足够大，寄生电容值也为1.27fF和大致1fF左右以下，电流值、电容值都可以满足上述要求。
另外，保护元件200也可以与换向型开关电路装置连接，得到同样的效果。所谓换向型是指，将控制端子Ctl1与FET2的栅极电极连接，将控制端子Ctl2与FET1的栅极电极连接，在输出端子OUT1上通过信号时，例如在控制端子Ctl2上施加3V偏置信号，在控制端子Ctl1上施加0V偏置信号，相反地，在输出端子OUT2上通过信号时，例如在控制端子Ctl1上施加3V偏置信号，在控制端子Ctl2上施加0V偏置信号的开关电路装置。
以上以绝缘区域203含有HEMT的缓冲层的衬底结构或GaAs半绝缘性衬底的情况为例进行了说明，但本实施也可适用于硅衬底。此时，绝缘区域203形成向衬底注入或扩散杂质而绝缘化的区域。另外，绝缘区域也可以是多晶硅。
图17及图18说明本方面的第三实施例。保护元件200也可以与以MOSFET等为基本元件构成逻辑电路的集成电路装置(下称LSI)连接。
图17是平面图。第三实施例的半导体装置在同一衬底上将逻辑电路元件和保护元件集成化，具体地说，构成具有配置于中央部的逻辑电路区域103和设于逻辑电路区域103外周部的保护元件区域102的结构。
逻辑电路区域103配置于半导体装置的中央部附近，是例如由n沟道型MOSFET及p沟道型MOSFET构成的CMOS逻辑电路。CMOS逻辑电路通过各种图案构成，以进行所希望的动作，在此省略图示。
另外，在包围逻辑电路103外侧的保护元件区域102上配置有多个与逻辑电路连接的信号输入输出端子焊盘IO。在输入输出端子焊盘IO的下方配置保护元件200，第一n+型区域201与输入输出端子焊盘IO连接。保护元件200的第二n+型区域202设于衬底背面，并被施加GND电位。
图18是图17的g-g线剖面图。
所希望的逻辑电路区域103形成于p型衬底161上。保护元件区域102是干式蚀刻p型衬底，埋入非掺杂多晶硅162的区域，配置输入输出端子焊盘IO和保护元件200。
在输入输出端子焊盘IO下方(或周边)设置周边高浓度杂质区域150。另外，设置槽201T，沿槽201T周边配置第一n+型区域201。金属层201M形成输入输出端子焊盘IO，但同时将该金属层201M埋设于槽201T内，与第一n+型区域201连接。
在衬底161的底部，第二n+型区域202以4μm的间隔距离与第一n+型区域201相对配置。使金属层202M与衬底背面接触，通过施加GND电位，可将侵入逻辑电路(的输入输出端子)的静电放电。
构成CMOS逻辑电路的n沟道型MOSFET和p沟道型MOSFET伴随性能的提高，进一步减薄栅极氧化膜，进一步缩短栅极长度，构成抗静电破坏弱的结构。因此，通过在逻辑电路区域的周围配置保护元件区域，可在静电侵入逻辑电路区域之前将静电放电。
目前，将配置了连接ggnMOS(gate grounded nMOS：栅极接地nMOS)和ggpMOS(gate grounded pMOS：栅极接地pMOS)的CMOS缓冲电路型保护电路的保护元件区域与逻辑电路区域相比较，是非常大的问题。但是，根据本实施例，通过在输入输出端子焊盘下方连接保护元件200，可流过大的静电电流。因此，保护元件区域的面积只要确保在配置输入输出端子焊盘IO所需要的面积即可，可大幅地降低。另外，由于寄生电容小，故可不降低逻辑电路元件的计算处理速度，而可靠地从静电的破坏中保护被保护元件(LSI)。
另外，如上所述，在一个芯片上集成化逻辑电路元件、保护元件的硅LSI的情况，大多具有难以在衬底内形成绝缘区域203的情况。在这种情况下，将高电阻多晶硅设置在保护元件区域102上而作为绝缘区域203，只要在其中形成n+/i/n+结构的保护元件200即可。
图示省略，但上述芯片160形成氮化硅膜、氧化硅膜、聚酰亚胺系绝缘膜等钝化覆膜，以覆盖设于周边的焊盘，焊盘IO的上部为进行结合连接而开口。
而且，例如芯片160通过粘接材料芯片焊接于引线框架的岛上，芯片160表面的电源端子焊盘及接地端子焊盘(都未图示)、输入输出端子焊盘IO通过球形焊接而引线接合金线等的一端，结合线的另一端通过针脚式接合法与对应的外部导出用引线的前端部引线接合。
图19及图20表示第四实施例。图20是图19的h-h线剖面图。第四实施例是在LSI上配置有通过芯片上芯片法(于ツプオンチツプ法)将保护元件200集成化的芯片180的结构。
图19是立体图，如图所示，半导体装载是将逻辑电路元件和保护元件作为个别的芯片形成，在框架上层积安装的结构。
具体地说，如图所示，下层芯片170是将逻辑电路集成化了的芯片，上层芯片180是将保护元件200集成化了的芯片180。下层芯片固定于岛190上，在下层芯片170上配置有上层芯片180。逻辑电路元件是与图17相同的CMOS逻辑电路，在芯片周边形成与接地端子连接的GND配线112及接地端子焊盘GN。另外，在GND配线12的内侧配置电源端子焊盘V、输入输出端子焊盘IO，各焊盘或GND配线112与逻辑电路连接。另外，图示省略，但在上层芯片180的重叠部分也配置电源配线。
芯片170、180形成氮化硅膜、氧化硅膜、聚酰亚胺系绝缘膜等钝化覆膜，以覆盖设于周边的焊盘，焊盘的上部为进行结合连接而开口。
输入输出端子焊盘IO、接地端子焊盘GN、电源端子焊盘V分别配置于焊盘附近，通过结合线192等与对应的引线191连接。
如图20所示，保护元件200在上层芯片180的非掺杂衬底163上设置槽201T，配置第一n+型区域201。金属层201M是与输入输出端子连接的电极焊盘，在槽201T内埋入构成电极焊盘201M的金属层，与第一n+型区域201接触。
在上层芯片180的底部整个面上配置第二n+型区域202，与背面的金属层202M接触。另外，在上层芯片180的周围设置与GND端子连接的GND焊盘201P及GND配线201W。GND焊盘201P或GND配线201W的至少一部分与背面的金属层202M接触。这样，通过使GND焊盘201P或GND配线201W与施加GND电位的金属层202M连接，谋求GND配线201W的低电阻化。另外，此时，在将GND焊盘201P或GND配线201W短路的槽250周围也配置高浓度杂质区域251。
另外，保护元件200的电极焊盘201M及GND焊盘201P也与下层的逻辑电路元件同样，通过结合线192等与配置于各焊盘附近的引线191连接。由此，将下层芯片170的接地端子焊盘GN、输入输出端子IO和与保护元件对应的端子连接的电极焊盘201P、201M电连接。
即，电极焊盘201M与输入输出端子焊盘IO连接，与施加输入输出信号的引线191连接。另外，GND焊盘201P与GND端子连接，并施加GND电位。由此，可防止侵入逻辑电路元件的静电。
根据层积安装结构，则上层芯片可仅作为保护元件的芯片，不必完全考虑逻辑电路需要的衬底规范或工艺。因此，可容易地得到保护元件需要的绝缘区域。由于为芯片上芯片法(チツプオンチツプ法)，故可将和保护元件对应的被保护元件的焊盘相互之间近接配置，可有效地进行布局设计。另外，由于可降低芯片面积及芯片的安装面积，故可将外形尺寸小型化。

Claims (29)

1、一种保护元件，其特征在于，包括：
第一高浓度杂质区域，其柱状设于衬底的深度方向，具有大致平行于所述衬底的水平方向的第一侧面，和大致平行于所述衬底垂直方向的第二侧面；
第二高浓度杂质区域，其设于所述衬底的底部，一部分与所述第一高浓度杂质区域的所述第一侧面相对；
绝缘区域，其与所述第一高浓度杂质区域及所述第二高浓度杂质区域接触地配置，且位于所述第一高浓度杂质区域及所述第二高浓度杂质区域之间，将所述第一高浓度杂质区域及所述第二高浓度杂质区域隔离，
将所述第一高浓度杂质区域与被保护元件的一个端子连接，在所述第二高浓度杂质区域上施加接地电位，通过在从所述第一侧面朝向所述第二高浓度杂质区域的所述绝缘区域形成的成为电子电流及空穴电流的路径的第一电流路径、和在从所述第二侧面朝向所述第二高浓度杂质区域的所述绝缘区域形成的成为电子电流及空穴电流的路径的第二电流路径，使施加于所述被保护元件的所述一个端子上的静电能量衰减。
2、一种保护元件，其特征在于，包括：
槽，其沿衬底的深度方向设置；
第一高浓度杂质区域，其至少设于所述槽的周围，具有沿该槽底部的第一侧面和沿该槽侧壁的第二侧面；
第二高浓度杂质区域，其设于所述衬底的底部，一部分与所述第一高浓度杂质区域的所述第一侧面相对；
绝缘区域，其与所述第一高浓度杂质区域及所述第二高浓度杂质区域接触地配置，且位于所述第一高浓度杂质区域及所述第二高浓度杂质区域之间，将所述第一高浓度杂质区域及所述第二高浓度杂质区域隔离，
将所述第一高浓度杂质区域与被保护元件的一个端子连接，在所述第二高浓度杂质区域上施加接地电位，通过在从所述第一侧面朝向所述第二高浓度杂质区域的所述绝缘区域形成的成为电子电流及空穴电流的路径的第一电流路径、和在从所述第二侧面朝向所述第二高浓度杂质区域的所述绝缘区域形成的成为电子电流及空穴电流的路径的第二电流路径，使施加于所述被保护元件的所述一个端子上的静电能量衰减。
3、如权利要求1或2所述的保护元件，其特征在于，将多个所述第一高浓度杂质区域分别与所述被保护元件的多个端子连接。
4、如权利要求2所述的保护元件，其特征在于，在所述槽内埋设导电材料。
5、如权利要求1或2所述的保护元件，其特征在于，所述第二高浓度杂质区域的面积至少设为所述第一侧面的面积的大于或等于50倍的大小。
6、如权利要求1或2所述的保护元件，其特征在于，所述第二电流路径的电流值为所述第一电流路径电流值的大于或等于两倍。
7、如权利要求1或2所述的保护元件，其特征在于，在所述衬底的水平方向，所述第二电流路径的宽度自所述第二侧面朝向所述绝缘区域为10μm以上。
8、一种半导体装置，其特征在于，包括：
开关电路元件，其具备如下部件，具有连接于衬底上的有源区域的源极电极、栅极电极及漏极电极的至少一个FET、与所述FET的源极电极或漏极电极的任一个连接的至少一个输入端子、与所述FET的不与所述输入端子连接的漏极电极或源极电极连接的至少一个输出端子、在所述FET的栅极电极上施加DC电位的控制端子；
保护元件，其具备如下部件，具有大致平行于所述衬底的水平方向的第一侧面和大致平行于所述衬底的垂直方向的第二侧面、柱状设于所述衬底的深度方向的第一高浓度杂质区域、设于所述衬底的底部且一部分与所述第一高浓度杂质区域的所述第一侧面相对的第二高浓度杂质区域、与所述第一高浓度杂质区域及所述第二高浓度杂质区域接触地配置，且位于所述第一高浓度杂质区域及所述第二高浓度杂质区域之间、将所述第一高浓度杂质区域及所述第二高浓度杂质区域隔离的绝缘区域，
将所述第一高浓度杂质区域与所述开关电路元件的一个端子连接，在所述第二高浓度杂质区域上施加接地电位，通过在从所述第一侧面朝向所述第二高浓度杂质区域的所述绝缘区域形成的成为电子电流及空穴电流的路径的第一电流路径、和在从所述第二侧面朝向所述第二高浓度杂质区域的所述绝缘区域形成的成为电子电流及空穴电流的路径的第二电流路径，使施加于所述开关电路元件的所述一个端子上的静电能量衰减。
9、一种半导体装置，其特征在于，包括：
开关电路元件，其具有第一FET及第二FET，所述第一FET及第二FET分别设有与衬底上的有源区域连接的源极电极、栅极电极及漏极电极，将在第一FET及第二FET上共通地连接于源极电极或漏极电极任一方的端子作为共通的输入端子，将连接于第一FET及第二FET的不与所述共通的输入端子连接的漏极电极或源极电极的端子分别作为第一输出端子及第二输出端子，将与所述第一FET及所述第二FET的栅极电极连接的端子分别作为第一控制端子及第二控制端子，具有所述第一控制端子与所述第一FET的栅极电极的连接单元即第一电阻，并具有所述第二控制端子与所述第二FET的栅极电极的连接单元即第二电阻，在所述第一控制端子上施加控制信号，导通所述第一FET，形成所述共通的输入端子和所述第一输出端子之间的信号路径，或者是在所述第二控制端子上施加控制信号，导通所述第二FET，形成所述共通的输入端子和所述第二输出端子之间的信号路径；保护元件，其具备如下部件，具有大致平行于所述衬底的水平方向的第一侧面和大致平行于所述衬底的垂直方向的第二侧面，柱状设于所述衬底的深度方向的第一高浓度杂质区域、设于所述衬底的底部且一部分与所述第一高浓度杂质区域的所述第一侧面相对的第二高浓度杂质区域、与所述第一高浓度杂质区域及所述第二高浓度杂质区域接触地配置，且位于所述第一高浓度杂质区域及所述第二高浓度杂质区域之间、将所述第一高浓度杂质区域及所述第二高浓度杂质区域隔离的绝缘区域，
将所述第一高浓度杂质区域与所述开关电路元件的一个端子连接，在所述第二高浓度杂质区域上施加接地电位，通过在从所述第一侧面朝向所述第二高浓度杂质区域的所述绝缘区域形成的成为电子电流及空穴电流的路径的第一电流路径、和在从所述第二侧面朝向所述第二高浓度杂质区域的所述绝缘区域形成的成为电子电流及空穴电流的路径的第二电流路径，使施加于所述开关电路元件的所述一个端子上的静电能量衰减。
10、一种半导体装置，其特征在于，包括：开关电路元件，其形成有第一FET及第二FET，所述第一FET及第二FET分别设有与衬底上的有源区域连接的源极电极、栅极电极及漏极电极，将在第一FET及第二FET上共通地连接于源极电极或漏极电极任一方的端子作为共通的输入端子，将连接于第一FET及第二FET的不与所述共通的输入端子连接的漏极电极或源极电极的端子分别作为第一输出端子及第二输出端子，将与所述第一FET及所述第二FET的栅极电极的任一个连接的端子分别作为第一输出端子及第二控制端子，具有所述第一控制端子与所述第一FET的栅极电极的连接单元即第一电阻，并具有所述第二控制端子与所述第二FET的栅极电极的连接单元即第二电阻，在所述第一控制端子上施加控制信号，导通所述第一FET，形成所述共通的输入端子和所述第一输出端子之间的信号路径，或者是在所述第二控制端子上施加控制信号，导通所述第二FET，形成所述共通的输入端子和所述第二输出端子之间的信号路径；保护元件，其具备如下部件，沿衬底的深度方向设置的槽、至少设于所述槽的周围且具有沿该槽底部的第一侧面和沿该槽侧壁的第二侧面的第一高浓度杂质区域、设于所述衬底的底部且一部分与所述第一高浓度杂质区域的所述第一侧面相对的第二高浓度杂质区域、与所述第一高浓度杂质区域及所述第二高浓度杂质区域接触地配置，且位于所述第一高浓度杂质区域及所述第二高浓度杂质区域之间、将所述第一高浓度杂质区域及所述第二高浓度杂质区域隔离的绝缘区域，
将所述第一高浓度杂质区域与所述开关电路元件的一个端子连接，在所述第二高浓度杂质区域上施加接地电位，通过在从所述第一侧面朝向所述第二高浓度杂质区域的所述绝缘区域形成的成为电子电流及空穴电流的路径的第一电流路径、和在从所述第二侧面朝向所述第二高浓度杂质区域的所述绝缘区域形成的成为电子电流及空穴电流的路径的第二电流路径，使施加于所述开关电路元件的所述一个端子上的静电能量衰减。
11、如权利要求8、9或10所述的半导体装置，其特征在于，设置多个所述保护元件，在所述开关电路元件的多个端子上分别连接所述第一高浓度杂质区域。
12、如权利要求8、9或10所述的半导体装置，其特征在于，设置多个所述保护元件，在所述开关电路元件的至少一个所述控制端子和所述输入端子上分别连接所述第一高浓度杂质区域。
13、如权利要求8、9或10所述的半导体装置，其特征在于，所述第一高浓度杂质区域与连接于所述开关电路元件的各端子的电极焊盘连接。
14、如权利要求13所述的半导体装置，其特征在于，所述第一高浓度杂质区域设置在所述电极焊盘下方。
15、如权利要求10所述的半导体装置，其特征在于，在所述槽内埋设导电材料。
16、如权利要求8、9或10所述的半导体装置，其特征在于，所述第二高浓度杂质区域的面积至少设为所述第一侧面的面积的大于或等于50倍的大小。
17、如权利要求8、9或10所述的半导体装置，其特征在于，所述第二电流路径的电流值为所述第一电流路径电流值的大于或等于两倍。
18、如权利要求8、9或10所述的半导体装置，其特征在于，在所述衬底的水平方向，所述第二电流路径的宽度自所述第二侧面朝向所述绝缘区域为10μm以上。
19、一种半导体装置，其特征在于，包括：
集成电路元件，其具有多个输入输出端子、电源端子及接地端子；
保护元件，其具备如下部件，具有大致平行于所述衬底的水平方向的第一侧面和大致平行于所述衬底的垂直方向的第二侧面，柱状设于衬底的深度方向的第一高浓度杂质区域、设于所述衬底的底部且一部分与所述第一高浓度杂质区域的所述第一侧面相对的第二高浓度杂质区域、与所述第一高浓度杂质区域及所述第二高浓度杂质区域接触地配置，且位于所述第一高浓度杂质区域及所述第二高浓度杂质区域之间、将所述第一高浓度杂质区域及所述第二高浓度杂质区域隔离的绝缘区域，
将所述第一高浓度杂质区域与所述集成电路元件的输入输出端子连接，将所述第二高浓度杂质区域与所述接地端子连接，通过在从所述第一侧面朝向所述第二高浓度杂质区域的所述绝缘区域形成的成为电子电流及空穴电流的路径的第一电流路径、和在从所述第二侧面朝向所述第二高浓度杂质区域的所述绝缘区域形成的成为电子电流及空穴电流的路径的第二电流路径，使施加于所述集成电路元件的所述输入输出端子上的静电能量衰减。
20、一种半导体装置，其包括：集成电路元件，其具有多个输入输出端子、电源端子及接地端子；保护元件，其具有，沿衬底深度方向设置的槽、至少设于所述槽的周围并且具有沿该槽底部的第一侧面和沿该槽侧壁的第二侧面的第一高浓度杂质区域、设于所述衬底的底部且一部分与所述第一高浓度杂质区域的所述第一侧面相对的第二高浓度杂质区域、与所述第一高浓度杂质区域及所述第二高浓度杂质区域接触地配置，且位于所述第一高浓度杂质区域及所述第二高浓度杂质区域之间、将所述第一高浓度杂质区域及所述第二高浓度杂质区域隔离的绝缘区域，其特征在于，将所述第一高浓度杂质区域与所述集成电路元件的输入输出端子连接，将所述第二高浓度杂质区域与所述接地端子连接，通过在从所述第一侧面朝向所述第二高浓度杂质区域的所述绝缘区域形成的成为电子电流及空穴电流的路径的第一电流路径、和在从所述第二侧面朝向所述第二高浓度杂质区域的所述绝缘区域形成的成为电子电流及空穴电流的路径的第二电流路径，将施加于所述集成电路元件的所述输入输出端子上的静电能量衰减。
21、如权利要求19或20所述的半导体装置，其特征在于，所述集成电路元件是CMOS逻辑电路元件。
22、如权利要求19或20所述的半导体装置，其特征在于，将所述集成电路元件和所述保护元件集成在同一衬底上。
23、如权利要求19或20所述的半导体装置，其特征在于，在所述集成电路元件上配置有所述保护元件。
24、如权利要求19或20所述的半导体装置，其特征在于，所述第一高浓度杂质区域与连接于所述集成电路元件的所述输入输出端子的电极焊盘连接。
25、如权利要求24所述的半导体装置，其特征在于，所述第一高浓度杂质区域设置在所述电极焊盘下方。
26、如权利要求20所述的半导体装置，其特征在于，在所述槽内埋设导电材料。
27、如权利要求19或20所述的半导体装置，其特征在于，所述第二高浓度杂质区域的面积至少设为所述第一侧面的面积的大于或等于50倍的大小。
28、如权利要求19或20所述的半导体装置，其特征在于，所述第二电流路径的电流值为所述第一电流路径电流值的大于或等于两倍。
29、如权利要求19或20所述的半导体装置，其特征在于，在所述衬底的水平方向，所述第二电流路径的宽度自所述第二侧面朝向所述绝缘区域为10μm以上。
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GB2440365A (en) * 2006-07-21 2008-01-30 X Fab Uk Ltd A semiconductor device
US8097945B2 (en) * 2007-11-21 2012-01-17 Lynda Harnden, legal representative Bi-directional, reverse blocking battery switch
JP5532636B2 (ja) * 2009-03-11 2014-06-25 三菱電機株式会社 半導体装置
TWM403749U (en) * 2010-12-17 2011-05-11 Taiwan Semiconductor Co Ltd Schottky diode structure
KR102098663B1 (ko) * 2013-10-11 2020-04-08 삼성전자주식회사 정전기 방전 보호 소자

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* Cited by examiner, † Cited by third party
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JPH07169918A (ja) 1993-12-16 1995-07-04 Fujitsu Ltd 保護回路を有する半導体装置
US6121661A (en) * 1996-12-11 2000-09-19 International Business Machines Corporation Silicon-on-insulator structure for electrostatic discharge protection and improved heat dissipation
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