CN1794584B - 化合物半导体开关电路装置 - Google Patents

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Abstract

一种化合物半导体开关电路装置，在开关MMIC中，具有为提高静电击穿电压，将控制电阻靠近共通输入端子焊盘及输出端子焊盘而配置，并利用焊盘的周边杂质区域连接保护元件的情况。但是，由于电阻值低的控制电阻和保护元件的寄生电容而产生高频信号的通路，存在绝缘劣化的问题。在与开关元件接近的保护元件间、及相邻的保护元件间的控制电阻上连接高电阻体。即使遮断高频信号的通路，并连接保护元件而存在寄生电容，也可以防止高频信号的泄漏。因此，可提高静电击穿电压，且可抑制绝缘的劣化。

Description

化合物半导体开关电路装置
技术领域
本发明涉及化合物半导体开关电路装置，特别是涉及增大了绝缘的化合物半导体开关电路装置。
背景技术
在手机等移动体用通信设备中，多使用GHz带的微波，在天线的切换电路或收发信息的切换电路等中多使用用于切换这些高频信号的开关元件。作为该元件由于使用高频，故多使用使用有镓·砷(GaAs)的场效应晶体管(下面称为FET)，由此，正在推进将上述开关电路本身集成化的单片式微波集成电路(MMIC)的开发。
如图15，在化合物半导体装置中，为大幅提高静电击穿电压，在被保护元件的两个端子间连接n+/i/n+结构的保护元件200的技术已被公知。
图15是使用有GaAs FET的被称为SPDT(Single Pole Double Throw)的化合物半导体开关电路装置。
作为第一FET的FET1和作为第二FET的FET2的源极(或漏极)与共通输入端子IN连接，并介由控制电阻R1、R2，各FET1、FET2的栅极与第一控制端子Ctl1、第二控制端子Ctl2连接，而且，各FET的漏极(或源极)与第一输出端子OUT1、第二输出端子OUT2连接。施加在第一和第二控制端子Ctl1、Ctl2上的控制信号是相辅信号，将施加有H电平信号的一侧的FET接通，将输入到共通输入端子IN上的高频模拟信号传递到任一侧的输出端子上。
构成共通输入端子IN、第一及第二输出端子OUT1、OUT2、第一及第二控制端子Ctl1、Ctl2的焊盘I、O1、O2、C1、C2在衬底周边，设于FET1及FET2的周围。
FET1的源极电极315及漏极电极316以梳齿咬合的状态配置，且在源极电极315及漏极电极316之间配置栅极电极317。
为提高绝缘，在各焊盘330周边设置周边杂质区域350。而且，作为杂质区域的控制电阻R1及R2靠近共通输入端子焊盘I、第一及第二输出端子焊盘O1、O2配置。由此，将n+/i/n+结构的保护元件200连接在输入端子IN-第一控制端子Ctl1(第二控制端子Ctl2)间、第一输出端子OUT1(第二输出端子OUT2)-第一控制端子Ctl1(第二控制端子Ctl2)间，进行静电放电(例如参照专利文献1)。
专利文献：特开2004-103786号公报
图16表示图15的电路图，图17表示图15的开关MMIC动作时的概要图。
如图15，分别连接第一控制端子焊盘C1和FET1、及第二控制端子焊盘C2和FET2的控制电阻R1、R2在芯片上延伸，并靠近输入端子I、第一输出端子焊盘O1、第二输出端子焊盘O2配置。
施加在共通输入端子IN-第一控制端子Ctl1(第二控制电阻Ctl2)间的静电能量在构成这些端子的焊盘附近放电最为有效。因此，最好将保护元件200连接在焊盘附近。
为提高绝缘，在各焊盘的周边配置有周边杂质区域350。另外，第一及第二控制端子焊盘C1、C2和FET1、FET2的各栅极电极分别通过作为杂质的离子注入区域的连接装置连接。该连接装置是由杂质区域构成，并具有规定的电阻值的电阻(控制电阻)R1(R2)，防止高频信号从栅极电极向作为高频GND电位的控制端子泄漏。
因此，将控制电阻R1(R2)沿共通输入端子焊盘I分开4μm距离地接近配置。控制电阻R1(R2)由2KΩ的电阻R11(R21)、和4KΩ的电阻R12(R22)等构成。由此，由控制电阻R1(R2)及周边杂质区域350、和其间的绝缘区域(GaAs衬底)构成的保护元件200b连接在共通输入端子IN-第一控制端子Ctl1(第二控制电阻Ctl2)间。由此，上述图案可大幅提高静电击穿电压。
另外，以沿第一输出端子焊盘O1(第二输出端子焊盘O2也相同)离开4μm的距离接近配置控制电阻R1(R2)。
由此，由控制电阻R1(R2)及周边杂质区域350、和其间的绝缘区域(GaAs衬底)构成的保护元件200a连接在第一输出端子OUT1(第二输出端子OUT2)-第一控制端子Ctl1(第二控制端子Ctl2)间。由此，上述图案可大幅提高静电击穿电压的最低值。
但是，当靠近共通输入端子焊盘I及第一输出端子焊盘O1(第二输出端子焊盘O2)配置控制电阻R1(R2)时，存在绝缘恶化的问题。
图17是表示开关MMIC动作时的概要的图。开关MMIC与图15相同，图17(A)及图17(B)是不连接保护元件200的状态，即在不使控制电阻R1靠近各焊盘而配置的情况下的图，图17(C)是如图(15)连接了保护元件200的情况下的图。另外，FET1和FET2对称配置，且结构相同，故下面对FET1侧进行说明。
图17(A)是共通输入端子IN-第一输出端子OUT1间、即FET1侧断开状态时的FET1的剖面概要图。图17(A)相当于图15的p-p线剖面图，但由于其是说明动作状态的概要图，故与图15的FET的结构不完全一致。
图15所示的FET区域的衬底表面上设置作为杂质注入区域的沟道层312。在沟道层312表面配置例如作为共通输入端子IN侧的源极电极315和作为第一输出端子OUT1侧的漏极电极316，并在其间设置栅极电极317，与沟道层312的局部形成肖特基结。
而且，在FET1断开时，如图，在栅极电极317下方的沟道层312上扩散耗尽层500，到达沟道层312的底部后被夹断。由此，将沟道层312遮断。即，在没有连接保护元件200时，除FET1以外，没有将从作为共通输入端子IN侧的源极电极315输入的高频模拟信号发送到作为第一输出端子OUT1侧的漏极电极316的经路。
在开关MMIC中，需要防止断开状态的FET(在此为FET1)的各端子间的信号的泄漏。为此，如图17(A)，优选通过耗尽层500充分遮断沟道层312，提高绝缘。
图17(B)是图17(A)的等效电路图。耗尽层500构成电容成分，断开状态的FET1为将栅极端子G-源极端子S间及栅极端子G-漏极端子D间的电容串联连接的状态。而且，根据两个电容的合成电容决定绝缘值。
图17(C)是图15的芯片的图案中的控制电阻R1的概念图。
在图15的芯片的图案中，控制电阻R1通过共通输入端子焊盘I、第一输出端子焊盘O1附近而分别形成保护元件200b、保护元件200a。
而且，在保护元件200a-FET1的栅极端子G间连接2KΩ的电阻R11，在保护元件200a-保护元件200b间连接4KΩ的电阻R12。即，均为5KΩ以下的电阻。
由此，由于第一输出端子焊盘O1侧的保护元件200a和栅极端子G(栅极电极317)间相当的2KΩ的电阻R11、和保护元件200a的寄生电容，而在FET1的漏极端子D-栅极端子G间产生高频信号的通路p1。由于在该通路p1泄漏高频信号，故存在绝缘劣化的问题。
另外，第一输出端子焊盘O1侧的保护元件200a和共通输入端子焊盘I侧的保护元件200b间适合的R12的电阻值也为4KΩ，即5KΩ以下。因此，在FET1的漏极端子D-源极端子S间(第一输出端子焊盘O1-共通输入端子焊盘I)，由于4KΩ的电阻R12和保护元件200a、200b的寄生电容而产生高频信号通路p2。由于在该通路p2中泄漏高频信号，从而存在绝缘劣化的问题。
发明内容
本发明是鉴于上述诸问题而构成的，本发明第一方面提供化合物半导体开关电路装置，其特征在于，将多个开关元件、共通输入端子焊盘、多个输出端子焊盘、多个控制端子焊盘、多个连接装置及保护元件集成在化合物半导体衬底上，所述共通输入端子焊盘，其共通连接所述多个开关元件的各源极或各漏极；所述多个输出端子焊盘，其分别与所述多个开关元件的各漏极或各源极连接；所述多个控制端子焊盘，其分别与所述多个开关元件的各栅极连接；所述多个连接装置，其分别连接所述多个开关元件的各栅极和所述多个控制端子焊盘；所述保护元件，其连接在一个所述连接装置和所述共通输入端子焊盘间或所述一个连接装置和所述输出端子焊盘间，并且在第一传导区域及第二传导区域间配置有绝缘区域；在所述一个连接装置上，在所述保护元件的连接点和所述开关元件的栅极之间串联连接有高电阻体；所述第一传导区域是所述连接装置的一部分。
本发明第二方面提供化合物半导体开关电路装置，其特征在于，将多个开关元件、共通输入端子焊盘、多个输出端子焊盘、多个控制端子焊盘、多个连接装置及保护元件集成在化合物半导体衬底上，所述共通输入端子焊盘，其共通连接所述多个开关元件的各源极或各漏极；所述多个输出端子焊盘，其分别与所述多个开关元件的各漏极或各源极连接；所述多个控制端子焊盘，其分别与所述多个开关元件的各栅极连接；所述多个连接装置，其分别连接所述多个开关元件的各栅极和所述多个控制端子焊盘；所述保护元件，其分别连接在一个所述连接装置和所述共通输入端子焊盘间及所述一个连接装置和所述输出端子焊盘间，并且在第一传导区域及第二传导区域间配置有绝缘区域；在所述一个连接装置上，在所述开关元件的栅极和靠近该开关元件的所述保护元件的连接点之间 串联连接有高电阻体；所述第一传导区域是所述连接装置的一部分。
根据本发明，得到以下效果。
第一，在共通输入端子焊盘及输出端子焊盘的至少一侧连接有保护元件的开关MMIC中，在连接保护元件的连接装置(控制电阻)上连接5KΩ以上的高电阻体(由高薄膜电阻杂质区域形成的电阻)。高电阻体连接在保护元件和开关元件间。
高电阻体连接于开关元件和靠近开关元件的保护元件之间。例如，在从控制端子焊盘靠近共通输入端子焊盘，然后，靠近输出端子焊盘，到达开关元件的控制电阻上，在输出端子焊盘侧的保护元件和栅极电极间连接。由此，可防止构成开关MMIC的FET的漏极端子D-栅极端子G之间的高频信号的通路产生。即，不会由该通路泄漏高频信号，故不会使绝缘劣化，而可提高输出端子-控制端子间的静电击穿电压。
另外，通过在相邻的保护元件间连接高电阻体，可防止FET的漏极端子D-源极端子S间(输出端子焊盘-共通输入端子焊盘间)的高频信号的通路产生。即，不会由该通路泄漏高频信号，故不会使绝缘劣化，而可提高输入端子-控制端子间的静电击穿电压。
第二，通过离子注入形成动作区域的FET的情况下，高电阻体是注入区域，是例如具有与沟道层相同程度的峰值浓度的杂质区域。因此、可以与沟道层由同一的工序形成。低电阻体可以与动作区域的源极区域或漏极区域由同一工序形成。因此，仅改变动作区域的离子注入的图案而可实施。
第三，HEMT情况下的高电阻体是通过设置除去了盖层的凹槽部使盖层下层的半导体层露出的区域。通过除去杂质浓度高的盖层，在作为高电阻体的区域，薄膜电阻高的沟道层构成主要的电流经路。由于沟道层比盖层薄膜电阻高数倍，故由比采用含有盖层的电阻层的情况更短的距离得到相同的电阻值。因此，可将在芯片内引导电阻的距离设为数分之一，在连接高的电阻的情况下，可抑止芯片面积的增大。另外，由于在除去盖层的对准标记形成工序中可同时形成凹槽部，故可不必特意追加新工序，而形成高电阻体。
第四，通过在阻挡层上设置InGaP层，可将InGaP层作为蚀刻停止层使用，可提高工艺的稳定性。
第五，通过在阻挡层上设置InGaP层，在凹槽部底部露出表面稳定的InGaP层，可可靠地保护其下的沟道层，可提高可靠性。 
第六，通过除去盖层，在凹槽部底部露出阻挡层，可可靠地形成几乎仅以沟道层为主要电流路径的电阻层。
另外，在作为阻挡层上的蚀刻停止层使用的InGaP层中掺杂杂质时，将该InGaP层也除去，将凹槽部底部作为阻挡层，由此，可进一步提高电阻元件的薄膜电阻。
附图说明
图1是用于说明本发明的电路图；
图2(A)是用于说明本发明的平面图，(B)是剖面图；
图3(A)是用于说明本发明的概念图，(B)是等效电路图，(C)是剖面图；
图4是用于说明本发明的剖面图；
图5是用于说明本发明的电路概要图；
图6(A)、(B)是用于说明本发明的剖面图；
图7(A)、(B)是用于说明本发明的剖面图；
图8(A)～(C)是用于说明本发明的剖面图；
图9(A)～(C)是用于说明本发明的剖面图；
图10是用于说明本发明的电路图；
图11是用于说明本发明的平面图；
图12(A)是用于说明本发明的剖面概要图，(B)是电路概要图，(C)是电路概要图；
图13是用于说明本发明的电路图；
图14(A)是用于说明本发明的平面图(B)是剖面图；
图15是用于说明现有技术的平面图；
图16是用于说明现有技术的电路图。
图17(A)是用于说明现有技术的剖面概要图，(B)是等效电路图，(C)是电路概要图。
符号说明
10欧姆金属层
11衬底
12沟道层
13第一源极电极
15第二源极电极
14第一漏极电极
16第二漏极电极
17栅极电极
18源极区域
19漏极区域
20栅极金属层
30焊盘金属层
31GaAs衬底
32缓冲层
33电子供给层
34衬垫层
35沟道层
36阻挡层
37盖层
40InGaP层
50绝缘化层
60氮化膜
100动作区域
101凹槽部
102接触部
120栅极配线
130焊盘配线
150周边杂质区域
200、200a、200b保护元件
201第一传导区域
202第二传导区域
203绝缘区域
312沟道层
315源极电极
316漏极电极
317栅极电极
330焊盘
350周边杂质区域
HR11、HR12、HR21、HR22、HR31、HR32高电阻体
LR1、LR2、LR3低电阻体
IN共通输入端子
Ctl1第一控制端子
Ctl2第二控制端子
Ctl3第三控制端子
OUT1第一输出端子
OUT2第二输出端子
OUT3第三输出端子
I共通输入端子焊盘
C1第一控制端子焊盘
C2第二控制端子焊盘
C3第三控制端子焊盘
O1第一输出端子焊盘
O2第二输出端子焊盘
O3第三输出端子焊盘
CR1第一控制电阻
CR2第二控制电阻
CR3第三控制电阻
F1第一开关元件
F2第二开关元件
F3第三开关元件
CP连接点
具体实施方式
参照图1～图14，详细说明本发明的实施例。
首先，参照图1～图5，以由两个开关元件构成SPDT开关电路装置的情况为例说明本发明的第一实施例。
图1是表示化合物半导体开关电路装置的电路图。两个作为开关元件的FET(FET1、FET2)的源极电极(或漏极电极)与共通输入端子IN连接，FET1及FET2的栅极电极分别介由第一连接装置及第二连接装置与第一控制端子Ctl1、第二控制端子Ctl2连接。
而且，FET1及FET2的漏极电极(或源极电极)与第一和第二输出端子OUT1、OUT2连接。施加在第一和第二控制端子Ctl1、Ctl2上的控制信号为相辅信号，接通施加有H电平信号的侧的FET，输入到共同输入端子IN上的高频模拟信号传递到任一侧的输出端子上。第一连接装置及第二连接装置分别是由杂质区域形成的第一控制电阻CR1、第二控制电阻CR2。第一控制电阻CR1、第二控制电阻CR2为防止介由栅极电极对构成交流接地的控制端子Ctl1、Ctl2的直流电位泄漏高频信号而设置。
另外，在FET中，源极电极及漏极电极为等效，下面，使用任一个进行说明，但将它们替换也相同。
图2表示将图1所示的化合物半导体开关电路装置集成化了的化合物半导体芯片的一例。图2(A)是平面图，图2(B)是动作区域的a-a线剖面图。
如图2(A)，在GaAs衬底上配置进行开关的两个FET(FET1、FET2)。另外，在衬底周边设有构成共通输入端子IN、第一输出端子OUT1、第二输出端子OUT2、第一控制端子Ctl1、第二控制端子Ctl2的各焊盘I、O1、O2、C1、C2。
虚线所示的第二层金属层是在形成各FET的栅极电极的同时形成的栅极金属层(例如Pt/Mo)20。实线所示的第三层金属层是进行各元件的连接及焊盘的形成的焊盘金属层(Ti/Pt/Au)30。第一层金属层是在衬底上欧姆连接的欧姆金属层(AuGe/Ni/Au)，形成各FET的源极电极、漏极电极等，而在图2(A)中由于和焊盘金属层30重合，故未图示。
FET1在点划线包围的动作区域100上形成。另外，FET1侧的第一控制端子焊盘C1、第一控制电阻CR1、第一输出端子焊盘O1和FET2侧的第二控制端子焊盘C2、第二控制电阻CR2、第二输出端子焊盘O2相当于芯片的中心对称配置。因此，下面对FET1侧进行说明，但FET2侧也相同。
动作区域100是在GaAs衬底11上离子注入了n型杂质的由点划线包围的长方形区域，在动作区域100内选择地形成有由高浓度的n型杂质区域形成的源极区域18及漏极区域19(参照图2(B))。
FET1中，从下侧延伸的梳齿状的焊盘金属层30是与第一输出端子焊盘O1连接的漏极电极16，在其下具有由欧姆金属层形成的漏极电极。另外，从上侧延伸的梳齿状的3个焊盘金属层30是与共通输入端子焊盘I连接的源极电极15，在其下具有由欧姆金属层形成的源极电极。
该两电极配置为梳齿相互咬合的形状，在其间以5个梳齿形状配置有由栅极金属层20形成的栅极电极17，与动作区域100的局部形成肖特基结。另外，从上侧延伸的正中的梳齿的源极电极15被FET1和FET2共用，便于芯片的小型化。
FET1的栅极电极17在动作区域100外通过由栅极金属层20构成的栅极配线120将各梳齿聚束。而且，介由第一控制电阻CR1与第一控制端子焊盘C1连接。
各FET的源极电极及漏极电极为欧姆金属层10及焊盘金属层30的两层电极结构。第二层的第二源极电极15及第二漏极电极16由焊盘金属层30形成。第二源极电极15及第二漏极电极16在动作区域100外通过由焊盘金属层30构成的焊盘配线130将各梳齿聚束。
在GaAs衬底11上设置n型沟道层12，在其两侧设置形成源极区域18及漏极区域19的高浓度的n型杂质区域。在沟道层12上肖特基结合栅极电极17。另外，在源极区域18及漏极区域19上设置由欧姆金属层10形成的源极电极13及漏极电极14。如上所述，进而在其上设置由焊盘金属层30形成的源极电极15及漏极电极16，进行各元件的配线等(图2(B))。
在各焊盘周边及栅极配线120的周边，为提高绝缘，而配置作为高浓度杂质区域的周边杂质区域150。周边杂质区域150与各焊盘以直流电流流动的状态连接(下面称为直流连接)，在焊盘下的整个面(或焊盘周边)，从焊盘溢出而设置。另外，周边杂质区域150也可以从焊盘分开5μm以下的距离设于其周边，介由半绝缘衬底直流连接。同样，在栅极配线120上也直流连接周边杂质区域150。
第一控制电阻CR1由作为第一传导区域的低电阻体LR1构成，在其局部串联地连接作为第三传导区域的高电阻体HR11、HR12。即，高电阻体HR11、HR12构成第一控制电阻CR1的一部分。同样，第二控制电阻CR2 由作为第一传导区域的低电阻体LR2构成，在其局部串联地连接作为第三传导区域的高电阻体HR21、HR22。即，高电阻体HR21、HR22构成第二控制电阻CR2的一部分。另外，关于高电阻体HR11、HR12、HR21、HR22后述。
在此，低电阻体LR1是离子注入区域，是具有与动作区域100的源极区域18及漏极区域19相同程度的高浓度(峰值浓度：1～1.5×1018cm-3)的杂质区域。是100Ω/□程度的低薄膜电阻，具有3～5KΩ程度的电阻值。由于离子注入区域根据深度改变杂质浓度，故离子注入区域的杂质浓度以峰值浓度来表示。低电阻体LR2也为相同的结构。另外，低电阻体LR1(LR2)也可以非连续，第一控制电阻CR1(第二控制电阻CR2)的一部分也可以为金属配线。
而且，保护元件200连接在共通输入端子焊盘I及第一输出端子焊盘OUT1的附近。
在此，说明保护元件200。图3是表示保护元件200的图。图3(A)是概念图，图3(B)是电路概要图，图3(C)是图2(A)的b-b线剖面图。
如图3(A)，保护元件200是在第一传导区域201和第二传导区域202之间配置有绝缘区域203的元件。第一传导区域201、第二传导区域202例如为高浓度的n型杂质区域。
第一传导区域(以下称第一n+型区域)201及第二传导区域(以下称第二n+型区域)202分开使静电能量通过的距离，例如4μm程度而设置，其杂质浓度均为1×1017cm-3以上。另外，绝缘区域203接触并配置在第一n+型区域201及第二n+型区域202之间。在此，绝缘区域203是指，没有完全电绝缘，而在半绝缘性衬底的一部分或衬底上离子注入杂质，绝缘化了的区域。另外，绝缘区域203的杂质浓度优选为1×1014cm-3以下程度，电阻率优选为1×106Ωcm以上。
图3(B)是将图2(A)中的FET1部分置换为内部等效电路的图。在构成开关MMIC的FET中，在考虑静电击穿电压时，栅极肖特基结为逆偏压状态。即，此时的等效电路构成在栅极电极-源极电极间及栅极电极-漏极电极间连接有肖特基势垒二极管115的电路。
FET中，静电击穿电压最低的部分是栅极电极和动作区域100的肖特基结部分。即，在施加在栅极端子G-漏极端子D间、或栅极端子G-源极端子S间的静电能量到达肖特基结时，在到达的静电能量超过栅极电极和源极电极间、或栅极电极和漏极电极间的静电击穿电压的情况下，肖特基结会破坏。
在此，共通输入端子IN-第一控制端子Ctl1间与FET1的源极电极-栅极电极间对应，第一输出端子OUT1-第一控制端子Ctl1间与FET1的漏极-栅极电极间对应。另外，由于FET2侧也相同，故省略说明。
即，在施加于共通输入端子IN-第一控制端子Ctl1间的静电能量到达FET1的源极电极15-栅极电极17间之前，在其到达过程中，将静电能量衰减即可。另外，在施加于第一输出端子OUT1-第一控制端子Ctl1间的静电能量到达FET1的漏极电极16-栅极电极17间之前，在其到达过程中，将静电能量衰减即可。
因此，在其间连接保护元件200。由此，可通过保护元件200将施加于肖特基势垒二极管115上的静电能量放电，可防止静电破坏。
图3(C)是图2(A)的b-b线剖面图。另外，下面省略说明，但第二控制电阻CR2侧也相同。
构成第一控制电阻CR1的低电阻体LR1与动作区域100的源极区域18及漏极区域19相同，是高浓度的例如n型杂质区域(n+型区域)。另外，在各焊盘的周边及与焊盘连接的配线的周边配置有作为第四传导区域的周边杂质区域150。周边杂质区域150是为使高频信号不能从各焊盘及配线泄漏，作为绝缘的对策设置的高浓度的n型杂质区域(n+型区域)。
周边杂质区域150与各焊盘直流连接，在焊盘下的整个面(或焊盘下周边)上从焊盘溢出而设置。另外，也可以从焊盘分开5μm以下程度，设于焊盘的周边。
如图，各焊盘的焊盘金属层30与GaAs半绝缘衬底形成肖特基结，周边杂质区域150和各焊盘也形成肖特基结。
如图3(C)，低电阻体LR1从共通输入端子焊盘I的周边杂质区域150分开4μm设置。由此，将低电阻体LR1设为第一n+型区域201，将接近的周边杂质区域150设为第二n+型区域202，将半绝缘性衬底11设为绝缘区域203，从而构成n+/i/n+结构的保护元件200。即，在共通输入端子IN-控制端子Ctl1间、即FET1的源极-栅极端子间(或漏极-栅极端子间)连接有保护元件200。
另外，接近共通输入端子焊盘I，且可连接在从施加信号的第一控制端子焊盘C1到动作区域100的路径途中。由此，可将施加在开关电路装置中的静电能量在到达动作区域前衰减。
在此，保护元件200沿焊盘接近的距离长时能衰减更多的静电能量，故优选为10μm以上。
这样，通过接近共通输入端子焊盘I且在共通输入端子焊盘I和第一控制端子焊盘C1间连接保护元件200，可大幅提高静电击穿电压。
另外，也可以将低电阻体LR1接近第一输出端子焊盘O1配置，并在第一控制端子Ctl1-第一输出端子OUT1间连接保护元件200(参照图2(A))。由此，在FET1的栅极端子-漏极端子间及栅极端子-源极端子间两方连接保护元件200，可提高开关电路装置的静电击穿电压的最低值。
本实施例的保护元件200通过例如将周边杂质区域150和低电阻体LR1接近配置而构成，是具有规定长度的元件。而且，在第一控制电阻CR1的路径上，将接近开关元件(FET1)的一侧的保护元件200的端部设为第一控制电阻CR1和保护元件200的连接点CP。另外，第二控制电阻CR2也相同。
通过连接保护元件200，可大幅提高开关MMIC的静电击穿电压。相反，由于低电阻体LR1、LR2和保护元件200的寄生电容，共通输入端子IN-第一控制端子Ctl1(第二控制端子Ctl2)及第一输出端子OUT1第二输出端子(OUT2)-第一控制端子Ctl1(第二控制端子Ctl2)间的绝缘劣化。
因此，在本实施例中，作为开关元件和连接于开关元件的动作区域附近的保护元件200之间的连接装置的一部分连接高电阻体。另外，作为相邻的保护元件200间的连接装置的一部分配置高电阻体。
具体地说明FET1侧，第一控制电阻CR1从第一控制端子焊盘C1向共通输入端子焊盘I附近延伸，进一步通过第一输出端子焊盘O1附近，与FET1的栅极电极17连接。
因此，在FET1和第一输出端子焊盘O1间的第一控制电阻CR1上连接高电阻体HR11。另外，由于在第一输出端子焊盘O1及共通输入端子焊盘I上分别连接保护元件200，故在它们之间的第一控制电阻CR1上连接高电阻体HR12。在FET2的第二控制电阻CR2也同样连接高电阻体HR21、HR22。
图4表示图2(A)的c-c线剖面图。
如图，高电阻体HR11是与动作区域100的沟道层12相同程度的较低浓度(峰值浓度：2～4×1017cm-3)(高薄膜电阻)的n型杂质区域。薄膜电阻为1KΩ/□程度，具有5KΩ以上(例如10KΩ)的电阻值。高电阻体HR12、HR21、HR22也为相同的结构。另外，在本实施例中，图2中分别表示HR11、HR12、HR21、HR22的矩形本身没有图案上的意义。
图5是连接高电阻体时的电路概要图。另外，对FET1侧进行说明，但FET2侧也相同。
将薄膜电阻值低的低电阻体LR1接近第一输出端子焊盘O1及共通输入端子焊盘I配置，并将第一控制端子焊盘C1和FET1的栅极电极连接。由此，在第一输出端子焊盘O1上连接保护元件200a，并在共通输入端子焊盘I上连接保护元件200b。
而且，在第一输出端子焊盘O1侧的保护元件200a和FET1的栅极电极间的第一控制电阻CR1上连接高电阻体HR11。由此，可防止FET1的栅极端子G-漏极端子D间的高频信号的泄漏。因此，可防止以往形成的高频信号的通路p1的产生。
即，即使存在通过FET1的漏极端子D-栅极端子G间连接保护元件200而产生的寄生电容，也可以防止高频信号的通路p1的产生。即，可不使绝缘劣化，而提高第一输出端子OUT1-第一控制端子Ctl1间的静电击穿电压。
另外，在共通输入端子焊盘I侧的保护元件200b和第一输出端子焊盘O1侧的保护元件200a间的第一控制电阻CR1上连接高电阻体HR12。由此，可防止FET1的漏极端子D-源极端子S间的高频信号的泄漏。因此，可防止以往形成的高频信号的通路p2的产生。
即，在FET1的漏极端子D-源极端子S间，在共通输入端子焊盘I上连接保护端子200b，即使存在在第一输出端子焊盘O1上连接保护元件200a产生的寄生电容，也可以防止高频信号的通路p2的产生。即，可不使绝缘劣化，而提高共通输入端子I-第一控制端子Ctl1间的静电击穿电压。
另外，如上所述，高电阻体HR11、HR12、HR21、HR22为与沟道层12相同程度的杂质浓度。由此，以短的距离可得到高的电阻值，故可配置在焊盘周边的空的空间，可不增大芯片尺寸，而抑制绝缘的劣化。另外，在工艺上，可仅通过改变形成沟道层12的掩模图案，形成高电阻体HR11、HR12、HR21、HR22。
为仅由低电阻体LR1(LR2)得到高的电阻值(5KΩ以上)，需要使其宽度足够窄，或充分确保长度。实际上，由于构图的微细化有限，故需要通过长度确保所希望的电阻值。但是，例如保护元件200a-FET1的栅极端子G间、保护元件200a-保护元件200b间的电阻值分别为与以往相同的2KΩ、4KΩ程度，而且，在第一控制电阻CR1(第二控制电阻CR2)的路径中的空间，分别不能收纳由低电阻体LR1(LR2)得到的5KΩ以上的电阻。因此，仅为配置5KΩ以上的电阻，需要特别准备空间，使芯片面积变大。因此，如本实施例，由高电阻体HR11、HR12(HR21、HR22)构成5KΩ以上的电阻。由此，充分收纳于第一控制电阻CR1(第二控制电阻CR2)的路径中的空间内，故不必特别增大芯片尺寸。
在此，在图1及图2中，第一控制电阻CR1以第一控制端子焊盘C1为起点，靠近共通输入端子焊盘I，进而靠近第一输出端子焊盘O1，到达FET1的栅极电极17(栅极配线120)。但是，不限于该图案，即使第一控制电阻CR1为以第一控制端子焊盘C1为起点，先靠近第一输出端子焊盘O1，然后靠近共通输入端子焊盘I，到达栅极配线120的图案，也可以同样实施。
在此情况下，虽未图示，但在FET1-共通输入端子焊盘I的保护元件200间连接高电阻体HR11，在共通输入端子焊盘I及第一输出端子焊盘O1的各保护元件200间连接高电阻体HR12。
由此，可分别防止源极端子S-栅极端子G间及源极端子S-漏极端子D间的高频信号的泄漏。
下面，参照图6说明第二实施例。第二实施例是在两个开关元件上采用HEMT的形态。另外，与第一实施例重复的部分省略说明。
在HEMT的情况下，开关电路装置的电路图及平面图也与图1及图2(A)相同。图6分别表示图2(A)的a-a线(图6(A))、b-b线(图6(B))的剖面图。
如图6(A)，衬底如下构成，在半绝缘性GaAs衬底31上层积非掺杂的缓冲层32，并在缓冲层32上依次层积作为电子供给层的n+AlGaAs层33、作为沟道层(电子渡越)层的非掺杂InGaAs层35、作为电子供给层的n+AlGaAs层33。在电子供给层33和沟道层35之间配置有衬垫层34。
缓冲层32是没有添加杂质的高电阻层，其膜厚为数千程度。在上侧电子供给层33上层积作为阻挡层36的非掺杂的AlGaAs层，确保规定的耐压和夹断电压。另外，在最上层层积有作为盖层的n+GaAs层37。在盖层37中添加有高浓度的杂质，其杂质浓度为1～5×1018cm-3程度。
电子供给层33、阻挡层36、衬垫层37使用禁带宽度比沟道层35大的材料。另外，在电子供给层33中添加有2～4×1018cm-3程度的n型杂质(例如Si)。
而且，通过这种结构，从作为电子供给层33的n+AlGaAs层的施主杂质产生的电子向沟道层35侧移动，形成作为电子通路的沟道。其结果是，电子和施主离子以异质结界面为界，在空间上分离。电子飞渡沟道层35，但由于施主离子不存在，故库仑散射的影响非常少，可具有高电子移动度。
HEMT的动作区域100通过由到达缓冲层32的绝缘化区域50分离而形成。下面，HEMT的动作区域100是指，由绝缘化区域50分离，配置有HEMT的源极电极13、15、漏极电极14、16及栅极电极17的区域的半导体层。即，将电子供给层33、沟道(电子飞渡)层35、衬垫层34、阻挡层36、缓冲层37等构成HEMT的各半导体层全部包括的作为整体的区域作为动作区域100。
绝缘化区域50没有完全电绝缘，而是通过离子注入杂质(B+)，在外延层上设置载流子陷阱，并绝缘化了的区域。即，在绝缘化区域50上作为外延层也存在杂质，但由于用于绝缘化的B+注入而其不活性化。
即，通过在图2(A)的点划线所示的区域外周形成绝缘化区域50，分离HEMT的动作区域100。
如图6(A)，通过将添加有高浓度杂质的盖层37除去一部分，设置源极区域37s及漏极区域37d。在源极区域37s及漏极区域37d上连接由欧姆金属层10形成的源极电极13、漏极电极14，并在其上层由焊盘金属层30形成源极电极15及漏极电极16。
另外，通过进行蚀刻，除去在动作区域100配置栅极电极17的部分的盖层37，使非掺杂AlGaAs层36露出，与栅极电极20肖特基连接，形成栅极电极17。
HEMT的外延结构含有盖层37。由于盖层37的杂质浓度为1～5×1018cm-3程度的高浓度，故配置有盖层37的区域在功能上可称为高浓度杂质区域。
即，在HEMT中，焊盘或配线周边的周边杂质区域150也通过由绝缘化区域50分离而形成。另外，第一控制电阻CR1(第二控制电阻CR2)也通过确保具有所希望电阻值的距离(长度)及宽度，由绝缘化区域50分离周围而形成。
即，在实施例中，HEMT的杂质区域是指通过B+注入没有绝缘化的全部区域。
图6(B)表示图2(A)的b-b线剖面图。
与第一实施例相同，将分别构成第一控制电阻CR1、第二控制电阻CR2 
的低电阻体LR1、LR2从共通输入端子焊盘I的周边杂质区域150分开4μm配置(参照图2(A))。
由此，低电阻体LR1(LR2)构成第一n+型区域201，接近的周边杂质区域150构成第二n+型区域202。在此，如上所述，在HEMT的情况下，通过将绝缘化区域50形成为所希望的图案，分离杂质区域。即，在杂质区域的周围配置绝缘化区域50，其构成保护元件200的绝缘区域203。
即，在共通输入端子IN-控制端子Ctl1间，即FET1的源极-栅极端子间(或漏极-栅极端子间)连接n+/i/n+结构的保护元件200，可大幅提高开关MMIC静电击穿电压。
另外，将低电阻体LR1接近第一输出端子O1配置，在第一控制端子Ctl1-第一输出端子OUT1间连接保护元件200。由此，可提高开关MMIC静电击穿电压的最低值。
而且，在第一控制端子CR1上连接高电阻体HR11、HR12，在第二控制端子CR2上连接高电阻体HR21、HR22。下面，由于FET2侧与FET1侧相同，故省略说明。
高电阻体HR11与构成第一控制电阻CR1的低电阻体LR1串联连接在FET1的栅极电极(栅极配线120)和靠近FET1的保护元件200之间。
另外，高电阻体HR12与低电阻体LR1串联连接，该低电阻体位于分别与第一输出端子焊盘O1及共通输入端子焊盘I连接而相邻的保护元件200之间，并构成第一控制电阻CR1。
参照图7说明第二实施例的高电阻体。图7(A)是图2(A)的c-c线剖面图，图7(B)是图2(A)的d-d线剖面图。另外，高电阻体HR11、HR12、HR21、HR22为相同的结构，下面对高电阻体HR11进行说明。
本实施例的高电阻体HR11是由绝缘化区域50分离的第三传导区域，由除去盖层37，露出盖层37下的半导体层的区域构成。
即，高电阻体HR11具有蚀刻盖层37的凹槽部101，在凹槽部101的两端残留用于进行连接的构成接触部102的盖层37。如图，接触部102为直接与低电阻体LR1的盖层37连续连接或设置电阻元件电极(未图示)，用于与配线M连接的区域。在设置电阻元件电极的情况下，通过作为HEMT的第一层金属层的欧姆金属层10及作为第三层金属层的焊盘金属层30，可与源极电极及漏极电极同样地形成。
另外，如图，在高电阻体HR11的接触部102和低电阻体LR1连接的情况下，其分界不明确，但在此，将为接触电阻元件电极而需要的最小限的区域(在此，例如长度3μm程度)为止为接触部102。
而且，在图中的情况下，在凹槽部101的底部露出阻挡层36。这样，通过设置阻挡层36露出的凹槽部101，接触部102、沟道层35构成电阻体的电流路径，沟道层35构成实质的电阻层。而且，由于沟道层35比盖层37薄膜电阻高数倍(例如400Ω/□)，由此，可以短距离得到具有高电阻值的高电阻体HR11。在本实施例中，通过设置凹槽部101，形成薄膜电阻Rs＝400Ω/□程度的高电阻体HR11。凹槽部101为例如50μm程度的长度。
通过连接这样的高电阻体，可截断高频信号的通路，可防止绝缘的劣化。
另一方面，如图7(B)，低电阻体LR1确保必要的距离(长度)和宽度，如图7(A)，通过由绝缘化区域50分离周围形成。低电阻体LR1由于残留有盖层37，故高电阻体HR11的接触部102和盖层37连接。
构成低电阻体LR1的杂质区域的结构与HEMT的外延结构相同。因此，可以说包括盖层37(杂质浓度1～5×1018cm-3程度)，并在功能上可称为高浓度的杂质区域。
由于盖层37杂质浓度高，且厚度也厚，故盖层37构成低电阻体LR1的主要电流路径。在此，薄膜电阻Rs＝100Ω/□程度。
要仅通过低电阻体LR1得到高的电阻值(5KΩ以上)，需要充分缩窄其宽度，或充分确保长度。实际上，由于构图的微细化有限，故需要由长度确保所需要的电阻值。因此，当电阻值变大时，在芯片上，不能收纳于焊盘或元件的间隙，仅为配置电阻，而需要准备特别的空间，存在芯片面积变大的问题。
但是，在本实施例中，通过采用除去盖层37将薄膜电阻高的沟道层35设为实质上的电阻层的高电阻体HR11、HR12，可足够收纳于第一控制电阻CR1的经路中的空间。即，可抑制芯片面积的增大，遮断高频信号的通路。
图8表示本发明的第三实施例。图8表示图2(A)的d-d线剖面图(图8(A))、b-b线剖面图(图8(B))、a-a线剖面图(图8(C))。
第三实施例为如下结构，在第二实施例的阻挡层36上设置InGaP层40，在高电阻体HR11、HR12、HR21、HR22的凹槽部101底部露出InGaP层40。
由此，容易氧化的AlGaAs层即阻挡层36由表面状态稳定的InGaP层40覆盖，故与第一实施例相比，可得到可靠性良好的电阻。
另外，GaAs盖层37在形成凹槽部101时，可通过湿式蚀刻简单地进行与InGaP层的选择比非常大的选择蚀刻。因此，可形成廉价且再现性好的凹槽部101。
另外，此时，在动作区域100中，除去InGaP层40，使阻挡层36露出，形成栅极电极17。此时，到蒸镀栅极金属层20之前为止，可由InGaP层40保护阻挡层36，故可提高HEMT的特性。
图9表示本发明第四实施例。图8中从左侧开始，表示图2(A)的d-d线剖面图(图9(A))，b-b线剖面图(图9(B))，a-a线(图9(C))剖面图。
第四实施例中，在第二实施例的阻挡层36上设置InGaP层40，蚀刻盖层37及InGaP层40，设置凹槽部101。即，在高电阻体HR11、HR12、HR21、HR22的凹槽部101的底部露出阻挡层36的结构。
同样，在设有InGaP层40的第三实施例中，不仅沟道层35，而且高浓度的InGaP层也构成电阻层，故存在比第二实施例薄膜电阻低的问题。另一方面，在第四实施例中，在凹槽部101中，由于高浓度InGaP层40也被除去，故与第一实施例相同，实质上几乎可仅将沟道层35设为电阻层。因此，薄膜电阻与第二实施例的相同，与第三实施例相比，可以提高薄膜电阻值。即，可以与第三实施例相同的长度和宽度，提高电阻值。
另外，此时，在动作区域100中，除去InGaP层40，使阻挡层36露出，形成栅极电极17。由InGaP层40保护阻挡层36，直到蒸镀栅极金属层20之前为止，可提高HEMT的特性。
以后的实施例表示开关MMIC不同的图案。另外，与图2相同的构成要素使用相同的符号。
图10～图12表示由连接多级FET的两个开关元件构成的大功率SPDT开关MMIC。图10是表示第五实施例的开关MMIC的一例的电路图。
开关MMIC由分别串联连接三级FET的第一FET群F1和第二FET群F2构成。另外，第一FET群F1一端的FET的源极电极(或漏极电极)和第二FET群F2一端的FET的源极电极(或漏极电极)与共通输入端子IN连接。另外，第一FET群F1的三个FET的栅极电极分别介由第一控制电阻CR1与第一控制端子Ctl连接，第二FET群F2的三个栅极电极分别介由第二控制电阻CR2与第二控制端子Ctl2连接。另外，第一FET群F1另一端的FET的漏极电极(或源极电极)与第一输出端子OUT1连接，第二FET群F2另一端的FET的漏极电极(或源极电极)与第二输出端子OUT2连接。
施加于第一及第二控制端子Ctl1、Ctl2上的控制信号是相辅信号，将施加有H电平信号的一侧的FET群接通，并将输入到共通输入端子IN上的高频模拟信号传递到任一侧的输出端子上。电阻为防止介由栅极电极对作为交流接地的控制端子Ctl1、Ctl2的直流电位泄漏高频信号而设置。
这样，多级串联连接的第一FET群F1中，FET1-1的源极电极作为FET群F1的源极S与共通输入端子IN连接，各FET1-1、FET1-2、FET1-3的栅极电极共通作为FET群F1的栅极G与控制端子Ctl1连接，FET1-3的漏极电极作为FET群F1的漏极D与输出端子OUT1连接(第二FET群F2也相同)。
图11是将图10的电路集成化在一个芯片上的开关MMIC的平面图。在GaAs衬底上配置进行开关的两个FET群(第一FET群F1、第二FET群F2)。第一FET群F1是例如串联连接FET1-1、FET1-2、FET1-3三个FET的群。第二FET群F2为串联连接FET2-1、FET2-2、FET2-3的群。在构成各FET群的六个栅极电极上分别连接有第一控制电阻CR1、第二控制电阻CR2。另外，连接于共通输入端子IN、输出端子OUT1、OUT2上的电极焊盘I、O1、O2、和分别与控制端子Ctl1及Ctl2连接的两个电极焊盘C1及C2设于衬底周边。
由虚线表示的第二层金属层形成的配线120是在形成各FET的栅极电极的同时形成的栅极金属层(例如Pt/Mo)20，实线表示的第三层配线130是进行各元件的连接及焊盘的形成的焊盘金属层(Ti/Pt/Au)30。作为第一层金属层的，与衬底欧姆接触的欧姆金属层(AuGe/Ni/Au)是形成各FET的源极电极、漏极电极等的层，图11中，由于与焊盘金属层重叠，因而未图示。
第一FET群F1及第二FET群F2相对于芯片的中心线对称配置，由于结构相同，故以下说明第一FET群F1。FET1-1中，从上侧延伸的梳齿状的三个焊盘金属层30是与共通输入端子焊盘I连接的源极电极15(或漏极电极)，在其下具有由欧姆金属层形成的源极电极(或漏极电极)。另外，从下侧延伸的梳齿状的三个焊盘金属层30是FET1-1的漏极电极16(或源极电极)，在其下具有由欧姆金属层形成的漏极电极(或源极电极)。该两电极配置成梳齿相互咬合的形状，在其间以五个梳齿形状配置有由栅极金属层20形成的栅极电极17。
动作区域100例如通过例如在GaAs衬底上进行离子注入，在点划线的区域形成。或者，在GaAs衬底上层积多个半导体层，通过由绝缘化区域50分离，在点划线的区域形成。
在FER1-2中，从上侧延伸的三个源极电极15(或漏极电极)与FET1-1的漏极电极16连接。在此，由于该电极只不过是高频信号的通过点，通常不必导出到外部，因此，未设置焊盘。另外，从下侧延伸的三个漏极电极16(或源极电极)与FET1-3的源极电极15连接。该电极也相同，只不过是高频信号的通过点，通常不必导出到外部，因此，未设置焊盘。在该两电极下有欧姆金属层。这些配置成梳齿相互咬合的形状，在其间以五个梳齿形状配置有由栅极金属层20形成的栅极电极17。串联连接多级FET的开关电路装置与FET1级的开关电路装置相比，在切断FET群时能承受更大的电压振幅，故构成高输出开关电路装置。此时，在串联连接FET时，构成连接部的FET的源极电极或漏极电极通常不必导出到外部，因此，不必设置焊盘。
FET1-3中，从上侧延伸的梳齿状的三个焊盘金属层30是源极电极15(或漏极电极)，在其下具有由欧姆金属层形成的源极电极13(或漏极电极)。另外，从下侧延伸的梳齿状的三个焊盘金属层30为与输出端子焊盘O1连接的漏极电极16(或源极电极)，在其下具有由欧姆金属层形成的漏极电极14(或源极电极)。该两电极被配置成梳齿相互咬合的形状，在其间以五个梳齿形状配置有由栅极金属层20形成的栅极电极17。
另外，图中e-e线剖面图在通过离子注入形成动作区域100的FET的情况下，与图2(B)相同，在HEMT的情况下，与图6(A)相同。
第一FET群F1的各FET的栅极电极17在动作区域100外通过由栅极金属层20构成的栅极配线120聚束梳齿，并通过第一控制电阻CR1与第一控制端子焊盘C1连接。
第一控制电阻CR1由低电阻体LR1构成，在其局部串联连接有高电阻体HR11、HR12。
而且，第一控制电阻CR1的低电阻体LR1沿共通输入端子焊盘I接近配置。由此，在共通输入端子焊盘I-第一控制端子焊盘C1间连接保护元件200。将该共通输入端子焊盘I-第一控制端子焊盘C1间的保护元件200设为保护元件200b。另外，图11的f-f线剖面图与图3(C)或图6(B)相同。由此，可大幅提高静电击穿电压。
另外，将低电阻体LR1靠近第一输出端子焊盘O1配置，在第一控制端子Ctl1-第一输出端子OUT1间连接保护元件200。将第一输出端子焊盘O1-第一控制端子焊盘C1间的保护元件200设为保护元件200a。由此，可提高开关电路装置的静电击穿电压的最低值。
高电阻体HR11与构成第一控制电阻CR1的低电阻体LR1串联连接。另外，高电阻体HR11连接在开关元件(FET1-3)的栅极电极(栅极配线120)和靠近开关元件(FET1-3)的保护元件200a的连接点CP之间。
高电阻体HR12与构成第一控制电阻CR1的低电阻体LR1串联连接。另外，高电阻体HR12连接在FET1-1的栅极电极(栅极配线120)和靠近FET1-1的保护元件200b的连接点CP之间。
在第二控制电阻CR2上也同样连接高电阻体HR21、HR22。
高电阻体HR11(HR12也相同)的图11的g-g线剖面图与图4或图7(A)相同。即，在通过离子注入形成动作区域100的FET的情况下(图4)的高电阻体HR11通过向GaAs衬底离子注入与形成沟道层12的杂质相同的杂质，并构成与沟道层12相同的峰值浓度，形成为5KΩ以上的电阻值。
另外，在HEMT的情况(图7(A))下的高电阻体HR11通过绝缘化区域50将周围分离，蚀刻盖层37，形成凹槽部101，形成为5KΩ以上的电阻值。在HEMT的情况下，图11的h-h线剖面图和图7(B)相同。如图7(B)，在凹槽部101露出其下层的半导体层，并将盖层37下层的半导体层作为电阻层，故可以以短的距离提高电阻值。
当仅由低电阻体LR1构成5KΩ以上的电阻时，第一控制电阻CR1不能纳入路径中的空间内。如本实施例，通过由高电阻体HR11、HR12构成5KΩ以上的电阻，可不增大芯片尺寸而进行配置。
图12是表示开关MMIC的动作时的概要的图。开关MMIC与图11相同，但图12(A)是没有连接保护元件200的状态，即没有将第一控制电阻CR1靠近各焊盘而进行配置的情况下的图。图12(B)是连接保护元件200，仅通过低电阻体LR1构成第一控制电阻CR1的情况。而且，如本实施例所示，图12(C)是连接保护元件200，且在第一控制电阻CR1上连接高电阻体HR11及HR12的情况下的图。
图12(A)是将共通输入端子IN-第一输出端子OUT1间，即第一FET群F1侧断开的情况下的FET1-1、FET1-2、FET1-3部分的局部抽出的剖面概要图。另外，实际上具有与图2(B)或图6(A)相同的剖面结构，但由于是说明动作状态的概要图，故与图2(B)或图6(A)的电极结构及动作区域100的结构不完全一致。
在图11的点划线表示的动作区域100上设置沟道层12，在其两侧设置形成源极区域18及漏极区域19的高浓度n型杂质扩散区域。在源极区域18及漏极区域19表面配置例如作为共通输入端子IN侧的源极电极13、15和作为第一输出端子OUT1侧的漏极电极14、16，在其间的沟道层12表面设置栅极电极17，与沟道层12的一部分形成肖特基结。
而且，在断开第一FET群F1时，如图，在栅极电极17下方的沟道层12中，耗尽层500扩散，达到沟道层12的底部后被夹断。由此，遮断沟道层12。
在开关MMIC中，需要防止断开侧的FET(FET1)的各端子间的信号的泄漏。为此，如图12(A)，最好通过耗尽层500充分遮断沟道层312，提高绝缘。
此时，共通输入端子IN-第一输出端子OUT1间通过串联连接的六个电容的合成电容决定绝缘值。
但是，如图12(B)，通过仅由薄膜电阻低的低电阻体LR1构成的第一控制电阻CR1连接保护元件200时，保护元件200和栅极电极间相当的电阻为距离短，电阻值为5KΩ以下。因此，如图箭头所示，由于低电阻体LR1和保护元件200的寄生电容，而产生高频信号的通路p1、p2，造成绝缘劣化。
因此，如图12(C)，在第一控制电阻CR1上连接高电阻体HR11、HR12。例如，高电阻体HR11连接在连接于输出端子焊盘O1上的保护元件200a的连接点CP和靠近保护元件200a的FET1-3的栅极电极17之间。由此，可防止FET1-3的栅极端子G-漏极端子D间的高频信号的泄漏。
另外，高电阻体HR12连接在连接于共通输入端子焊盘I上的保护元件200b的连接点CP和靠近保护元件200b的FET1-1的栅极电极17之间。由此，可防止FET1-1的栅极端子G-源极端子S间的高频信号的泄漏。
由此，保护元件200和栅极电极17间相当的第一控制电阻CR1的电阻值为5KΩ以上。即，通过连接保护元件200，即使存在寄生电容，也可以防止高频信号的通路p1、p2的产生。因此，可不使绝缘劣化，而提高静电击穿电压。另外，该第五实施例的开关MMIC是三级FET，故保护元件200a-保护元件200b间的距离足够。因此，其间电阻的电阻值可仅由低电阻体LR1确保5KΩ以上的电阻值。
即，即使如第一实施例，在保护元件200a-保护元件200b间不连接高电阻体HR12(HR22)，也不会有保护元件200a和保护元件200b的连接造成的第一输出端子焊盘O1-共通输入端子焊盘I间的绝缘劣化。
另外，在本实施例中，在保护元件200a-保护元件200b之间连接有HR12，其目的是，如上所述，为了防止FET1-1的栅极端子G-源极端子S间的高频信号的泄漏。
另外，HEMT的情况下的衬底结构及高电阻体HR11、HR12、HR21、HR22也可以为与第三实施例或第四实施例相同的结构。
图13及图14表示具有三个开关元件的SP3T(Single Pole Three Throw)。图13是表示第六实施例的开关MMIC的一例的电路图。
开关MMIC分别串联连接三级FET，由作为开关元件的第一FET群F1、第二FET群F2、第三FET群F3构成。另外，第一FET群F1一端的FET的源极电极(或漏极电极)、第二FET群F2一端的FET的源极电极(或漏极电极)及第三FET群F3一端的FET的源极电极(或漏极电极)与共通输入端子IN连接。另外，第一FET群F1的三个FET的栅极电极分别介由第一控制电阻CR1与第一控制端子Ctl1连接，第二FET群F2的三个栅极电极分别介由第二控制电阻与第二控制端子Ctl2连接。另外，第三FET群F3的三个栅极电解分别介由第三控制电阻与第三控制端子Ctl3连接。
另外，第一FET群F1另一端的FET的漏极电极(或源极电极)与第一输出端子OUT1连接。第二FET群F2另一端的FET的漏极电极(或源极电极)与第二输出端子OUT2连接，第三FET群F3另一端的FET的漏极电极(或源极电极)与第三输出端子OUT3连接。
施加在第一、第二及第三控制端子Ctl1、Ctl2、Ctl3上的控制信号是任一个为H电平，其它为L电平的组合，将施加有H电平信号的FET群接通，将输入到共通输入端子IN上的高频模拟信号传递到任意输出端子上。电阻为防止高频信号经由栅极电极对作为交流接地的控制端子Ctl1、Ctl2、Ctl3的直流电位泄漏而配置。
图14是将图13的电路集成在一个芯片上的开关MMIC的图，图14(A)是平面图，图14(B)是图14(A)的k-k线剖面图。
在GaAs衬底上配置进行开关的三个FET群。第一FET群F1为例如串联连接FET1-1、FET1-2、FET1-3三个FET的群。第二FET群F2为串联连接FET2-1、FET2-2、FET2-3的群。第三FET群F3为串联连接FET3-1、FET3-2、FET3-3的群。
在构成各FET群的九个栅极电极上分别连接有第一控制电阻CR1、第二控制电阻CR2、第三控制电阻CR3。另外，在衬底周边设有与共通输入端子IN、输出端子OUT1、OUT2及OUT3连接的电极焊盘I、O1、O2及O3，和分别与控制端子Ctl1、Ctl2及Ctl3连接的三个电极焊盘C1、C2及C3。
虚线所示的由第二层金属层形成的配线120是在形成各FET的栅极电极时同时形成的栅极金属层(例如Pt/Mo)20，通过实线表示的第三层金属层形成的配线130是进行各元件的连接及焊盘的形成的焊盘金属层(Ti/Pt/Au)30。作为第一层金属层，与衬底欧姆接触的欧姆金属层(AuGe/Ni/Au)是形成各FET的源极电极、漏极电极等的金属层，图14中由于与焊盘金属层重叠，故没有图示。
第一FET群F1、第二FET群F2及第三FET群F3由于结构相同，故下面主要说明第一FET群F1。FET1-1中，从上侧延伸的梳齿状的三个焊盘金属层30是与共通输入端子焊盘I连接的源极电极15(或漏极电极)，在其下具有由欧姆金属层形成的源极电极(或漏极电极)。另外，从下层延伸的梳齿状的三个焊盘金属层30是FET1-1的漏极电极16(或源极电极)，在其下具有由欧姆金属层形成的漏极电极(或源极电极)。该两电极被配置成梳齿相互咬合的形状，在其间以五个梳齿形状配置有由栅极金属层20形成的栅极电极17。
动作区域100通过例如向GaAs衬底进行离子注入在点划线的区域形成。或者在GaAs衬底上层积多个半导体层，通过由绝缘化区域50分离，在点划线的区域形成。
在FET1-2中，从上侧延伸的三个源极电极15(或漏极电极)与FET1-1的漏极电极16连接。在此，由于该电极只不过是高频信号的通过点，通常不必导出到外部，因此，不设置焊盘。另外，从下侧延伸的三个漏极电极16(或源极电极)与FET1-3的源极电极15连接。该电极也同样只不过是高频信号的通过点，通常不必导出到外部，因此，不设置焊盘。在该两电极下具有欧姆金属层。这些配置成梳齿相互咬合的形状，在其间以五个梳齿形状配置有由栅极金属层20形成的栅极电极17。串联连接多级FET的开关电路装置与FET1级的开关电路装置相比，在切断FET群时可承受更大的电压振幅，故构成高输出开关电路装置。此时，在串联连接FET时作为连接部的FET的源极电极或漏极电极通常不必导出到外部，因此，不必设置焊盘。
FET1-3中，从上侧延伸的梳齿状的三个焊盘金属层30是源极电极15(或漏极电极)，在其下具有通过欧姆金属层形成的源极电极13(或漏极电极)。另外，从下侧延伸的梳齿状的三个焊盘金属层30为与输出端子焊盘O1连接的漏极电极16(或源极电极)，在其下具有由欧姆金属层形成的漏极电极14(或源极电极)。该两电极被配置成梳齿相互咬合的形状，在其间以五个梳齿形状配置有由栅极金属层20形成的栅极电极17。
另外，图的i-i线剖面图在通过离子注入形成动作区域100的FET的情况下与图2(B)相同，在HEMT的情况下与图6(A)相同。
第一FET群F1的各FET栅极电极17在动作区域100外通过由栅极金属层20构成的栅极配线120聚束梳齿，通过第一控制电阻CR1与第一控制端子焊盘C1连接。
第一控制电阻CR1由低电阻体LR1构成，并在其局部串联连接有高电阻体HR11、HR12。
而且，第一控制电阻CR1的低电阻体LR1沿共通输入端子焊盘I接近配置。由此，在共通输入端子焊盘I-第一控制端子焊盘C1间连接保护元件200。该共通输入端子焊盘I-第一控制端子焊盘C1间的保护元件200为保护元件200b。另外，图11的j-j线剖面图与图3(C)或图6(B)相同。由此，可大幅提高静电击穿电压。
在此，关于第三FET群F3，不能靠近共通输入端子焊盘I配置作为第三控制电阻CR3的低电阻体LR3。因此，利用连接于共通输入端子焊盘I的焊盘配线130。即、在焊盘配线130的周边设置周边杂质区域150，与其接近配置低电阻体LR3。
由此，如图14(B)，可通过低电阻体LR3和焊盘配线130的周边杂质区域150及绝缘区域203(GaAs衬底11或绝缘化区域50)连接保护元件200。另外，图14(B)表示向GaAs衬底离子注入n型杂质的情况，在HEMT的情况下，在周围设置绝缘化区域50，将周边杂质区域150及低电阻体LR3分离。
另外，将低电阻体LR1靠近第一输出端子焊盘O1配置，在第一控制端子Ctl1-第一输出端子OUT1间连接保护元件200。将该第一输出端子焊盘O1-第一控制端子焊盘C1间的保护元件200设为保护元件200a。由此，可提高开关电路装置的静电击穿电压的最低值。
高电阻体HR11与构成第一控制电阻CR1的低电阻体LR1串联连接。另外，高电阻体HR11连接在FET1-3的栅极电极(栅极配线120)和靠近FET1-3的保护元件200a的连接点CP之间。
高电阻体HR12与构成第一控制电阻CR1的低电阻体LR1串联连接。另外，高电阻体HR12连接在FET1-1的栅极电极(栅极配线120)和靠近FET1-1的保护元件200b的连接点CP之间。
在第二控制电阻CR2上也同样连接高电阻体HR21、HR22，在第三控制电阻CR3上也分别连接高电阻体HR31、HR32。
高电阻体HR11(HR12也相同)的图14(A)的1-1线剖面图与图4或图7(A)相同。即，在通过离子注入形成沟道层12的FET的情况下(图4)的高电阻体HR1通过向GaAs衬底离子注入与形成沟道层12的杂质相同的杂质，并构成与沟道层12相同的峰值浓度，形成5KΩ以上的电阻值。
另外，在HEMT的情况下(图7(A))的高电阻体HR11通过绝缘化区域50将周围分离，蚀刻盖层37，形成5KΩ以上的电阻值。在HEMT的情况下的图14的m-m线剖面图和图7(B)相同。如图7(B)，在凹槽部101露出其下层的半导体层，将盖层37下层的半导体层作为电阻层，故可以以短的距离提高电阻值。
当仅由低电阻体LR1构成5KΩ以上的电阻时，不能纳入第一控制电阻CR1的路径中的空间内。如本实施例，通过由高电阻体HR11、HR12构成5KΩ以上的电阻，可不需特意增大芯片尺寸而进行配置。
高电阻体HR11连接于FET1-3的栅极电极17、和第一输出端子焊盘O1的保护元件200a间。由此，可防止FET1-3的栅极端子G-漏极端子D间的高频信号的泄漏。
另外，高电阻体HR12连接于FET1-1的栅极电极17和共通输入端子焊盘I的保护元件200b之间。由此，可防止FET1-1的栅极端子G-源极端子S间的高频信号的泄漏。
由此，将保护元件200和栅极电极17间相当的第一控制电阻CR1的电阻值设为5KΩ以上。即，即使通过连接保护元件200存在寄生电容，也可以防止高频信号的通路p1、p2的产生。因此，可不使绝缘劣化，而提高静电击穿电压。另外，该第六实施例的开关MMIC是三级FET，故保护元件200a-保护元件200b间的距离足够。因此，其间电阻的电阻值可仅通过低电阻体LR1确保5KΩ以上的电阻值。即，即使如第一实施例，在保护元件200a-保护元件200b间不连接高电阻体HR12，也不会将连接保护元件200a和保护元件200b造成的第一输出端子焊盘O1-共通输入端子焊盘I间的绝缘劣化。
另外，在本实施例中，在保护元件200a-保护元件200b之间连接有HR12，其目的是，如上所述，为了防止FET1-1的栅极端子G-源极端子S间的高频信号的泄漏。
另外，HEMT的情况下的衬底结构及高电阻体HR11、HR12、HR21、HR22、HR31、HR32也可以为与第三实施例或第四实施例相同的结构。
第一开关元件F1及第二开关元件F2(第三开关元件F3)多级连接的情况下，FET的级数不限于上述例子。
另外，高电阻体也可以不是杂质注入区域或蚀刻盖层使下层的半导体层露出的区域，例如也可以是由蒸镀的NiCr等形成的金属电阻。

Claims (13)

1.一种化合物半导体开关电路装置，其特征在于，将至少第一开关元件和第二开关元件、共通输入端子焊盘、多个输出端子焊盘、多个控制端子焊盘、多个连接装置及保护元件集成在化合物半导体衬底上，
所述共通输入端子焊盘，其共通连接所述至少第一开关元件和第二开关元件的各源极或各漏极；
所述多个输出端子焊盘，其分别与所述至少第一开关元件和第二开关元件的各漏极或各源极连接；
所述多个控制端子焊盘，其分别与所述至少第一开关元件和第二开关元件的各栅极连接；
所述多个连接装置，其分别连接所述至少第一开关元件和第二开关元件的各栅极和所述多个控制端子焊盘；
所述保护元件，其连接在一个所述连接装置和所述共通输入端子焊盘间或所述一个连接装置和所述输出端子焊盘间，并且在第一杂质区域及第二杂质区域间配置有绝缘区域；
在所述一个连接装置上，在所述保护元件的连接点和所述开关元件的栅极之间串联连接有高电阻体；
所述第一杂质区域是所述连接装置的一部分。
2.一种化合物半导体开关电路装置，其特征在于，将至少第一开关元件和第二开关元件、共通输入端子焊盘、多个输出端子焊盘、多个控制端子焊盘、多个连接装置及保护元件集成在化合物半导体衬底上，
所述共通输入端子焊盘，其共通连接所述至少第一开关元件和第二开关元件的各源极或各漏极；
所述多个输出端子焊盘，其分别与所述至少第一开关元件和第二开关元件的各漏极或各源极连接；
所述多个控制端子焊盘，其分别与所述至少第一开关元件和第二开关元件的各栅极连接；
所述多个连接装置，其分别连接所述至少第一开关元件和第二开关元件的各栅极和所述多个控制端子焊盘；
所述保护元件，其分别连接在一个所述连接装置和所述共通输入端子焊盘间及所述一个连接装置和所述输出端子焊盘间，并且在第一杂质区域及第二杂质区域间配置有绝缘区域；
在所述一个连接装置上，在所述开关元件的栅极和靠近该开关元件的所述保护元件的连接点之间串联连接有高电阻体；
所述第一杂质区域是所述连接装置的一部分。
3.如权利要求2所述的化合物半导体开关电路装置，其特征在于，所述高电阻体连接在相邻的所述保护元件的连接点间。
4.如权利要求1或2所述的化合物半导体开关电路装置，其特征在于，所述高电阻体由第三传导区域构成。
5.如权利要求4所述的化合物半导体开关电路装置，其特征在于，所述开关元件是具有向所述衬底离子注入杂质而形成的沟道层的FET，所述第三传导区域由所述杂质的注入区域构成，具有与所述沟道层相同程度的峰值浓度。
6.如权利要求4所述的化合物半导体开关电路装置，其特征在于，所述开关元件是在所述衬底上层积有构成缓冲层、电子供给层、沟道层、阻挡层及盖层的半导体层的HEMT，所述第三传导区域是除去所述盖层而露出该盖层下的所述半导体层的区域。
7.如权利要求6所述的化合物半导体开关电路装置，其特征在于，所述第三传导区域的薄膜电阻比所述盖层的高。
8.如权利要求6所述的化合物半导体开关电路装置，其特征在于，构成所述第三传导区域的所述半导体层的最上层是所述阻挡层。
9.如权利要求6所述的化合物半导体开关电路装置，其特征在于，在所述阻挡层上配置InGaP层，构成所述第三传导区域的所述半导体层的最上层是该InGaP层。
10.如权利要求1或2所述的化合物半导体开关电路装置，其特征在于，所述高电阻体具有5KΩ以上的电阻值。
11.如权利要求1或2所述的化合物半导体开关电路装置，其特征在于，其具有连接于所述焊盘的配线，在所述焊盘及/或配线的周边配置有第四传导区域，所述第二杂质区域是所述第四传导区域的一部分。
12.如权利要求1或2所述的化合物半导体开关电路装置，其特征在于，向所述共通输入端子焊盘传送高频模拟信号。
13.如权利要求1或2所述的化合物半导体开关电路装置，其特征在于，所述高电阻体构成所述一个连接装置的一部分。
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