CN1794583B - 化合物半导体开关电路装置 - Google Patents

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Abstract

一种化合物半导体开关电路装置，在开关MMIC中，为提高静电击穿电压，有将控制电阻靠近共通输入端子焊盘配置，并利用焊盘的周边杂质区域连接保护元件的情况。但是，当输入到共通输入端子焊盘上的高频模拟信号泄漏到控制电阻上，而到达控制端子焊盘上时，存在插入损耗增大的问题。在控制端子焊盘的附近，从控制端子焊盘到保护元件之间的控制电阻上连接高电阻体。由此，即使高频模拟信号泄漏到控制电阻上，也可以通过高电阻体将其衰减。因此，实质上高频模拟信号不会传递到控制端子焊盘上，可抑制插入损耗的增大。

Description

化合物半导体开关电路装置
技术领域
本发明涉及化合物半导体开关电路装置，特别是涉及降低插入损耗的化合物半导体开关电路装置。
背景技术
在手机等移动体用通信设备中，多使用GHz带的微波，并在天线的切换电路或收发信息的切换电路等中多使用用于切换这些高频信号的开关元件。该元件由于使用高频，故多使用使用有镓·砷(GaAs)的场效应晶体管(下面称为FET)，由此，正在进行将上述开关电路本身集成化的单片式微波集成电路(MMIC)的开发。
如图13及图14，在化合物半导体装置中，为大幅提高静电击穿电压，在被保护元件的两个端子间连接n+/i/n+结构的保护元件200的技术已被公知。
图13是使用了GaAs FET的被称为SPDT(Single Pole Double Throw)的化合物半导体开关电路装置的电路概要图。
作为第一FET的FET1和作为第二FET的FET2的源极(或漏极)与共通输入端子IN连接，各FET1、FET2的栅极介由控制电阻R1、R2与第一控制端子Ctl1、第二控制端子Ctl2连接，而且，各FET的漏极(或源极)与第一输出端子OUT1、第二输出端子OUT2连接。
图14表示将图13的开关电路装置集成化了的化合物半导体芯片的一例。
在衬底周边，在FET1及FET2的周围设有作为共通输入端子IN、第一及第二输出端子OUT1、OUT2、第一及第二控制端子Ctl1、Ctl2的焊盘I、O1、O2、C1、C2。FET1的源极电极315及漏极电极316以使梳齿相互咬合的状态配置，在源极电极315及漏极电极316间配置栅极电极317。
为提高绝缘，在各焊盘330周边设置周边杂质区域350。而且，靠近共通输入端子焊盘I、第一及第二输出端子焊盘O1、O2配置作为杂质区域的 控制电阻R1、及R2。由此，将n+/i/n+结构的保护元件200连接在输入端子IN-第一控制端子Ctl1(第二控制端子Ctl2)间、第一输出端子OUT1(第二输出端子OUT2)-第一控制端子Ctl1(第二控制端子Ctl2)间，进行静电放电(例如参照专利文献1)。
专利文献1：特开2004-103786号公报
施加于共通输入端子IN-第一控制端子Ctl1(第二控制端子Ctl2)间的静电能量在作为这些端子的焊盘附近放电最有效。因此，优选将保护元件连接于焊盘附近。
为提高绝缘，在各焊盘周边配置有周边杂质区域350。另外，第一及第二控制端子焊盘C1、C2和FET1、FET2的各栅极电极通过各连接装置分别连接。该连接装置是通过杂质区域构成的具有规定电阻值的电阻(控制电阻)R1(R2)，防止高频信号从栅极电极泄漏到作为高频GND电位的控制端子上。
因此，将控制电阻R1(R2)沿共通输入端子焊盘I以4μm的分开距离近接配置。由此，控制电阻R1(R2)及周边杂质区域350和由其间的绝缘区域(GaAs衬底)构成的保护元件200连接于共通输入端子IN-第一控制端子Ctl1(第二控制端子Ctl2)之间。由此，上述图案可大幅提高静电击穿电压。
但是，当在第一控制端子焊盘Ctl1(第二控制端子焊盘Ctl2)附近，使控制电阻R1(R2)靠近共通输入端子焊盘I时，存在插入损耗增大的问题。
向共通输入端子IN传送作为输入信号的高频模拟信号。但是，由于控制电阻R1(R2)以4μm的距离靠近共通输入端子焊盘I，故存在输入信号的一部分泄漏到控制电阻R1(R2)上的情况。由于连接有控制电阻R1(R2)的第一控制端子Ctl1(第二控制端子Ctl2)是高频GND电位，故高频模拟信号介由控制电阻R1(R2)泄漏到第一控制端子Ctl1(第二控制端子Ctl2)上。
本来，开关MMIC的插入损耗仅由FET内部的寄生成分，即FET的寄生电阻成分、寄生电容成分、寄生电感成分决定，FET的性能决定开关MMIC的插入损耗。
但是，在图14的图案中，由于除FET以外的图案设计上的不良要因造成高频信号的泄漏，故插入损耗相应增大。即，图14的图案的开关MMIC的插入损耗，与仅由FET的寄生成分决定插入损耗时相比，大0.15dB，存在插入损耗劣化的问题。
发明内容
本发明是鉴于上述诸多问题而构成的，提供化合物半导体开关电路装置，其具有：多个开关元件；共通输入端子，其共通连接所述开关元件的源极或漏极；多个输出端子，其分别与所述开关元件的漏极或源极连接；多个控制端子，其分别与所述开关元件的栅极连接，其特征在于，将所述开关元件、分别连接所述各控制端子和对应该控制端子的所述开关元件的多个连接装置、作为所述各端子的多个焊盘、连接在一个所述连接装置和所述共通输入端子间且在第一传导区域及第二传导区域间配置有绝缘区域的保护元件集成在化合物半导体衬底上，所述一个连接装置在对应的所述控制端子和所述保护元件的连接点间串联连接有具有5KΩ以上电阻值的高电阻体。
根据发明，可得到以下的效果。
第一，在连接有保护元件的连接装置(控制电阻)上连接5KΩ以上的高电阻体。另外，高电阻体连接在控制端子焊盘附近、保护元件和控制端子焊盘之间。即，形成为在从控制端子焊盘到动作区域的连接装置中，从控制端子焊盘经过高电阻体，然后，连接保护元件的图案。
由此，即使共通输入端子焊盘I上的输入信号(高频模拟信号)介由保护元件泄漏到控制电阻R1(R2)上，也可通过高电阻体衰减泄漏的信号。因此，结果是输入信号不会泄漏到作为高频GND电位的控制端子Ctl1(Ctl2)上。因此，可不劣化插入损耗，而得到非常大的静电破坏防止效果。另外，高电阻体在短的距离具有高的电阻值且可配置于焊盘周边，因此，完全可以不必增加特别的空间而进行连接。
第二，将高电阻体连接于第一控制端子焊盘及第二控制端子焊盘附近。由此，可可靠到衰减对串联连接于高电阻体的低电阻体等连接装置泄漏的高频信号。如上所述，高频信号的泄漏中，共通输入端子焊盘上的输入信号(高频模拟信号)介由保护元件泄漏到控制电阻上的成分占其大部分。但实际上，高频信号介由衬底从传送高频信号的配线、电极、动作区域等也少量地泄漏到连接装置上。例如，在传送数瓦的大电力的高频信号时，不能无视该泄漏成分。
即，在高电阻体连接于距第一控制端子焊盘(第二控制端子焊盘也相同)远的位置，在高电阻体和第一控制端子焊盘之间连接低电阻体或配线等的情况下，高频信号介由衬底从传送高频信号的配线、电极、动作区域等向该低电阻体等泄漏。而且，泄漏的高频信号并没有被衰减而向第一控制端子焊盘泄漏。
因此，如本实施例，将高电阻体连接于距第一控制端子焊盘100μm以下的附近。由此，即使存在泄漏高频信号的低电阻体等，也可以缩短其距离(高电阻体到第一控制端子焊盘C1的距离)，高频信号泄漏的机会也少。
第三，通过离子注入形成动作区域的FET的情况下，高电阻体为注入区域，例如为具有与沟道层相同程度峰值浓度的杂质区域，可与沟道层由同一工序形成。低电阻体可与动作区域的源极区域或漏极区域由同一工序形成。因此，仅通过改变动作区域的离子注入图案而实施。
第四，在HEMT的情况下，高电阻体是通过设置除去盖层的凹槽部而使盖层下层的半导体层露出的区域。通过除去杂质浓度高的盖层，在作为高电阻体的区域，薄膜电阻高的沟道层成为主要的电流经路。沟道层由于比盖层薄膜电阻高数倍，因此，由比采用包括盖层的电阻层的情况更短的距离得到相同的电阻值。因此，可将在芯片内引导电阻的距离缩短为数分之一，在连接高的电阻的情况下，可抑制芯片面积的增大。另外，在除去盖层的对准标记的形成工序中，可同时形成凹槽部，故可不必特别追加新的工序，而形成高电阻体。
第五，通过在阻挡层上设置InGaP层，可将InGaP层作为蚀刻停止层使用，可提高工艺的稳定性。
第六，通过在阻挡层上设置InGaP层，并在凹槽部底部露出表面稳定的InGaP层，可可靠到保护其下的沟道层，可提高可靠性。
第七，通过除去盖层，使阻挡层在凹槽部底部露出，可可靠到形成几乎仅以沟道层为主要电流经路的电阻层。
另外，在作为阻挡层上的蚀刻停止层使用的InGaP层中掺杂有杂质的情况下，通过除去该InGaP层，将凹槽部底部为阻挡层，可进一步提高电阻元件的薄膜电阻。
附图说明
图1是用于说明本发明的电路图；
图2(A)是用于说明本发明的平面图，(B)是剖面图；
图3(A)是用于说明本发明的概念图，(B)是等效电路图，(C)是剖面图；
图4是用于说明本发明的剖面图；
图5(A)、(B)是用于说明本发明的剖面图；
图6(A)、(B)是用于说明本发明的剖面图；
图7(A)～(C)是用于说明本发明的剖路图；
图8(A)～(C)是用于说明本发明的剖面图；
图9是用于说明本发明的电路图；
图10是用于说明本发明的平面图；
图11是用于说明本发明的电路图；
图12(A)是用于说明本发明的平面图，(B)是剖面图；
图13是用于说明现有技术的电路图；
图14是用于说明现有技术的平面图。
符号说明
10  欧姆金属层
11  衬底
12  沟道层
13  第一源极电极
15  第二源极电极
14  第一漏极电极
16  第二漏极电极
17  栅极电极
18  源极区域
19  漏极区域
20  栅极金属层
30  焊盘金属层
31  GaAs衬底
32  缓冲层
33  电子供给层
34  衬垫层
35  沟道层
36  阻挡层
37  盖层
40  InGaP层
50  绝缘化层
60  氮化膜
100 动作区域
101 凹槽部
102 接触部
120 栅极配线
130 焊盘配线
150 周边杂质区域
200 保护元件
201 第一传导区域
202 第二传导区域
203 绝缘区域
315 源极电极
316 漏极电极
317 栅极电极
330 焊盘
350 周边杂质区域
400 动作区域
HR1、HR2、HR3  高电阻体
LR1、LR2、LR3  低电阻体
IN   共通输入端子
Ctl1 第一控制端子
Ctl2 第二控制端子
Ctl3 第三控制端子
OUT1 第一输出端子
OUT2 第二输出端子
OUT3 第三输出端子
I    共通输入端子焊盘
C1   第一控制端子焊盘
C2   第二控制端子焊盘
C3   第三控制端子焊盘
O1   第一输出端子焊盘
O2   第二输出端子焊盘
O3   第三输出端子焊盘
CR1  第一控制电阻
CR2  第二控制电阻
CR3  第三控制电阻
F1   第一开关元件
F2   第二开关元件
F3   第三开关元件
CP   连接点
具体实施方式
参照图1～图12详细说明本发明的实施例。
首先，参照图1～图4，以通过两个开关元件构成SPDT开关电路装置的情况为例说明本发明的第一实施例。
图1是表示化合物半导体开关电路装置的电路图。作为两个开关元件的FET(FET1、FET2)的源极电极(或漏极电极)与共通输入端子IN连接，FET1及FET2的栅极电极分别介由第一连接装置及第二连接装置与第一控制端子Ctl1、第二控制端子Ctl2连接。
而且，FET1及FET2的漏极电极(或源极电极)与第一和第二输出端子OUT1、OUT2连接。施加在第一和第二控制端子Ctl1、Ctl2上的控制信号为相辅信号，接通施加有H电平信号一侧的FET，将输入到共通输入端子IN上的高频模拟信号传递到任一侧的输出端子上。第一连接装置及第二连接装置分别是通过杂质区域形成的第一控制电阻CR1、第二控制电阻CR2。第一控制电阻CR1、第二控制电阻CR2为防止高频信号介由栅极电极对作为交流接地的控制端子Ctl1、Ctl2的直流电位泄漏而配置。
图2表示集成化了图1所示的化合物半导体开关电路装置的化合物半导体芯片的一例。图2(A)是平面图，图2(B)是动作区域a-a线剖面图。
如图2(A)，在GaAs衬底上配置进行开关的两个FET(FET1、FET2)。另外，在衬底周边设有作为共通输入端子IN、第一输出端子OUT1、第二输出端子OUT2、第一控制端子Ctl1、第二控制端子Ctl2的各焊盘I、O1、O2、C1、C2。
虚线所示的第二层金属层是在形成各FET的栅极电极的同时形成的栅极金属层(例如Pt/Mo)20。实线所示的第三层金属层是形成各元件的连接及焊盘的焊盘金属层(Ti/Pt/Au)30。第一层金属层是在衬底上欧姆连接的欧姆金属层(AuGe/Ni/Au)，形成各FET的源极电极、漏极电极等，但在图2(A)中由于和焊盘金属层30重合，故未图示。
FET1形成在由点划线包围的动作区域100。另外，FET1侧的第一控制端子焊盘1、第一控制电阻CR1、第一输出端子焊盘O1和FET2侧的第二控制端子焊盘2、第二控制电阻CR2、第二输出端子焊盘O2相对于芯片的中心对称配置。因此，下面对FET1侧进行说明，但FET2侧也相同。
动作区域100是在GaAs衬底11上离子注入了n型杂质的由点划线包围的长方形的区域，在动作区域100内选择地形成有由高浓度n型杂质区域形成的源极区域18及漏极区域19(参照图2(B))。
FET1中，从下侧延伸的梳齿状的三个焊盘金属层30是与第一输出端子焊盘O1连接的漏极电极16，在其下具有由欧姆金属层形成的漏极电极。另外，从上侧延伸的梳齿状的三个焊盘金属层30是与共通输入端子焊盘I连接的源极电极15，在其下具有由欧姆金属层形成的源极电极。
该两电极被配置成将梳齿相互咬合的形状，在其间5个梳齿状地配置有由栅极金属层20形成的栅极电极17，与动作区域100的一部分形成肖特基结。另外，从上侧延伸的正中的梳齿的源极电极15在FET1和FET2中通用，促进了芯片的小型化。
FET1的栅极电极17通过在动作区域100外由栅极金属层20构成的栅极配线120将各梳齿聚束。然后，介由第一控制电阻CR1与第一控制端子焊盘C1连接。
各FET的源极电极及漏极电极为欧姆金属层10及焊盘金属层30的两层电极结构。第二层的第二源极电极15及第二漏极电极16由焊盘金属层30 形成。第二源极电极15及第二漏极电极16通过在动作区域100外由焊盘金属层30构成的焊盘配线130将各梳齿聚束。
在GaAs衬底11上设置n型的沟道层12，在其两侧设置形成源极区域18及漏极区域19的高浓度的n型杂质区域。在沟道层12上肖特基结合栅极电极17。另外，在源极区域18及漏极区域19上设置由第一层的欧姆金属层10形成的源极电极13及漏极电极14。另外，如上所述，在其上设有由焊盘金属层30形成的源极电极15及漏极电极16，进行各元件的配线等(图2(B))。
为提高绝缘，在各焊盘周边及栅极配线120的周边配置作为高浓度杂质区域的周边杂质区域150。周边杂质区域150以流过直流电流的状态与各焊盘连接(下面称为直流连接)，在焊盘下的整个面(或焊盘周边)上从焊盘溢出而设置。另外，周边杂质区域可以以距焊盘5μm以下的距离分开而设置在其周边，并介由半绝缘衬底直流连接。同样，在栅极配线120上也直流连接周边杂质区域150。
第一控制电阻CR1由作为第一传导区域的低电阻体LR1构成，在其局部串联连接作为第三传导区域的高电阻体HR1。即，高电阻体HR1构成第一控制电阻CR1的一部分。同样，第二控制电阻CR2由作为第一传导区域的低电阻体LR2构成，在其局部串联连接作为第三传导区域的高电阻体HR2。即，高电阻体HR2构成第二控制电阻CR2的一部分。另外，关于高电阻体HR1、HR2后述。
低电阻体LR1是离子注入区域，也是与动作区域100的源极区域18及漏极区域19相同程度的高浓度(峰值浓度：1～1.5×1018cm-3)的杂质区域。是100Ω/□程度的低的薄膜电阻，具有3～5KΩ程度的电阻值。由于离子注入区域根据深度杂质浓度会改变，故离子注入区域的杂质浓度以峰值浓度来表示。低电阻体LR2也为相同的结构。另外，低电阻体LR1(LR2)可以非连续，并且，第一控制电阻CR1(第二控制电阻CR2)的一部分为金属配线也可以。
而且，保护元件200连接于共通输入端子焊盘I及第一输出端子焊盘OUT1的附近。
在此，说明保护元件200。图3是表示保护元件200的图。图3(A)是概念图，图3(B)是电路概要图，图3(C)是图2(A)的b-b线剖面图。
如图3(A)，保护元件200在第一传导区域201和第二传导区域202之间配置有绝缘区域203。第一传导区域201、第二传导区域202例如为高浓度的n型杂质区域。
第一杂质浓度(下面为第一n+型区域)201及第二传导区域(下面为第二n+型区域)202离开通过静电能量的距离，例如4μm程度而设置，该杂质浓度都为1×1017cm-3以上。另外，绝缘区域203接触并配置在第一n+型区域201及第二n+型区域202之间。在此，所谓绝缘区域203是没有完全电绝缘，而在半绝缘性衬底的一部分或在衬底上离子注入杂质而绝缘化的区域。另外，绝缘区域203的杂质浓度优选为1×1014cm-3以下程度，电阻率优选为1×106Ωcm以上。
图3(B)是将图2(A)中的FET的部分置换成内部等效电路的图。在构成开关MMIC的FET中，在考虑静电击穿电压时，栅极肖特基结为相反的偏压状态。即，此时的等效电路形成为在栅极电极-源极电极间及栅极电极-漏极电极间连接有肖特基势垒二极管115的电路。
在FET中，静电击穿电压最低的部分是栅极电极和动作区域100的肖特基结部分。即，施加于栅极端子G-漏极端子D间、或栅极端子G-源极端子S间的静电能量到达栅极肖特基结时，如果到达的静电能量超过栅极电极和源极电极间、或栅极电极和漏极电极间的静电击穿电压，则导致栅极肖特基结的破坏。
在此，共通输入端子IN-第一控制端子Ctl1间对应于FET1的源极电极-栅极电极(或栅极电极-漏极电极)间。另外，FET2侧也相同。
即，在施加于共通输入端子IN-第一控制端子Ctl1间的静电能量到达FET1的栅极电极17-漏极电极16间、或栅极电极17-源极电极15间之前，在其到达过程中将静电能量衰减。
因此，在其间连接保护元件200。由此，可通过保护元件200将施加于肖特基势垒二极管115上的静电能量放电，可防止静电破坏。
图3(C)是图2(A)的b-b线剖面图。下面省略说明，而第二控制电阻CR2侧也相同。
构成第一控制电阻CR1的低电阻体LR1与动作区域100的源极区域18及漏极区域19相同，是高浓度的例如n型杂质区域(n+型区域)。另外，在各焊盘的周边及与焊盘连接的配线的周边配置有作为第四传导区域的周 边杂质区域150。周边杂质区域150是为使从各焊盘及配线不泄漏高频信号，作为绝缘对策而设置的高浓度的n型杂质区域(n+型区域)。
周边杂质区域150与各焊盘直流连接，在焊盘下的整个面(或焊盘下的周边)从焊盘溢出而设置。另外，也可以从焊盘分开5μm以下程度，设于焊盘的周边。
如图所示，各焊盘的焊盘金属层30与GaAs半绝缘性衬底形成肖特基结，并且周边杂质区域150和各焊盘也形成肖特基结。
如图3(C)，低电阻体LR1从共通输入端子焊盘I的周边杂质区域150分开4μm而配置。由此，将低电阻体LR1作为第一n+型区域201，将接近的周边杂质区域1 50作为第二n+型区域202，将半绝缘性衬底11作为绝缘区域203，构成n+/i/n+结构的保护元件200。即，在共通输入端子IN-控制端子Ctl1间、即FET1的源极-漏极端子间(或漏极-栅极端子间)连接保护元件200。
另外，可连接在靠近共通输入端子焊盘I且从施加信号的第一控制端子焊盘C1到动作区域100的路径中。由此，可将施加在开关电路装置上的静电能量在到达动作区域之前衰减。
在此，由于保护元件200沿焊盘接近的距离长时，能衰减更多的静电能量，故其距离优选为10μm以上。
这样，通过靠近共通输入端子焊盘I，并在共通输入端子焊盘I和第一控制端子焊盘C1间连接保护元件200，可大幅提高静电击穿电压。
另外，也可以将低电阻体LR1靠近第一输出端子焊盘O1而配置，并在第一控制端子Ctl1-第一输出端子OUT1之间连接保护元件200(参照图2(A))。由此，在FET1的栅极-漏极端子间及栅极-源极端子间两处连接保护元件200，可提高开关电路装置的静电击穿电压的最低值。
本实施例的保护元件200通过例如将周边杂质区域150和低电阻体LR1靠近配置而构成，是具有规定长度的元件。而且，在第一连接装置CR1的经路上，将靠近保护元件200的第一控制端子焊盘C1的一侧的端部设为第一控制电阻CR1和保护元件200的连接点CP。另外，第二控制电阻CR2中也相同。
通过连接保护元件200，可大幅提高开关MMIC的静电击穿电压。相反，如上所述，共通输入端子焊盘I上的输入信号介由靠近的低电阻体LR1、LR2 泄漏到第一控制端子焊盘C1及第二控制端子焊盘C2上。
因此，在本实施例中，在第一控制端子Ctl1和保护元件的连接点CP、及第二控制端子Ctl2和保护元件200的连接点CP之间分别连接高电阻体HR1、HR2。具体地说，如图，在距第一控制端子焊盘C1、第二控制端子焊盘C2例如100μm以内的附近，在第一控制端子焊盘C1、第二控制端子焊盘C2和保护元件200之间分别连接高电阻体HR1、HR2。
图4表示图2(A)的c-c线剖面图。
如图，高电阻体HR1是与动作区域100的沟道层12相同程度的较低浓度(峰值浓度：2～4×1017cm-3)(高薄膜电阻)的n型杂质区域。薄膜电阻为1KΩ/□程度，具有5KΩ以上(例如10KΩ程度)的电阻值。高电阻体HR2也为相同的结构。另外，在本实施例中，在图2中，分别表示HR1、HR2的矩形本身不具有图案上的意义。
而且，高电阻体HR1、HR2分别连接在第一控制端子焊盘C1及第二控制端子焊盘C2附近的第一控制端子焊盘C1、第二控制端子焊盘C2和与共通输入端子焊盘I连接的保护元件200之间。即，高电阻体HR1(HR2)连接于从第一控制端子焊盘C1(第二控制端子焊盘C2)到连接在最靠近第一控制端子焊盘C1(第二控制端子焊盘C2)的位置上的保护元件200的经路上。
由此，可可靠地衰减对控制电阻泄漏的高频信号。第一控制电阻CR1(第二控制电阻CR2)串联连接高电阻体HR1，由低电阻体LR1或焊盘金属层形成的配线等构成。
如上所述，高频信号的泄漏中，共通输入端子焊盘I上的输入信号(高频模拟信号)介由保护元件泄漏到控制电阻CR1(CR2)上的成分占其大部分。但实际上介由衬底从传送高频信号的配线、电极、动作区域等也有少量的高频信号泄漏到连接装置上。例如，当传送数瓦的大电力的高频信号时，则不能无视该泄漏成分。即，高电阻体HR1连接于距第一控制端子焊盘C1(第二控制端子焊盘C2)远的位置，在高电阻体HR1和第一控制端子焊盘C1之间连接例如低电阻体或配线等的情况下，高频信号介由衬底从传送高频信号的配线、电极、动作区域等向该低电阻体等泄漏。而且，泄漏的高频信号不衰减地向第一控制端子焊盘C1(第二控制端子焊盘C2)泄漏。
因此，如本实施例，将高电阻体连接于距第一控制端子焊盘C1(第二 控制端子焊盘C2)100μm以下的附近。由此，即使存在泄漏高频信号的低电阻体LR1(LR2)等，也可以缩短其距离(从高电阻体到第一控制端子焊盘C1的距离)，高频信号泄漏的机会也少。
即，在将开关MMIC的第一及第二控制端子焊盘C1、C2和栅极电极连接，构成控制信号线的第一控制电阻CR1及第二控制电阻CR2中，在控制端子焊盘的附近连接5KΩ以上的高电阻体HR1、HR2。
通过这样的设计，即使从共通输入端子焊盘I向低电阻体LR1(LR2也相同)泄漏高频模拟信号，也可通过5KΩ程度以上的高电阻体HR1(HR2)将泄漏的信号衰减。因此，泄漏的高频信号实际上不能到达第一控制端子焊盘C1(第二控制端子焊盘)。因此，来自共通输入端子焊盘I的高频信号不会向作为高频GND电位的第一控制端子焊盘C1泄漏(第二控制端子焊盘C2)。即，可抑制共通输入端子IN-第一输出端子OUT1(第二输出端子OUT2)间的插入损耗的增加。
另外，如上所述，高电阻体HR1、HR2为与沟道层12相同程度的杂质浓度。由此，可以短的距离得到高的电阻值，故可在焊盘周边空的空间进行配置，可不增大芯片尺寸而抑制插入损耗的增加。另外，在工艺上可通过仅改变形成沟道层12的掩模图案而形成高电阻体HR1、HR2。
为仅通过低电阻体LR1(LR2)得到高的电阻值(5KΩ以上)，需要使其宽度非常窄或充分确保长度。实际上，由于构图的微细化有限，故必须以长度确保所希望的电阻值。但是，在从连接点CP到控制端子焊盘C1、或从连接点CP到控制端子焊盘C2的经路中的空间，分别不能收纳5KΩ以上的电阻。因此，仅为配置5KΩ以上的电阻，而需要准备特别的空间，从而使芯片面积增大。因此，如本实施例，由高电阻体HR1、HR2构成5KΩ以上的电阻。由此，可充分纳入于从连接点CP到控制端子焊盘C1、或从连接点CP到控制端子焊盘C2的经路中的空间，故不必特意增大芯片尺寸。
这样，在本实施例中，在第一控制端子Ctl1(第二控制端子Ctl2)和共通输入端子IN之间连接保护元件200。保护元件200将低电阻体LR1(LR2)靠近共通输入端子焊盘IN而配置，由周边杂质区域150和GaAs衬底11构成。
由此，可大幅提高静电击穿电压。但是，另一方面，由于共通输入端子焊盘I和低电阻体LR1(LR2)靠近地设置，故作为输入信号的高频模拟信 号会泄漏到第一控制端子焊盘C1(第二控制端子焊盘C2)上。
因此，在保护元件200和第一控制端子焊盘C1间的第一控制电阻CR1上连接具有5KΩ以上电阻值的高电阻体HR1(HR2)。由此，当高频模拟信号泄漏到作为保护元件200一侧端子的低电阻体LR1上时，可通过高电阻体HR1将其衰减。因此，实质上高频模拟信号不会向第一控制端子焊盘C1泄漏。因此，通过保护元件200大幅提高静电击穿电压的同时，可通过高电阻体HR1防止共通输入端子IN-第一输出端子OUT1(第二输出端子OUT2)间的插入损耗的劣化。
其次，参照图5说明第二实施例。第二实施例是在两个开关元件上采用HEMT的实施例。另外，与第一实施例重复的部分省略说明。
在HEMT的情况下，开关电路装置的电路图及平面图也与图1及图2(A)相同。图5分别表示图2(A)的a-a线(图5(A))、b-b线(图5(B))剖面图。
如图5(A)，衬底具有如下结构，即在半绝缘性GaAs衬底31上层积非掺杂的缓冲层32，在缓冲层32上依次层积有作为电子供给层的n+AlGaAs层33、作为沟道(电子飞渡)层的非掺杂InGaAs层35、作为电子供给层的n+AlGaAs层33。在电子供给层33和沟道层35之间配置衬垫层34。
缓冲层32是没有添加杂质的高电阻层，其膜厚为数千程度。在电子供给层33上层积作为阻挡层36的非掺杂的AlGaAs层，确保规定的耐压和夹断电压。另外，在最上层层积作为盖层的n+GaAs层37。在盖层37中添加有高浓度的杂质，其杂质浓度为1～5×1018cm-3程度。
电子供给层33、阻挡层36、衬垫层34使用禁带宽度比沟道层35大的材料。另外，在电子供给层33中添加有2～4×1018cm-3程度的n型杂质(例如Si)。
而且，通过这样的结构，从作为电子供给层33的n+AlGaAs层的施主杂质产生的电子向沟道层35侧移动，形成作为电流通路的沟道。其结果是电子和施主离子以异质结界面为界，空间性分离。电子飞渡沟道层35，但由于不存在施主离子，故库仑散射的影响非常少，可具有高电子移动度。
HEMT的动作区域100通过由到达缓冲层32的绝缘化区域(下面，符号50相同)50分离而形成。下面，HEMT的动作区域100是指，通过绝缘化层50分离，配置有HEMT的源极电极13、15、漏极电电极14、16及栅 极电极17的区域的半导体层。即，将电子供给层33、沟道(电子飞渡)层35、衬垫层34、阻挡层36、盖层37等构成HEMT的各半导体层全部包括的作为总体的区域设为动作区域100。
绝缘化层50没有完全电绝缘，是通过离子注入杂质，在外延层上设置载流子陷阱而绝缘化的区域。即，在绝缘化层50上也存在作为外延层的杂质，但通过为绝缘化的B+注入而没有被活性化。
即，通过在图2(A)的点划线所示的区域的外周形成绝缘化层50，分离HEMT的动作区域100。
如图5(A)，通过除去动作区域100的添加有高浓度杂质的盖层37，设置源极区域37s及漏极区域37d。在源极区域37s及漏极区域37d上连接有由作为第一层金属层的欧姆金属层10形成的源极电极13、漏极电极14，并在其上层由焊盘金属层30形成源极电极15、漏极电极16，
另外，通过进行蚀刻，除去在动作区域100配置栅极电极17的部分的盖层37，使非掺杂AlGaAs层36露出，肖特基连接作为第二层金属层的栅极金属层20，形成栅极电极17。
HEMT的外延结构含有盖层37。由于盖层37的杂质浓度为1～5×1018cm-3程度的高浓度，故配置有盖层37的区域在功能上可称为高浓度杂质区域。
即，在HEMT中，焊盘或配线周边的周边杂质区域150也通过由绝缘化层50分离而形成。另外，第一控制电阻CR1(第二控制电阻CR2)也通过确保具有所希望电阻值的距离(长度)及宽度，由绝缘化层50将周围分离而形成。
即，在实施例中，HEMT的杂质区域是指通过B+注入没有绝缘化的全部区域。
图5(B)表示图2(A)的b-b线剖面图。
与第一实施例相同，将分别构成第一控制电阻CR1、第二控制电阻CR2的低电阻体LR1、LR2从共通输入端子焊盘I的周边杂质区域150离开4μm配置(参照图2(A))。
由此，低电阻体LR1(LR2)构成第一n+型区域201，接近的周边杂质区域150构成第二n+型区域202。在此，如上所述，在HEMT的情况下，通过将绝缘化层50形成为所希望的图案，分离杂质区域。即，在杂质区域 周围配置绝缘化层50，该绝缘化层50构成保护元件200的绝缘区域203。
即，在共通输入端子IN-控制端子Ctl1间，即FET1的源极-栅极端子间(或漏极-栅极端子间)连接n+/i/n+结构的保护元件200，可大幅提高开关MMIC静电击穿电压。
另外，将低电阻体LR1靠近第一输出端子焊盘O1配置，在第一控制端子Ctl1-第一输出端子OUT1间连接保护元件200。由此，可提高开关MMIC静电击穿电压的最低值。
而且，在第一控制端子CR1及第二控制端子CR2上分别连接高电阻体HR1、HR2。下面，由于FET2侧与FET1侧相同，故省略说明。
高电阻体HR1与构成第一控制电阻CR1的低电阻体LR1串联连接，并连接于第一控制端子焊盘C1和靠近第一控制端子焊盘C1的保护元件200之间连接。
参照图6说明第二实施例的高电阻体。图6(A)是图2(A)的c-c线剖面图，图6(B)是图2(A)的d-d线剖面图。另外，高电阻体HR1、HR2为相同的结构。
本实施例的高电阻体HR1是由绝缘化层50分离的第三传导区域，由除去盖层37，露出盖层37下面的半导体层的区域构成。
即，高电阻体HR1具有蚀刻了盖层37的凹槽部101，在凹槽部101两端残存有用于连接的作为接触部102的盖层37。如图，接触部102是直接与低电阻体LR1的盖层37连续连接，或设置电阻元件电极(未图示)，用于与配线M连接的区域。在设置电阻元件电极的情况下，可通过HEMT的作为第一层金属层的欧姆金属层10及作为第三层金属层的焊盘金属层30，与源极电极及漏极电极同样地形成。
另外，如图，当高电阻体HR1的接触部102和低电阻体LR1连接时，其分界不明确，而在此将为接触电阻元件电极需要的最小限的区域(在此例如长度3μm程度)为止为接触部102。
而且，在图中的该情况下，在凹槽部101的底部露出阻挡层36。这样，通过设置露出阻挡层36的凹槽部101，将接触部102、沟道层35为电阻体的电流经路，沟道层35成为实质的电阻层。而且，由于沟道层35比盖层37其薄膜电阻比盖层37高数倍(例如400Ω/□)，由此，能够以短的距离得到具有高电阻值的高电阻体HR1。在本实施例中，通过设置凹槽部101，构 成薄膜电阻Rs＝400Ω/□程度的高电阻体HR1。凹槽部101例如为50μm程度的长度。
由此，即使从共通输入端子焊盘I向靠近的低电阻体LR1泄漏高频模拟信号，也可以通过5KΩ程度以上的高电阻体HR1衰减泄漏的信号。因此，泄漏的高频信号实际上不会达到第一控制端子焊盘C1上。因此，来自共通输入端子焊盘I的高频信号不会泄漏到作为高频GND电位的第一控制端子焊盘C1上。即，可抑制共通输入端子IN-第一输出端子OUT1(第二输出端子OUT2)间的插入损耗的增加。
另一方面，如图6(B)，低电阻体LR1确保必要的距离(长度)和宽度，如图6(A)，通过由绝缘化层50分离周围形成。低电阻体LR1由于残留有盖层37，故高电阻体HR1的接触部102和盖层37连续。
构成低电阻体LR1的杂质区域的结构与HEMT的外延结构相同。因此，包括盖层37(杂质浓度1～5×1018cm-3程度)，在功能上可称为高浓度杂质区域。
由于盖层37杂质浓度高，且厚度也厚，故盖层37构成低电阻体LR1的主要电流经路。在此，薄膜电阻Rs＝100KΩ/□程度。
要仅通过低电阻体LR1得到高的电阻值(5KΩ以上)，需要使其宽度变窄或充分确保长度。而实际上由于构图的微细化有限，故需要通过长度确保所希望的电阻值。因此，当电阻变大时，在芯片上，不能纳入焊盘或元件的间隙间，仅为配置电阻，需要准备特别的空间，存在芯片面积变大的问题。
即，如果仅由低电阻体LR1(LR2)构成5 KΩ以上的电阻，则不能纳入从连接点CP到第一控制端子焊盘C1、或从连接点CP到第二控制端子焊盘C2的经路中的空间。因此，在本实施例中，采用除去盖层37，将薄膜电阻高的沟道层35作为实质的电阻层的高电阻体HR1(HR2)。由此，充分纳入从连接点CP到第一控制端子焊盘C1、或从连接点CP到第二控制端子焊盘C2的经路中的空间，故不必特意增大芯片尺寸。即，即使为高的电阻值，也可以抑制芯片面积的增大，并可衰减高频模拟信号。
图7表示本发明的第三实施例。图7表示图2(A)的d-d线剖面图(图7A)，b-b线剖面图(图7(B))，a-a线剖面图(图7(C))。
第三实施例为如下结构，在第二实施例的阻挡层36上设置InGaP层40，在高电阻体HR1(HR2也相同)的凹槽部101底部露出InGaP层40。
由此，容易氧化的作为AlGaAs层的阻挡层36由表面状态稳定的InGaP层40覆盖，故与第一实施例相比，可得到可靠性好的电阻。
另外，GaAs盖层37在形成凹槽部101时，可以湿蚀刻简单地进行与InGaP层的选择比非常大的选择蚀刻。因此，可形成廉价且再现性好的凹槽部101。
此时，在动作区域100中，除去InGaP层40，露出阻挡层36，形成栅极电极17。此时，通过InGaP层40保护阻挡层36直到蒸镀栅极金属层20之前为止，故可提高HEMT的特性。
图8表示本发明的第四实施例。图8表示图2(A)的d-d线剖面图(图8A)，b-b线剖面图(图8(B))，a-a线剖面图(图8(C))。
第四实施例为如下结构，在第二实施例的阻挡层36上设置InGaP层40，并蚀刻盖层37及InGaP层40，设置凹槽部101。即，在高电阻体HR1(HR2也相同)的凹槽部101底部露出阻挡层36的结构。
同样，在设有InGaP层40的第三实施例中，不仅沟道层35，高浓度的InGaP层也构成电阻层，因此，存在比第二实施例低若干薄膜电阻的问题。另一方面，在第四实施例中，在凹槽部101中，由于高浓度InGaP层40也被除去，故与第一实施例相同，实质上几乎可仅将沟道层35设为电阻层。因此，薄膜电阻与第二实施例相同，与第三实施例相比，可提高薄膜电阻值。即，能够以与第三实施例相同的长度或宽度提高电阻值。
此时，在动作区域100中，除去InGaP层40，使阻挡层36露出，形成栅极电极17，可通过InGaP层40保护阻挡层36直到蒸镀栅极金属层20之前，可提高HEMT的特性。
之后的实施例表示开关MMIC不同的图案。另外，与图2相同的构成要素使用相同符号。
图9及图10表示由多段连接FET的两个开关元件构成的大功率的SPDT。图9是表示第五实施例的开关MMIC的一例的电路图。
开关MMIC由分别三段串联连接有FET的第一FET群F1和第二FET群F2构成。另外，第一FET群F1的一端的FET的源极电极(或漏极电极)和第二FET群F2的一端的FET的源极电极(或漏极电极)与共通输入端子IN连接。另外，第一FET群F1的三个FET的栅极电极分别介由第一控制电阻CR1与第一控制端子Ctl1连接。第二FET群F2的三个栅极电极分别 介由第二控制电阻CR2与第二控制端子Ctl2连接。另外，第一FET群F1的另一端的FET的漏极电极(或源极电极)与第一输出端子OUT1连接，第二FET群F2的另一端的FET的漏极电极(或源极电极)与第二输出端子OUT2连接。
施加于第一及第二控制端子Ctl1、Ctl2上的控制信号是相辅信号，接通施加有H电平信号的一侧的FET群，将输入到共通输入端子IN上的高频模拟信号传递到任一侧的输出端子上。电阻为防止高频信号介由栅极电极对作为交流接地的控制端子Ctl1、Ctl2的直流电位泄漏而配置。
这样，以串联多段连接的第一FET群F1中、FET1-1的源极电极作为FET群F1的源极S与共通输入端子IN连接，各FET1-1、FET1-2、FET1-3的栅极电极共通作为FET群F1的栅极G与控制端子Ctl1连接，FET1-3的漏极电极作为FET群F1的漏极D与输出端子OUT1连接(第二FET群F2也相同)。
图10是将图9的电路集成在一个芯片上的开关MMIC的平面图。在GaAs衬底上配置进行开关的两个FET群(第一FET群F1、第二FET群F2)。第一FET群F1是例如串联连接FET1-1、FET1-2、FET1-3三个FET的群。第二FET群F2是串联连接FET2-1、FET2-2、FET2-3的群。在构成各FET群的六个栅极电极上分别连接有第一控制电阻CR1、第二控制电阻CR2。另外，在衬底周边设有与共通输入端子IN、输出端子OUT1、OUT2连接的电极焊盘I、O1、O2、和分别与控制端子Ctl1及Ctl2连接的两个电极焊盘C1及C2。
虚线所示的由第二层金属层形成的配线是在形成各FET的栅极电极的同时形成的栅极金属层(例如Pt/Mo)20，实线所示的由第三层金属层形成的配线是进行各元件的连接及焊盘的形成的焊盘金属层(Ti/Pt/Au)30。作为第一层金属层，且与衬底进行欧姆接触的欧姆金属层(AuGe/Ni/Au)是形成各FET的源极电极、漏极电极等的层，图10中由于与焊盘金属层重叠，故未图示。
第一FET群F1及第二FET群F2相对于芯片的中心线对称配置，由于结构相同，故下面对第一FET群F1进行说明。FET1-1中，从上侧延伸的梳齿状的三个焊盘金属层30是与共通输入端子焊盘I连接的源极电极15(或漏极电极)，在其下有由欧姆金属层形成的源极电极(或漏极电极)。另外， 从下侧延伸的梳齿状的三个焊盘金属层30是FET1-1的漏极电极16(或源极电极)，在其下有由欧姆金属层形成的漏极电极(或源极电极)。该两电极配置成将梳齿相互咬合的形状，在其间以五个梳齿形状配置有由栅极金属层20形成的栅极电极17。
动作区域100例如通过向GaAs衬底进行离子注入而在点划线区域形成。或者，在GaAs衬底上层积多个半导体层，通过由绝缘化层50分离，形成于点划线区域。
在FET1-2中，从上侧延伸的三个源极电极15(或漏极电极)与FET1-1的漏极电极16连接。在此，由于该电极只不过是高频信号的通过点，而通常不必导出到外部，故不设置焊盘。另外，从下侧延伸的三个漏极电极16(或源极电极)与FET1-3的源极电极15连接。该电极同样也只不过是高频信号的通过点，通常不必导出到外部，故不设置焊盘。在该两电极下具有欧姆金属层。它们被配置成将梳齿咬合的形状，在其间以五个梳齿形状配置有由栅极金属层20形成的栅极电极17。多段串联连接有FET的开关电路装置与FET1段的开关电路装置相比，由于在断开FET群时，可承受更大的电压振幅，故构成高输出的开关电路装置。此时，在串联连接FET时作为连接部的FET的源极电极或漏极电极通常不必导出到外部，故不必设置焊盘。
FET1-3中，从上侧延伸的梳齿状的三个焊盘金属层30是源极电极15(或漏极电极)，在其下有由欧姆金属层形成的源极电极13(或漏极电极)。另外，从下侧延伸的梳齿状的三个焊盘金属层30是与输出端子焊盘O1连接的漏极电极16(或源极电极)，在其下有由欧姆金属层形成的漏极电极14(或源极电极)。该两个电极被配置成将梳齿咬合的形状，在其间以五个梳齿形状配置有由栅极金属层20形成的栅极电极17。
另外，图的e-e线剖面图，在通过离子注入形成动作区域100的FET的情况下与图2(B)相同，在HEMT的情况下与图5(A)相同。
第一FET群F1的各FET的栅极电极17在动作区域100外通过由栅极金属层20构成的栅极配线120将梳齿聚束，通过第一控制电阻CR1与第一控制端子焊盘C1连接。
第一控制电阻CR1由低电阻体LR1构成，在其局部串联连接有高电阻体HR1。
而且，将第一控制电阻CR1的低电阻体LR1沿共通输入端子焊盘I接 近配置。由此，在共通输入端子焊盘I-第一控制端子焊盘C1间连接保护元件200。另外，图10的f-f线剖面图与图3(C)或图5(B)相同。由此，可大幅提高静电击穿电压。
另外，靠近第一输出端子焊盘O1配置低电阻体LR1，在第一控制端子Ctl1-第一输出端子OUT1间连接保护元件200。由此，可提高开关电路装置的静电击穿电压的最低值。
高电阻体HR1在第一控制端子焊盘C1附近、在第一控制端子焊盘C1和最接近第一控制端子焊盘C1的保护元件200之间连接。
高电阻体HR1的图10的g-g线剖面图与图4或图6(A)相同。即，在通过进行离子注入形成动作区域100的FET的情况下(图4)的高电阻体HR1通过向GaAs衬底离子注入与形成沟道层12的杂质相同的杂质，并构成与沟道层12相同的峰值浓度，形成5KΩ以上的电阻值。
另外，在HEMT的情况(图6(A))下的高电阻体HR1，由绝缘化层50将周围分离，并蚀刻盖层37，形成凹槽部101，形成5KΩ以上的电阻值。HEMT的情况下，图10的h-h线剖面图与图6(B)相同。如图6(B)，在凹槽部101露出其下层的半导体层，并将盖层37的下层的半导体层作为电阻层，故能够以短的距离提高电阻值。
当仅由低电阻体LR1(LR2)构成5KΩ以上的电阻时，不能收纳于从连接点CP到第一控制端子焊盘C1(第二控制端子焊盘C2也相同)的经路中的空间内。如本实施例，通过由高电阻体HR1(HR2)构成5KΩ以上的电阻，可不特意增大芯片尺寸而进行配置。
而且，高电阻体HR1连接在从第一控制端子焊盘C1到连接于最接近第一控制端子焊盘C1的位置的保护元件200的经路上。
由此，即使输入到共通输入端子焊盘I上的高频模拟信号泄漏到低电阻体LR1上，也可以通过高电阻体HR1将其衰减。因此，实质上高频模拟信号不会泄漏到第一控制端子焊盘C1上，可抑制共通输入端子IN-第一输出端子OUT1(第二输出端子OUT2)间的插入损耗的增大。
另外，在HEMT的情况下的衬底结构及高电阻体HR1可以为与第三实施例及第四实施例相同的结构。
图11及图12表示具有三个开关元件的SP3T(Single Pole Three Throw)。图11是表示第六实施例的开关MMIC的一例的电路图。
开关MMIC分别三段串联连接FET，由构成开关元件的第一FET群F1、第二FET群F2、第三FET群F3构成。另外，第一FET群F1的一端的FET的源极电极(或漏极电极)、第二FET群F2的一端的FET的源极电极(或漏极电极)及第三FET群F3的一端的FET的源极电极(或漏极电极)与共通输入端子IN连接。另外，第一FET群F1的三个FET的栅极电极分别介由第一控制电阻CT1与第一控制端子Ctl1连接，第二FET群F2的三个栅极电极分别介由第二控制电阻与第二控制端子Ctl2连接。另外，第三FET群F3的三个栅极电极分别介由第三控制电阻与第三控制端子Ctl3连接。
另外，第一FET群F1另一端的FET的漏极电极(或源极电极)与第一输出端子OUT1连接。第二FET群F2的另一端的FET的漏极电极(或源极电极)与第二输出端子OUT2连接，第三FET群F3的另一端的FET的漏极电极(或源极电极)与第三输出端子OUT3连接。
施加于第一、第二及第三控制端子Ctl1、Ctl2、Ctl3上的控制信号的任一个是H电平，其它是L电平的组合，接通施加有H电平信号的FET群，将输入到共通输入端子IN上的高频模拟信号传递到任一的输出端子上。电阻为防止高频信号介由栅极对作为交流接地的控制端子Ctl1、Ctl2、Ctl3的直流电位泄漏而配置。
图12是将图11的电路集成化在一个芯片上的开关MMIC的图，图12(A)是平面图，图12(B)是图12(A)的k-k线剖面图。
在GaAs衬底上配置进行开关的三个FET群。第一FET群F1是例如串联连接FET1-1、FET1-2、FET1-3三个FET的群。第二FET群F2是例如串联连接FET2-1、FET2-2、FET2-3的群。第三FET群F3是例如串联连接FET3-1、FET3-2、FET3-3的群。
在构成各FET群的九个栅极电极上分别连接有第一控制电阻CR1、第二控制电阻CR2、第三控制电阻CR3。另外，在衬底周边设有与共通输入端子IN、输出端子OUT1、OUT2连接的电极焊盘I、O1、O2、和分别与控制端子Ctl1、Ctl2及Ctl3连接的三个电极焊盘C1、C2及C3。
虚线所示的由第二层金属层形成的配线是在形成各FET的栅极电极的同时形成的栅极金属层(例如Pt/Mo)20，实线所示的由第三层金属层形成的配线是进行各元件的连接及焊盘的形成的焊盘金属层(Ti/Pt/Au)30。作为第一层金属层，且与衬底进行欧姆接触的欧姆金属层(AuGe/Ni/Au)是形 成各FET的源极电极、漏极电极等的层，图12中由于与焊盘金属层重合，故未图示。
由于第一FET群F1、第二FET群F2、第三FET群F3结构相同，故下面主要对第一FET群F1进行说明。FET1-1中，从上侧延伸的梳齿状的三个焊盘金属层30是与共通输入端子焊盘I连接的源极电极15(或漏极电极)，在其下具有由欧姆金属层形成的源极电极(或漏极电极)。另外，从下侧延伸的梳齿状的三个焊盘金属层30是FET1-1的漏极电极16(或源极电极)，在其下具有由欧姆金属层形成的漏极电极(或源极电极)。该两个电极被配置成将梳齿咬合的形状，在其间以五个梳齿形状配置有由栅极金属层20形成的栅极电极17。
动作区域100例如通过对GaAs衬底进行离子注入在点划线的区域形成。或者，在GaAs衬底上层积多个半导体层，通过由绝缘化层50分离，在点划线区域形成。
在FET1-2中，从上侧延伸的三个源极电极15(或漏极电极)与FET1-1的漏极电极16连接。在此，由于该电极只不过是高频信号的通过点，通常不必导出到外部，故不设置焊盘。另外，从下侧延伸的三个漏极电极16(或源极电极)与FET1-3的源极电极15连接。该电极同样也只不过是高频信号的通过点，而通常不必导出到外部，故不设置焊盘。在该两电极下具有欧姆金属层。它们被配置成将梳齿咬合的形状，并在其间以五个梳齿形状配置有由栅极金属层20形成的栅极电极17。多段串联连接有FET的开关电路装置与FET1段的开关电路装置相比，在断开FET群时，可承受更大的电压振幅，故构成高输出的开关电路装置。此时，在串联连接FET时，作为连接部的FET的源极电极或漏极电极通常不必导出到外部，故不必设置焊盘。
FET1-3中，从上侧延伸的梳齿状的三个焊盘金属层30是源极电极15(或漏极电极)，在其下具有由欧姆金属层形成的源极电极13(或漏极电极)。另外，从下侧延伸的梳齿状的三个焊盘金属层30是与输出端子焊盘O1连接的漏极电极16(或源极电极)，在其下具有由欧姆金属层形成的漏极电极14(或源极电极)。该两电极被配置成将梳齿咬合的形状，在其间以五个梳齿形状配置有由栅极金属层20形成的栅极电极17。
另外，图的i-i线剖面图，在通过离子注入形成动作区域100的FET的情况下与图2(B)相同，在HEMT的情况下与图5(A)相同。
第一FET群F1的各FET的栅极电极17在动作区域100外通过由栅极金属层20构成的栅极配线120将梳齿聚束，通过第一控制电阻CR1与第一控制端子焊盘C1连接。
第一控制电阻CR1由低电阻体LR1构成，在其局部串联连接有高电阻体HR1。
而且，将第一控制电阻CR1的低电阻体LR1沿共通输入端子焊盘I接近配置。由此，在共通输入端子焊盘I-第一控制端子焊盘C1间连接保护元件200。另外，图12的j-j线剖面图与图3(C)或图5(B)相同。由此，可大幅提高静电击穿电压。
在此，第三FET群F3中，不能将低电阻体LR3靠近共通输入端子焊盘I配置。因此，利用与共通输入端子焊盘I连接的焊盘配线130。即，在焊盘配线130的周边设置周边杂质区域150，并靠近它配置低电阻体LR3。
由此，如图12(B)，可通过低电阻体LR3和焊盘配线130的周边杂质区域150及绝缘区域203(GaAs衬底11或绝缘化层50)连接保护元件200。另外，图12(B)表示对GaAs衬底离子注入n型杂质的情况，但在HEMT的情况下，在周围设置绝缘化层50，将周边杂质区域150及低电阻体LR3分离。
另外，将低电阻体LR1靠近第一输出端子焊盘O1配置，并在第一控制端子Ctl1-第一输出端子OUT1间连接保护元件200。由此，可提高开关电路装置的静电击穿电压的最低值。
高电阻体HR1在第一控制端子焊盘C1附近、在第一控制端子焊盘C1和保护元件200之间连接。
高电阻体HR1的图12(A)的1-1线剖面图与图4或图6(A)相同。即，通过离子注入形成动作区域100的FET的情况下(图4)的高电阻体HR1通过向GaAs衬底离子注入与形成沟道层12的杂质相同的杂质，并构成与沟道层12相同的峰值浓度，形成5KΩ以上的电阻值。
另外，在HEMT的情况下(图6(A))的高电阻体HR1，由绝缘化层50将周围分离，并蚀刻盖层37，形成5KΩ以上的电阻值。HEMT情况下，图12的m-m线剖面图与图6(B)相同。如图6(B)，在凹槽部101露出其下层的半导体层，将盖层37的下层的半导体层作为电阻层，故能够以短的距离提高电阻值。
当仅由低电阻体LR1(LR2、LR3)构成5KΩ以上的电阻时，不能纳入从连接点CP到第一控制端子焊盘C1(第二控制端子焊盘C2、第三控制端子焊盘C3也相同)的经路中的空间。如本实施例，通过由高电阻体HR1(HR2、HR3)构成5KΩ以上的电阻，可不特意增大芯片尺寸，而进行配置。
而且，高电阻体HR1连接在从第一控制端子焊盘C1到连接于最接近第一控制端子焊盘C1的位置的保护元件200的经路上。
由此，即使输入到共通输入端子焊盘I上的高频模拟信号泄漏到第一控制电阻CR1上，也可以通过高电阻体HR1将其衰减。因此，实质上高频模拟信号不会泄漏到第一控制端子焊盘C1上，可抑制共通输入端子IN-第一输出端子OUT1(第二输出端子OUT2)间的插入损耗的增大。
另外，HEMT的情况下的衬底结构及高电阻体HR1可以为与第三实施例或第四实施例相同的结构。
在第一开关元件F1及第二开关元件F2(第三开关元件F3)多段连接的情况下，FET的段数不限于上述例。
另外，高电阻体也可以不是杂质注入区域或蚀刻盖层，使下层的半导体层露出的区域，例如也可以为由蒸镀的NiCr等形成的金属电阻。

Claims (12)

1.一种化合物半导体开关电路装置，其具有：多个开关元件；共通输入端子，其共通连接所述开关元件的源极或漏极；多个输出端子，其分别与所述开关元件的漏极或源极连接；多个控制端子，其分别与所述开关元件的栅极连接，其特征在于，将所述开关元件、分别连接所述各控制端子和对应该控制端子的所述开关元件的多个连接装置、作为所述各端子的多个焊盘、连接在一个所述连接装置和所述共通输入端子间且在第一传导区域及第二传导区域间配置有绝缘区域的保护元件集成在化合物半导体衬底上，所述一个连接装置在对应的所述控制端子和所述保护元件的连接点间串联连接有具有5KΩ以上电阻值的高电阻体。
2.如权利要求1所述的化合物半导体开关电路装置，其特征在于，所述高电阻体连接于距构成所述对应的控制端子的焊盘100μm以内。
3.如权利要求1所述的化合物半导体开关电路装置，其特征在于，所述高电阻体由第三传导区域构成。
4.如权利要求3所述的化合物半导体开关电路装置，其特征在于，所述开关元件是具有向所述衬底离子注入杂质而形成的沟道层的FET，所述第三传导区域由所述杂质的注入区域构成，具有与所述沟道层相同程度的峰值浓度。
5.如权利要求3所述的化合物半导体开关电路装置，其特征在于，所述开关元件是在所述衬底上层积了构成缓冲层、电子供给层、沟道层、阻挡层及盖层的半导体层的HEMT，所述第三传导区域是除去所述盖层，使该盖层的下面的所述半导体层露出的区域。
6.如权利要求5所述的化合物半导体开关电路装置，其特征在于，所述第三传导区域的薄膜电阻比所述盖层高。
7.如权利要求5所述的化合物半导体开关电路装置，其特征在于，构成所述第三传导区域的半导体层的最上层是所述阻挡层。
8.如权利要求5所述的化合物半导体开关电路装置，其特征在于，在所述阻挡层上配置InGaP层，构成所述第三层杂质区域的半导体层的最上层是该InGaP层。
9.如权利要求1所述的化合物半导体开关电路装置，其特征在于，所述第一传导区域是所述连接装置的一部分。
10.如权利要求1所述的化合物半导体开关电路装置，其特征在于，其具有与所述焊盘连接的配线，在所述焊盘及/或配线周边配置有第四传导区域，所述第二传导区域是所述第四传导区域的一部分。
11.如权利要求1所述的化合物半导体开关电路装置，其特征在于，向所述共通输入端子传送高频模拟信号。
12.如权利要求1所述的化合物半导体开关电路装置，其特征在于，所述高电阻体构成所述一个连接装置的一部分。
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