JP2007115896A - 化合物半導体装置 - Google Patents

Abstract

【課題】従来の静電破壊保護素子はチップ表面に形成するため、チップ表面に静電破壊保護素子を配置するための一定の面積を必要としていた。またｐｎ接合ダイオードのためのｐ型不純物領域を設ける必要があり、特別にｐ型イオン注入工程を追加する必要があった。
【解決手段】内部に縦型金属層が埋め込まれたバイアホールの周囲に縦型ｎ領域を配置し、隣接する縦型金属層間にｎ−ｉ−ｎ保護素子を形成する。この場合ｉ領域は半絶縁性ＧａＡｓ基板である。またＨＥＭＴなどＧａＡｓ基板表面に導電性のエピ層が形成されている場合は、ＧａＡｓ基板表面のｉ領域部分はボロン注入などで不活性化され、絶縁領域となっている。このような形状とすることにより、チップ表面に静電破壊保護素子を配置するためのスペースを確保する必要が無い。従ってチップ面積を縮小することができる。
【選択図】 図１

Description

本発明は、化合物半導体装置に係り、特に化合物半導体の被保護素子の静電破壊電圧を向上させる化合物半導体装置に関する。

携帯電話等の移動体用通信機器では、ＧＨｚ帯のマイクロ波を使用している場合が多く、アンテナの切換回路や送受信の切換回路などに、これらの高周波信号を切り替えるためのスイッチング素子が用いられることが多い。その素子としては、高周波を扱うことからガリウム・砒素（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥＴという）を使用する事が多く、これに伴って前記スイッチ回路自体を集積化したモノリシックマイクロ波集積回路（ＭＭＩＣ）の開発が進められている。

そして、従来の化合物半導体では静電破壊からＧａＡｓＦＥＴを保護するため、静電破壊に弱いショットキー接合の端子間に静電破壊保護素子としてｐｎ接合ダイオードを接続していた（例えば非特許文献１参照。）。
宮脇 康雄他、３名、「イオン注入型低雑音デュアルゲートＧａＡｓＭＥＳＦＥＴ」、ＳＡＮＹＯ ＴＥＣＨＮＩＣＡＬ ＲＥＶＩＥＷ、三洋電機（株）、１９８６年８月、ＶＯＬ．１８、ＮＯ．２、Ｐ７６−８４

従来の静電破壊保護素子はチップ表面に形成するため、チップ表面に静電破壊保護素子を配置するための一定の面積を必要としていた。また静電破壊保護素子はｐｎ接合ダイオードであるため、ｐ型不純物領域を設ける必要がある。つまり、化合物半導体装置は、ｎ型不純物のみで回路装置を構成できるが、保護素子を形成するために別途ｐ型イオン注入工程を追加する必要があった。

本発明は上述した諸々の事情に鑑み成されたもので、第１に、化合物半導体基板と、前記基板の第１主面に設けられた被保護素子と、前記被保護素子の端子と対応して前記基板の第２主面に設けられた電極パッドと、前記基板を貫通して設けられたバイアホールと、前記バイアホールの側壁に設けられ、前記電極パッドと前記被保護素子を接続する金属層と、前記金属層の周囲に設けられ、前記第１主面から前記第２主面に達する第１伝導領域と、前記第１伝導領域と対向して設けられ前記第１主面から前記第２主面に達する第２伝導領域と、前記第１伝導領域と前記第２伝導領域の周囲に配置された絶縁領域と、を具備し、前記第１伝導領域および前記第２伝導領域を保護素子の２端子として、前記被保護素子の２端子にそれぞれ接続し、前記被保護素子の静電破壊電圧を向上させることにより解決するものである。

第２に、化合物半導体基板と、前記基板の第１主面に設けられ、共通入力端子、出力端子および制御端子を有するスイッチ回路装置と、前記基板の第２主面に設けられ、前記共通入力端子、出力端子および制御端子にそれぞれ接続する共通入力端子パッド、出力端子パッド、および制御端子パッドと、前記制御端子パッドと前記スイッチ回路装置を構成するスイッチング素子を接続する接続手段と、前記基板を貫通して設けられたバイアホールと、前記バイアホールの側壁に設けられ、少なくとも１つの前記パッドと前記スイッチング素子とを接続する金属層と、前記金属層の周囲に設けられ、前記第１主面から前記第２主面に達する第１伝導領域と、前記第１伝導領域と対向して設けられ前記第１主面から前記第２主面に達する第２伝導領域と、前記第１伝導領域と前記第２伝導領域の周囲に配置された絶縁領域と、を具備し、前記第１伝導領域および前記第２伝導領域を保護素子の２端子として、前記スイッチ回路装置の２端子にそれぞれ接続し、前記スイッチ回路装置の静電破壊電圧を向上させることにより解決するものである。

本発明に依れば以下の効果が得られる。

第１に、チップ表面に静電破壊保護素子を配置するためのスペースを確保する必要が無い。従ってチップ面積を縮小することができる。

第２に、バイアホールの周囲に配置された縦型ｎ＋型領域はｎ−ｉ−ｎ型保護素子の端子を形成すると共に、隣接した縦型金属層間で高周波信号が漏れることを防止する。

第３に、ｎ−ｉ−ｎ型保護素子のｉ領域（絶縁領域）の距離は、通常のｎ−ｉ−ｎ型保護素子のｉ領域の距離と同様４μｍ程度まで小さくしても、隣接する縦型金属層間において高周波信号の漏れはわずかであるが、この値は数十μｍあっても良好に静電気から被保護素子を保護することができる。なぜならば、ｎ−ｉ−ｎ型保護素子の長さはチップの厚みに等しく、通常１００μｍ前後もあるため保護効果が非常に大きい。そのため本実施形態では絶縁領域の距離を必ずしも４μｍ程度まで縮める必要はない。従って、保護素子を形成するために（絶縁領域の距離を小さくするために）、配線を引き回す必要が無くなる。あるいは配線を引き回す距離を短くすることができる。

第４に、第１主面（表面）および第２主面（裏面）の、電極パッドや配線の下、それらの周辺にも表面ｎ＋型領域および裏面ｎ＋型領域を配置することにより、チップの裏面および表面においてもｎ−ｉ−ｎ型保護素子を形成することができ、また高周波信号の漏れを防止することができる。

図１から図２２を参照し、本実施形態の化合物半導体装置について説明する。

本実施形態の化合物半導体装置は、化合物半導体基板と、被保護素子と、電極パッドと、バイアホールと、金属層と、第１伝導領域と、第２伝導領域と、絶縁領域と、から構成され、第１伝導領域と、第２伝導領域と、絶縁領域とからなる保護素子を被保護素子の２端子に接続するものである。

図１から図７には、第１実施形態を示す。

図１は、保護素子２００を示す概要図である。保護素子２００は図の如く、第１伝導領域２０１と第２伝導領域２０２の周囲に絶縁領域２０３を配置した素子である。

第１伝導領域２０１および第２伝導領域２０２は、高濃度の不純物領域である。本実施形態ではｎ型不純物領域を例に、第１伝導領域２０１および第２伝導領域２０２を、第１ｎ＋型領域２０１、第２ｎ＋型領域２０２として説明する。また便宜上、保護素子２００の２端子として第１ｎ＋型領域２０１、第２ｎ＋型領域２０２と表記するが、これらを入れ替えても同じである。

第１ｎ＋型領域２０１および第２ｎ＋型領域２０２は、静電エネルギーを通せる距離ｄ１で離間して設けられる。この距離ｄ１は、例えば４μｍ〜数十μｍ程度である。その不純物濃度は、共に１×１０^１７ｃｍ^−３以上である。また、第１ｎ＋型領域２０１および第２ｎ＋型領域２０２の周囲には絶縁領域２０３が当接して配置される。

より具体的に説明する。化合物半導体基板は半絶縁性基板である。半絶縁性基板１１（以下基板１１またはＧａＡｓ基板１１）の第１主面（表面）Ｓ１には被保護素子１００が設けられ、基板１１の第２主面（裏面）Ｓ２には被保護素子の各電極に対応する電極パッドが配置される。バイアホール５５は、基板１１を貫通し、第１主面Ｓ１から第２主面Ｓ２に達して設けられる。その側壁に沿って金属層（以下縦型金属層６５）を配置する。そして、第１ｎ＋型領域２０１は、縦型金属層６５の周囲の基板１１に設けられ、縦型金属層６５と直流電流が流れる状態で接続（以下直流的に接続）する。すなわち第１ｎ＋型領域２０１も基板１１の第１主面Ｓ１から第２主面Ｓ２に達して設けられる。

縦型金属層６５は、被保護素子１００と電極パッドとを電気的に接続する。ここではバイアホール５５内に縦型金属層６５が充填される場合を示すが、少なくともバイアホール５５の側壁が縦型金属層６５により被覆されていればよく、これにより表面配線金属層３０ｓ（例えばＦＥＴに接続する配線）と裏面配線金属層３０ｒ（例えば電極パッドＰ）とが縦型金属層６５により接続される。また、これにより第１ｎ＋型領域２０１は被保護素子１００の１つの端子と接続する。また、縦型金属層６５は、バイアホール５５側壁の基板１１表面とショットキー接合を形成する。

第２ｎ＋型領域２０２は第１ｎ＋型領域２０１に対向して設けられ、その間に絶縁領域２０３が配置される。ここで、絶縁領域２０３とは、電気的に完全な絶縁ではなく、基板に不純物をイオン注入して絶縁化した絶縁化領域、または図の如く半絶縁性基板１１の一部である。絶縁領域２０３の不純物濃度は、１×１０^１４ｃｍ^−３以下程度、抵抗率は１×１０^６Ω・ｃｍ以上が望ましい。第１ｎ＋型領域２０１の厚みｄ２は数千Å程度である。

第２ｎ＋型領域２０２は、第１ｎ＋型領域２０１と同様に縦型金属層６５と直流的に接続する。縦型金属層６５はバイアホール５５側壁に設けられ、第２ｎ＋型領域２０２は、縦型金属層６５に沿って、第１主面Ｓ１から第２主面Ｓ２に達して設けられる。第２ｎ＋型領域２０２は、縦型金属層６５を介して、第２主面Ｓ２に設けられ、第１ｎ＋型領域２０１が接続する電極パッドとは異なる電極パッドに接続する。

尚、後述するが、第２ｎ＋型領域２０２については縦型金属層６５が設けられなくても良いが、その場合であっても第２ｎ＋型領域２０２は、第１ｎ＋型領域２０１が接続する電極パッドとは異なる電極パッドに接続する。

このように第１ｎ＋型領域２０１、第２ｎ＋型領域２０２およびこれらの間の絶縁領域２０３によって、本実施形態のｎ−ｉ−ｎ型の保護素子２００が構成される。また、第１ｎ＋型領域２０１と第２ｎ＋型領域は、被保護素子１００の２端子間にそれぞれ接続する。より詳細には本実施形態において、被保護素子１００の２端子とは、被保護素子１００の静電気に弱い接合の２端子、あるいは静電気に弱い容量の２端子をいう。

静電気に弱い接合とはｐ−ｎ接合またはショットキー接合である。ｐ−ｎ接合の２端子とはｐ型半導体に接続する端子と、ｎ型半導体に接続する端子である。ショットキー接合とは金属電極とその金属電極と接触する半導体の間で形成される接合である。従ってショットキー接合の２端子とはその金属電極に接続する端子と、半導体に接続する端子である。

また、静電気に弱い容量は窒化膜などの誘電体膜を上部電極と下部電極で挟んだ構成であり、この場合容量の２端子とは上部電極に接続する端子と下部電極に接続する端子である。

尚、保護素子２００の端子となるのは、図において対向する第１ｎ＋型領域２０１と第２ｎ＋型領域２０２である。一方、別の理由においても縦型金属層６５の周囲には、これに沿ってｎ＋型不純物領域を配置するとよい。すなわち、これにより隣り合う縦型金属層６５間のアイソレーションを向上させることができるが、これについては後述する。

つまり本実施形態では、バイアホール５５に沿って例えば円筒形に、基板１１の第１主面Ｓ１から第２主面Ｓ２に達するｎ＋型不純物領域を形成し、その一部を第１ｎ＋型領域２０１とする。従って、第２ｎ＋型領域２０２と対向しない部分にもｎ＋型不純物領域が設けられる。以下、第１主面Ｓ１から第２主面Ｓ２に達するｎ＋型不純物領域を総称して縦型ｎ＋型領域１５５と称する。すなわち、第１ｎ＋型領域２０１および第２ｎ＋型領域２０２は、縦型ｎ＋型領域１５５の一部であり、絶縁領域２０３を介して対向し、被保護素子１００の２端子に接続している。縦型ｎ＋型領域１５５の不純物濃度は、１×１０^１７ｃｍ^−３以上である。

第１ｎ＋型領域２０１および第２ｎ＋型領域２０２の離間距離ｄ１は、静電エネルギーを通すのに適当な距離であり、例えば４μｍ〜数十μｍである。また、第１ｎ＋型領域２０１および第２ｎ＋型領域２０２の不純物濃度および絶縁領域の抵抗率も、上記の値が静電エネルギーの放電やアイソレーションの確保に適している。

通常のＦＥＴ動作では静電気のように高い電圧が印加されることがないため、ｎ−ｉ−ｎのような接合の無い構造においては、４μｍの絶縁領域２０３を信号が通ることは無い。またマイクロ波のような高周波でも同様に４μｍの絶縁領域２０３を通過できる高周波信号のレベルはわずかである。従って通常の動作では、保護素子２００は特性にほとんど影響を及ぼさない。しかし静電気は瞬間的に高い電圧が印加される現象であり、その場合は４μｍの絶縁領域２０３を静電エネルギーが通り、第１ｎ＋型領域２０１および第２ｎ＋型領域２０２間で放電する。

また、従来ではｎ−ｉ−ｎ型保護素子のｎ型領域同士の離間距離は、静電エネルギーを通す距離として、４μｍ程度まで近接することが望ましく、１０μｍ以上離間すると放電が十分でないことが知られていた。しかし、本実施形態によれば、離間距離ｄ１が数十μｍあっても良好に静電気から被保護素子１００を保護することができる。これは、ｎ−ｉ−ｎ型保護素子１００の長さがチップの厚みに等しいためである。チップの厚みは通常１００μｍ前後もあり、保護効果が非常に大きい。従来のｎ−ｉ−ｎ型保護素子は、チップ表面での占有面積に限りがあるため１００μｍもの長さを持たせることは不可能であった。従って、本実施形態では第１ｎ＋型領域２０１と第２ｎ＋型領域２０２の離間距離ｄ１（絶縁領域２０３の幅）を必ずしも４μｍ程度まで縮める必要はない。

表面配線金属層３０ｓおよび裏面配線金属層３０ｒがコンタクトする基板１１の表面には、それぞれアイソレーション向上のために表面ｎ＋型領域１３０ｓおよび裏面ｎ＋型領域１３０ｒが配置される。

図２は、チップ（基板１１）の概要を示す図である。図２（Ａ）が第１主面Ｓ１の平面図、図２（Ｂ）が第２主面Ｓ２の平面図である。また図２のａ−ａ線の断面が図１である。

図２（Ａ）の如く、基板１１の第１主面Ｓ１には、被保護素子１００が設けられ、同じく第１主面Ｓ１に延在する配線Ｗに接続する。尚、ここでは被保護素子１００およびそれに接続する配線Ｗを概略的に示した。配線Ｗは例えば表面配線金属層３０ｓにより構成される。

チップの電極パッドＰは第２主面Ｓ２に設けられる。また、電極パッドＰに接続する裏面配線金属層３０ｒも第２主面Ｓ２に設けられる（図２（Ｂ）参照）。各電極パッドＰと被保護素子１００は、配線Ｗ（表面配線金属層３０ｓ）、バイアホール５５内の縦型金属層６５（および裏面配線金属層３０ｒ）により導通している。

縦型金属層６５の周囲の基板１１（バイアホール５５側壁）には、ｎ型不純物をイオン注入した、第１ｎ＋型領域２０１および第２ｎ＋型領域２０２が設けられ、これらが絶縁領域２０３（ＧａＡｓ基板１１の一部）を介して対向配置される。これにより、ｎ−ｉ−ｎ型の保護素子２００を被保護素子１００に接続できる。

図２（Ｂ）の如く、第２主面Ｓ２においては被保護素子１００の２端子に対応する電極パッドＰ１、Ｐ２が設けられる。縦型金属層６５は電極パッドＰ１およびＰ２とそれぞれ接続する。尚、電極パッドＰ１の如く、縦型金属層６５がパッドと重畳して設けられても良いし、電極パッドＰ２の如く、パッドに接続する裏面配線金属層３０ｒを介して接続してもよい。

このように、隣り合うバイアホール５５の側壁に縦型金属層６５を設け、更にその周囲に第１ｎ＋型領域２０１および第２ｎ＋型領域２０２をそれぞれ設ける。そして縦型金属層６５をそれぞれ被保護素子１００の２端子に接続する。これにより、保護素子２００が接続する被保護素子の２端子間に向かって外部より印加される静電エネルギーを、絶縁領域２０３を介して放電することができる。

尚、以下の説明において省略する場合であっても、縦型金属層６５が配置される箇所には必ずバイアホール５５が配置されるとする。

本実施形態では、第２主面Ｓ２に電極パッドＰを配置することによって、電極パッドＰの配置の自由度が高まり、又チップサイズも縮小することができる。これに加えて保護素子２００の２端子間の離間距離ｄ１を必ずしも近接させる必要がないため、更に配線の自由度が高まる。また、離間距離ｄ１を近接させる必要がないため、端子を共有する複数の保護素子２００を形成する場合、配線の引き回しを非常に短くでき、レイアウトの自由度が大幅に高まる。

尚、離間距離ｄ１は、従来のｎ−ｉ−ｎ型保護素子のｉ領域の幅と同様の４μｍ程度まで短くしても、隣接する縦型金属層６５間における高周波信号の漏れはわずかであり、問題はない。

また、図の如く保護素子２００を接続しない他の縦型金属層６５においても、アイソレーション向上のためその周囲に縦型ｎ＋型領域１５５を配置するとよい。同様に、保護素子２００を接続しない他の表面配線金属層３０ｓおよび他の裏面配線金属層３０ｒ（電極パッドＰ）が配置される基板１１の表面には、それぞれ表面ｎ＋型領域１３０ｓおよび裏面ｎ＋型領域１３０ｒを配置するとよい。

また、図２（Ｃ）の如く、第２主面Ｓ２の電極パッドＰには半田などによるバンプ８０が設けられ、絶縁性基板や他の半導体に設けられた導電パターン等にバンプ８０を固着することにより、チップが実装される。また、図示は省略するが、第１主面Ｓ１にワイヤボンドのための電極パッドが設けられても良い。

図３および図４を参照して保護素子２００の接続例を説明する。図３は被保護素子１００がＧａＡｓＭＥＳＦＥＴの場合であり、図３（Ａ）は平面概要図、図３（Ｂ）は図３（Ａ）のｂ−ｂ線断面図、図３（Ｃ）は等価回路図である。

図３（Ａ）のごとく、被保護素子１００は、ＭＥＳＦＥＴである。ＭＥＳＦＥＴの動作領域１０８は、ＧａＡｓ基板１１に、一点鎖線の如く例えばｎ型不純物を選択的にイオン注入した領域であり、動作領域１０８内には高濃度のｎ型不純物領域でなるソース領域およびドレイン領域が選択的に形成されている。

すなわち、図３（Ｂ）の如く、ノンドープのＧａＡｓ基板１１にｎ型のチャネル層１２（動作領域１０８）を設け、その両側にソース領域１８およびドレイン領域１９を形成する高濃度のｎ型の不純物領域が設けられる。チャネル層１２にはゲート電極２７がショットキー接合する。ゲート電極２７の周囲はパッシベーション膜となる窒化膜６０により被覆される。またソース領域１８およびドレイン領域１９には、表面オーミック金属層１０ｓで形成されるソース電極１５およびドレイン電極１６が設けられる。更に表面配線金属層３０ｓで形成されるソース電極３５およびドレイン電極３６が設けられる。各電極は、動作領域１０８上で櫛歯をかみ合わせた形状に配置される。

またゲート電極２７、ソース電極３５およびドレイン電極３６はそれぞれ配線Ｗ（例えばゲート配線２０および／または表面配線金属層３０ｓ）を介してゲート端子Ｇ、ソース端子Ｓ、ドレイン端子Ｄと接続する。

図３（Ｃ）の如く、ＭＥＳＦＥＴにおいてはゲートショットキー接合容量の小さいゲート端子Ｇ−ドレイン端子Ｄ間（またはゲート端子Ｇ−ソース端子Ｓ間）に、ゲート端子Ｇ側をマイナスにしてサージ電圧を印加する場合が最も静電破壊に弱い。この場合、図３（Ｂ）、（Ｃ）の如く、動作領域１０８と動作領域１０８表面に設けられたゲート電極２７との界面に形成されるショットキバリアーダイオード６１に対して逆バイアスに静電気が印加される状態となる。

つまり静電破壊からの保護は、弱い接合であるゲート電極２７のショットキー接合にかかる静電エネルギーを軽減すれば良い。そこで、このような場合は、本実施形態の保護素子２００を、ゲート端子Ｇ−ドレイン端子Ｄ間に接続する。すなわち、ＭＥＳＦＥＴ１００のドレイン電極３５を第１主面Ｓ１の配線Ｗおよび縦型金属層６５を介して第１ｎ＋型領域２０１に接続する。また、ゲート電極２７を第１主面Ｓ１に延在する配線Ｗおよび縦型金属層６５を介して第２ｎ＋型領域２０２に接続する。

ＭＥＳＦＥＴ１００のゲート端子Ｇ−ドレイン端子Ｄ間に１組の第１ｎ＋型領域２０１、第２ｎ＋型領域２０２およびそれらに挟まれた絶縁領域２０３を接続することにより、結果的に保護素子２００がＭＥＳＦＥＴ１００のゲート端子Ｇ−ドレイン端子Ｄ間に形成され、ゲート−ドレイン間の静電破壊に弱いゲートショットキー接合を保護することができる。ＭＥＳＦＥＴのソース端子Ｓが外部に出ており、静電気にさらされる可能性がある場合には、さらにゲート端子Ｇーソース端子Ｓ間にも保護素子２００を接続すると良い。

その場合、ＭＥＳＦＥＴ１００のゲートードレイン間およびゲートーソース間の各々２端子間に１組、計２組の第１ｎ＋型領域２０１、第２ｎ＋型領域２０２およびそれらに挟まれた絶縁領域２０３を接続することにより、静電破壊に弱いショットキー接合を完全に保護することができる。

つまり、被保護素子１００はＭＥＳＦＥＴに限らず、ｐｎ接合を有する接合型ＦＥＴ、ＨＥＭＴ（High Electron Mobility Transistor）等であってもよく、同様の効果が得られる。

図４は、容量Ｃの２端子間に保護素子２００を接続した図であり、図４（Ａ）は平面概要図、図４（Ｂ）は図４（Ａ）のｃ−ｃ線断面図、図４（Ｃ）は等価回路図である。

容量Ｃは基板１１の表面に下部電極５３と上部電極５４を設ける。また、下部電極５３と上部電極５４間に誘電体となる窒化膜６０が配置される。この場合、被保護素子１００の２端子とは、それぞれ配線Ｗによって上部電極５４と接続する端子と下部電極５３と接続する端子である。すなわち、これらの間に保護素子２００の２端子を接続する。これにより、容量Ｃの静電破壊を防止することができる。

図５、図６は、第１ｎ＋型領域２０１が配置されるバイアホール５５および縦型金属層６５の構成を示す図である。

図５（Ａ）は、縦型金属層６５がバイアホール５５内に充填されず、バイアホール５５の側壁のみに設けられる場合である。そして第１ｎ＋型領域２０１（縦型ｎ＋型領域１５５）が縦型金属層６５の周囲に設けられる。第１ｎ＋型領域２０１は、対向する第２ｎ＋型領域２０２およびこれらの間の絶縁領域２０３と共に、保護素子２００を構成する。

また第１ｎ＋型領域２０１は、表面ｎ＋型領域１３０ｓおよび裏面ｎ＋型領域１３０ｒと連続する。

図５（Ｂ）は、第１ｎ＋型領域２０１を、第２ｎ＋型領域２０２と対向する部分にのみ設けた場合である。このように縦型金属層６５の外周を囲む縦型ｎ＋型領域１５５ではなく、縦型金属層６５の一部の側壁に第１ｎ＋型領域２０１を設けても良い。

更に図５（Ｃ）の如く、第１ｎ＋型領域２０１は縦型金属層６５と接しなくても良い。この場合、第１ｎ＋型領域２０１と縦型金属層６５の離間距離ｄ３は５μｍ程度以下とする。この程度の距離であれば、第１ｎ＋型領域２０１と縦型金属層６５は半絶縁性の基板１１を介して直流的に十分接続することができる。

図６は、バイアホール５５の形状が図５と異なるものである。図５の場合、バイアホール５５は異方性エッチングにより側壁が第１主面Ｓ１および第２主面Ｓ２に対して垂直となるように形成したトレンチ型である。一方、図６は、裏面よりすり鉢状にエッチングして形成した形状である。この場合も、バイアホール５５の側壁のみを被覆するように設けても良いし（図６（Ａ））、縦型金属層６５をバイアホール５５内に埋め込んでも良い（図６（Ｂ））。そして、何れの場合もすり鉢状の縦型金属層６５に沿って、第１ｎ＋型領域２０１が設けられる。

この場合、第２ｎ＋型領域２０２と第１ｎ＋型領域２０１の形状が同じ場合、第１ｎ＋型領域２０１と第２ｎ＋型領域２０２の離間距離ｄ１が、基板１１の深さ方向に対して一定ではなくなるが、保護素子２００としての効果は得られる。また、エッチング工程は増加するが、第１ｎ＋型領域２０１と天地が逆転するように、第２ｎ＋型領域２０２のバイアホール５５を、基板１１の表面からすり鉢状にエッチングして形成することにより、離間距離ｄ１を基板１１の深さ方向に均一に形成できる。

図７を参照し、縦型ｎ＋型領域１５５について説明する。図７は、図２（Ａ）のｄ−ｄ線断面図である。尚、ここでは保護素子２００の端子として利用されない縦型ｎ＋型領域１５５を例に説明する。

図７では２つの縦型金属層６５ａ、６５ｂが隣り合って配置され、これらはバイアホール５５の側壁の基板１１とショットキー接合を形成する。そしてこのように隣り合う縦型金属層６５ａ、６５ｂに、例えば異なる高周波アナログ信号が伝搬する場合、これらの間で高周波信号が漏れる問題がある。

縦型金属層６５ａ、６５ｂに高周波信号が伝搬する場合、それらの電位は時々刻々に変化する。また同じ金属配線上であっても高周波信号はある距離を伝搬すると位相が変化するため、位置が違えば別の信号となる。このように、異なる高周波信号が伝搬する縦型金属層６５が隣り合って配置された場合、それらの離間距離が短いと、一方の縦型金属層６５ａと基板１１とのショットキー接合から基板１１に広がった空乏層が、他方の縦型金属層６５ｂに達し、これらの間で高周波信号が漏れる。そこで本実施形態では、これらの間に縦型ｎ＋型領域１５５を配置する。

縦型ｎ＋型領域１５５の不純物濃度は、１×１０^１７ｃｍ^−３以上である。従って、不純物がドープされていない基板１１（半絶縁性であるが、基板抵抗率は１×１０^７Ω・ｃｍ程度）と異なり、縦型ｎ＋型領域１５５内では空乏層がほとんど広がることはない。つまり、縦型金属層６５から基板１１に水平方向に空乏層が広がる場合であっても、縦型ｎ＋型領域１５５により隣り合う縦型金属層６５に空乏層が達することを防止できる。従って、隣接する縦型金属層６５間で漏れる高周波信号を防止でき、被保護素子の端子を含む、すべての隣接する端子間のアイソレーションを向上できる。

尚、高周波信号の漏れを防止する目的の場合には、縦型金属層６５と縦型ｎ＋型領域１５５がコンタクトしていなくても良い。例えば、図示は省略するが、隣り合う縦型金属層６５ａ、６５ｂの間に、第１主面Ｓ１から第２主面Ｓ２に達する縦型ｎ＋型領域１５５を配置しても、一方から他方の縦型金属層６５に伸びる空乏層の広がりを抑制することができる。

しかし、図７の如く縦型金属層６５の周囲に縦型ｎ＋型領域１５５を配置することにより、縦型金属層６５と基板１１とのショットキー接合から何れの方向に広がる空乏層であってもその広がりを抑制でき、効果的である。

また、ここでは保護素子２００の端子と異なる縦型金属層６５ａ、６５ｂについて説明したが、空乏層の広がりによる高周波信号の漏れは、保護素子２００にも同様に発生する。

すなわち、第１ｎ＋型領域２０１と第２ｎ＋型領域２０２が接続する縦型金属層６５（図１参照）に異なる電位の高周波信号が伝搬する場合である。保護素子２００の場合は特に、第１ｎ＋型領域２０１および第２ｎ＋型領域２０２を４μｍ〜数十μｍの離間距離ｄ１で対向配置させる。従って、一方のショットキー接合から他方のショットキー接合に伸びる空乏層によって高周波信号が漏れる可能性が高くなる。

本実施形態の第１ｎ＋型領域２０１および第２ｎ＋型領域２０２の何れも縦型ｎ＋型領域１５５の一部である。従って、保護素子２００は、被保護素子１００をその２端子に外部から印加される静電気から保護し、尚かつ被保護素子１００の２端子に高周波信号が伝搬する場合には図７の場合と同様、保護素子２００内部における高周波信号の漏れを防止することができる。

更に、縦型金属層６５の周囲に縦型ｎ＋型領域１５５を配置することによって、縦型金属層６５が共に保護素子２００に接続する場合に限らず、保護素子２００の一方の端子に接続する縦型金属層６５と、保護素子２００に用いない他の縦型金属層６５間の高周波信号の漏れも防ぐことができる。

また、表面ｎ＋型領域１３０ｓおよび裏面ｎ＋型領域１３０ｒは、縦型ｎ＋型領域１５５と同様に表面配線金属層３０ｓおよび裏面配線金属層３０ｒから基板１１に広がる空乏層を抑制する。すなわち、近接して配置される伝導領域（金属層や不純物領域）に高周波信号が漏れることを防止し、アイソレーションを向上できる。このため、表面ｎ＋型領域１３０ｓおよび裏面ｎ＋型領域１３０ｒのいずれも、表面配線金属層３０ｓおよび裏面配線金属層３０ｒよりはみ出して、これらの周辺に設けられる。

この場合、表面ｎ＋型領域１３０ｓおよび裏面ｎ＋型領域１３０ｒは、表面配線金属層３０ｓおよび裏面配線金属層３０ｒと直流的に接続させる。すなわち、表面ｎ＋型領域１３０ｓおよび裏面ｎ＋型領域１３０ｒは５μｍ程度以下で離間して表面配線金属層３０ｓおよび裏面配線金属層３０ｒの周囲に設けても良い（図５（Ｃ））参照）。

尚、本実施形態では、保護素子２００を構成する第１ｎ＋型領域２０１および第２ｎ＋型領域２０２のうち少なくとも一方（例えば第１ｎ＋型領域２０１）が図１、図５または図６の構成になっていればよい。つまり、第１実施形態の如く、第２ｎ＋型領域２０２側も同様の構成であってもよいし、第２ｎ＋型領域２０２側には縦型金属層６５が配置されなくてもよい。

図８から図１０を参照し、第２実施形態について説明する。

第２実施形態は、保護素子２００の一方の端子（例えば第２ｎ＋型領域２０２）が、縦型金属層６５と接続せず、また、縦型金属層６５が設けられるバイアホール５５も設けない場合である。

すなわち、第２ｎ＋型領域２０２は、第１ｎ＋型領域２０１と対向し、基板１１の第１主面Ｓ１から第２主面Ｓ２に達して設けられる。第２ｎ＋型領域２０２は、不純物注入により形成できるので、この場合バイアホール５５は不要である。尚、第１ｎ＋型領域２０１側については、第１実施形態と同様であるので説明は省略する。

第２ｎ＋型領域２０２は、第１主面Ｓ１および第２主面Ｓ２にそれぞれ設けられた表面ｎ＋型領域１３０ｓおよび裏面ｎ＋型領域１３０ｒと接続する。また、一例として第２主面Ｓ２には、裏面配線金属層３０ｒが設けられるが、第１主面Ｓ１には表面配線金属３０ｓが配置されない場合を示す。

尚、この場合であっても第２ｎ＋型領域２０２は縦型ｎ＋型領域１５５の一部（又は全て）である。つまり、第２ｎ＋型領域２０２と隣り合い、第２ｎ＋型領域２０２とは異なる高周波信号が伝搬する縦型金属層６５が有る場合には、その隣り合う縦型金属層６５から第２ｎ＋型領域２０２に伸びる空乏層を縦型金属層６５の周囲に配置された第１ｎ＋型領域２０１が抑制し、高周波信号の漏れを防止できる。

従って、第１ｎ＋型領域２０１と第２ｎ＋型領域２０２によって構成される保護素子２００は、被保護素子１００を静電破壊から保護し、尚かつ、保護素子２００内部での高周波信号の漏れを防止できる。

図９は、チップ（基板１１）の概要を示す図である。図９（Ａ）が第１主面Ｓ１の平面図、図９（Ｂ）が第２主面Ｓ２の平面図である。また図９のｅ−ｅ線の断面が図８である。

図９（Ａ）の如く、第１主面Ｓ１においては、例えば表面配線金属層３０ｓではなく、表面ｎ＋型領域１３０ｓのパターンによって必要な伝導領域が形成される。つまり第２ｎ＋型領域２０２は、表面ｎ＋型領域１３０ｓを介して被保護素子１００の一方の端子に接続する。

一方、第１ｎ＋型領域２０１は第１実施形態と同様に、表面配線金属層３０ｓなどにより形成された配線Ｗを介して被保護素子１００の他方の端子に接続する。これにより、静電気に弱い被保護素子１００、または被保護素子１００の静電気に弱い接合を保護素子２００によって保護することができる。

図９（Ｂ）の如く、第２主面Ｓ２においては、第１実施形態と同様に裏面配線金属層３０ｒが設けられ、各電極パッドＰと必要な配線を形成する。尚、チップの実装例も第１実施形態（図２（Ｃ））と同様である。

図１０は、図８および図９の被保護素子１００としてＧａＡｓ ＭＥＳＦＥＴを接続した場合の平面概要図である。被保護素子１００は図３に示したものと同様であり、また図１０のｂ−ｂ線断面図、および等価回路は、図３（Ｂ）、図３（Ｃ）とそれぞれ同様であるのでこれらの説明は省略する。

図１０の如くＧａＡｓ ＭＥＳＦＥＴのゲート電極２７に抵抗が接続する。抵抗は伝導領域であり、例えばｎ＋型不純物領域である。そしてこの抵抗（表面ｎ＋型領域１３０ｓ）が第１主面Ｓ１上で引き回され、第２ｎ＋型領域２０２と接続する（図９(Ａ)参照）。第２ｎ＋型領域２０２は、第２主面において裏面配線金属層３０ｒを介して電極パッドＰ２に接続する。

ＭＥＳＦＥＴ１００のドレイン電極３６は、第１主面Ｓ１において配線Ｗ（例えば表面配線金属層３０ｓ）を介して、縦型金属層６５に接続する。縦型金属層６５には、第１ｎ＋型領域２０１が直流的に接続するので、ドレイン電極３６と第１ｎ＋型領域２０１が接続する。縦型金属層６５はそれと重畳する電極パッドＰ１に接続する。

従ってＧａＡｓ ＭＥＳＦＥＴ１００のゲート−ドレイン間のショットキー接合の両端にｎ−ｉ−ｎ型の保護素子２００が接続される。これにより、ＧａＡｓ ＭＥＳＦＥＴ１００のゲート−ドレイン間のショットキー接合を静電破壊から保護することができる。

図１１を参照し、第３実施形態を説明する。第３実施形態は、保護素子２００と被保護素子１００が異なる２つのチップに形成される場合である。

被保護素子１００は、第１チップ１８０の第１主面Ｓ１に設けられる。保護素子２００は、第２チップ１９０に設けられる。例えば第１チップ１８０が上層に第２チップ１９０が下層に配置され、ハンダバンプなどによりチップオンチップとして第１チップ１８０と第２チップ１９０が接続される。

図１１（Ａ）は第１チップ１８０と第２チップ１９０の第１主面Ｓ１の平面図、図１１（Ｂ）は第２チップ１９０の第２主面Ｓ２の平面図、図１１（Ｃ）は２つのチップを実装した場合の側面図である。尚、図１１（Ａ）において、第１チップ１８０の第２主面Ｓ２の電極パッドは破線で示した。

また、第１チップ１８０にもバイアホール５５、縦型金属層６５および縦型ｎ＋型領域１５５が設けられる。これらの構造は、第１実施形態と同様である。また、図１１（Ａ）の第２チップ１９０の保護素子２００の断面図（ａ−ａ線）、および図１１（Ｂ）の第２主面Ｓ２の構成については、第１実施形態と同様であるので、これらの説明は省略する。

第１チップ１８０の第１主面Ｓ１において、被保護素子１００が配線Ｗ（例えば表面配線金属層３０ｓ）、縦型金属層６５を介して、２つの裏面配線金属層３０ｒ（第１チップ１８０の電極パッドＰ１０）に接続する。そして第１チップ１８０の電極パッドＰ１０に配置した半田などのバンプ８０により、第２チップ１９０の第１主面Ｓ１に形成した２つの電極（表面配線金属層３０ｓ）に接続する。更に第２チップ１９０の２つの電極から第１主面Ｓ１に延在する配線Ｗ（表面配線金属層３０ｓ）などにより、それぞれバイアホール５５内の縦型金属層６５に接続する。第２チップ１９０の縦型金属層６５には、それぞれ第１ｎ＋型領域２０１および第２ｎ＋型領域２０２が接続している。これにより、第１チップ１８０の被保護素子１００の２端子に、第２チップ１９０の保護素子２００を接続できる。

更に、図示は省略するが、バンプ８０に変えてボンディングワイヤを採用してもよい。すなわち、第１チップ１８０の第１主面Ｓ１に、被保護素子１００の２端子に接続する２つの電極パッドを形成し、ワイヤボンドにより第２チップ１９０の第１主面Ｓ１に形成した２つの電極に接続する。さらに第２チップ１９０の第１主面Ｓ１に設けた配線、および第２チップ１９０に設けた縦型金属層６５を介して、保護素子２００の２端子に接続する。

図１２から図２０を参照し、第４実施形態を説明する。第４実施形態は、スイッチ回路装置を被保護素子１００として、第１および第２実施形態と同様の保護素子２００を接続した場合であり、スイッチ回路装置として３つのスイッチング素子を有するＳＰ３Ｔ（Ｓｉｎｇｌｅ Ｐｏｌｅ Ｔｈｒｅｅ Ｔｈｒｏｗ）を例に説明する。

図１２は、ＳＰ３Ｔの一例を示す回路図である。

スイッチ回路装置は、ＦＥＴをそれぞれ３段直列に接続しスイッチング素子となる第１のＦＥＴ群Ｆ１、第２のＦＥＴ群Ｆ２、第３のＦＥＴ群Ｆ３からなる。また、第１のＦＥＴ群Ｆ１の一端のＦＥＴのソース電極（あるいはドレイン電極）、第２のＦＥＴ群Ｆ２の一端のＦＥＴのソース電極（あるいはドレイン電極）および第３のＦＥＴ群Ｆ３の一端のＦＥＴのソース電極（あるいはドレイン電極）が共通入力端子ＩＮに接続する。また、第１のＦＥＴ群Ｆ１の３つのＦＥＴのゲート電極がそれぞれ第１制御抵抗ＣＲ１を介して第１制御端子Ｃｔｌ１に接続し、第２のＦＥＴ群Ｆ２の３つのゲート電極がそれぞれ第２制御抵抗ＣＲ２を介して第２制御端子Ｃｔｌ２に接続する。また第３のＦＥＴ群Ｆ３の３つのゲート電極がそれぞれ第３制御抵抗ＣＲ３を介して第３制御端子Ｃｔｌ３に接続する。

第１制御抵抗ＣＲ１の一部は第１のＦＥＴ群Ｆ１のゲート電極にそれぞれ接続する縦型抵抗ＶＲ１、高いシート抵抗値を有する抵抗ＨＲ１により構成され、第２制御抵抗ＣＲ２の一部は第２のＦＥＴ群Ｆ２のゲート電極にそれぞれ接続する縦型抵抗ＶＲ２、高いシート抵抗値を有する抵抗ＨＲ２により構成され、第３制御抵抗ＣＲ３の一部は第３のＦＥＴ群Ｆ３のゲート電極にそれぞれ接続する縦型抵抗ＶＲ３、高いシート抵抗値を有する抵抗ＨＲ３により構成される。縦型抵抗ＶＲおよび高いシート抵抗値を有する抵抗ＨＲについては後に詳述する。

更に、第１のＦＥＴ群Ｆ１の他端のＦＥＴのドレイン電極（あるいはソース電極）が第１出力端子ＯＵＴ１に接続する。また第２のＦＥＴ群Ｆ２の他端のＦＥＴのドレイン電極（あるいはソース電極）が第２出力端子ＯＵＴ２に接続し、第３のＦＥＴ群Ｆ３の他端のＦＥＴのドレイン電極（あるいはソース電極）が第３出力端子ＯＵＴ３に接続したものである。

第１、第２および第３制御端子Ｃｔｌ１、Ｃｔｌ２、Ｃｔｌ３に印加される制御信号はいずれか１つがＨレベルでその他がＬレベルの組み合わせとなっており、Ｈレベルの信号が印加されたＦＥＴ群がＯＮして、共通入力端子ＩＮに入力された高周波アナログ信号をいずれかの出力端子に伝達するようになっている。抵抗は、交流接地となる制御端子Ｃｔｌ１、Ｃｔｌ２、Ｃｌｔ３の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。

ＳＰ３Ｔの場合には、スイッチング素子を構成するＦＥＴの２端子が両方とも外部に導出しているショットキー接合を保護すればよい。具体的には、ＦＥＴ１−１、ＦＥＴ２−１およびＦＥＴ３−１のソース電極−ゲート電極間と、ＦＥＴ１−３、ＦＥＴ２−３およびＦＥＴ３−３のドレイン電極−ゲート電極間である。

すなわち、図の如くスイッチ回路装置の共通入力端子ＩＮ−第１制御端子Ｃｔｌ１および共通入力端子ＩＮ−第２制御端子Ｃｔｌ２の間にそれぞれ保護素子２００’を接続し、共通入力端子ＩＮ−第３制御端子Ｃｔｌ３、第１制御端子Ｃｔｌ１−第１出力端子ＯＵＴ１、第２制御端子Ｃｔｌ２−第２出力端子ＯＵＴ２、第３制御端子Ｃｔｌ３−第３出力端子ＯＵＴ３の間にそれぞれ保護素子２００を接続する。尚、保護素子２００’については後述する。

図１３は、図１２の回路を１チップに集積化したスイッチ回路装置の平面図である。尚、第４実施形態では、ＧａＡｓ基板１１の第１主面（表面）Ｓ１にＳＰ３Ｔのスイッチ回路装置が配置され、第１主面Ｓ１と対向する第２主面（裏面）Ｓ２に、スイッチ回路装置に接続する全ての電極パッドが配置される。図１３は、第１主面Ｓ１および第２主面Ｓ２の平面図を重畳させた図である。

ＧａＡｓ基板１１の第１主面Ｓ１にスイッチング素子となる３つのＦＥＴ群を配置する。第１のＦＥＴ群Ｆ１は例えばＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３の３つのＦＥＴを直列に接続したものである。第２のＦＥＴ群Ｆ２は、ＦＥＴ２−１、ＦＥＴ２−２、ＦＥＴ２−３を直列に接続したものである。第３のＦＥＴ群Ｆ３は、ＦＥＴ３−１、ＦＥＴ３−２、ＦＥＴ３−３を直列に接続したものである。

各ＦＥＴ群を構成する９つのゲート電極にはそれぞれ、第１制御抵抗ＣＲ１、第２制御抵抗ＣＲ２、第３制御抵抗ＣＲ３が接続されている。

第１層目の金属層であり基板にオーミックに接触する表面オーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）１０ｓは各ＦＥＴのソース電極、ドレイン電極等を形成するものであり、図１３では、第３層目の金属層である表面配線金属層（Ｔｉ／Ｐｔ／Ａｕ）３０ｓと重なるために図示されていない。

点線で示した第２層目の金属層による配線は各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層（例えばＰｔ／Ｍｏ）２０により形成され、実線で示した表面配線金属層３０ｓは、各素子を接続する配線を形成する。

電極パッドＰは、共通入力端子パッドＩ、第１出力端子パッドＯ１、第２出力端子パッドＯ２と、第３出力端子パッドＯ３、第１制御端子パッドＣ１、第２制御端子パッドＣ２、第３制御端子パッドＣ３であり、それぞれスイッチ回路装置の共通入力端子ＩＮ、第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２、第３出力端子ＯＵＴ３、第１制御端子Ｃｔｌ１、第２制御端子Ｃｔｌ２、第３制御端子Ｃｔｌ３と接続する。

全ての電極パッドは第１主面（表面）Ｓ１と対向する第２主面（裏面）Ｓ２に設けられる。第１主面Ｓ１から第２主面Ｓ２まで基板１１を貫通するバイアホール５５が制御端子パッド以外の高周波信号が伝搬する各電極パッドに対応して設けられ、バイアホール５５側壁に設けられた金属層６５によって、共通入力端子パッドＩ、第１出力端子パッドＯ１、第２出力端子パッドＯ２と、第３出力端子パッドＯ３と各ＦＥＴ群が接続される。

図１４は、第１主面Ｓ１を示す平面図である。

第１のＦＥＴ群Ｆ１、第２のＦＥＴ群Ｆ２、第３のＦＥＴ群Ｆ３は構成が同様であるので、以下主に第１のＦＥＴ群Ｆ１について説明する。ＦＥＴ１−１は上側から伸びる櫛歯状の３本の表面配線金属層３０ｓが共通入力端子パッドＩに接続されるソース電極３５（あるいはドレイン電極）であり、この下に表面オーミック金属層で形成されるソース電極（あるいはドレイン電極）がある。また下側から伸びる櫛歯状の３本の表面配線金属層３０ｓがＦＥＴ１−１のドレイン電極３６（あるいはソース電極）であり、この下に表面オーミック金属層で形成されるドレイン電極（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間にゲート金属層２０で形成されるゲート電極２７が５本の櫛歯形状に配置されている。

ＦＥＴ１−２では、上側から延びる３本のソース電極３５（あるいはドレイン電極）は、ＦＥＴ１−１のドレイン電極３６と接続している。ここで、この電極は高周波信号の通過点に過ぎず一般には外部に導出する必要が無いためパッドは設けられない。また、下側から延びる３本のドレイン電極３６（あるいはソース電極）は、ＦＥＴ１−３のソース電極３５に接続している。この電極も同様に高周波信号の通過点に過ぎず一般には外部に導出する必要が無いためパッドは設けられない。この両電極の下に表面オーミック金属層がある。これらは櫛歯をかみ合わせた形状に配置され、その間にゲート金属層２０で形成されるゲート電極２７が５本の櫛歯形状に配置されている。

ＦＥＴを多段に直列に接続したスイッチ回路装置はＦＥＴ１段のスイッチ回路装置に比べ、ＦＥＴ群がＯＦＦの時により大きな電圧振幅に耐えられるため高出力スイッチ回路装置となる。その際ＦＥＴを直列に接続するときに接続部となるＦＥＴのソース電極またはドレイン電極は一般には外部に導出する必要が無いためパッドを設ける必要はない。

ＦＥＴ１−３は上側から伸びる櫛歯状の３本の表面配線金属層３０ｓがソース電極３５（あるいはドレイン電極）であり、この下に表面オーミック金属層で形成されるソース電極（あるいはドレイン電極）がある。また下側から伸びる櫛歯状の３本の表面配線金属層３０ｓが、出力端子パッドＯ１に接続するドレイン電極３６（あるいはソース電極）であり、この下に表面オーミック金属層で形成されるドレイン電極（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間にゲート金属層２０で形成されるゲート電極２７が５本の櫛歯形状に配置されている。各ゲート電極２７は、同じくゲート金属層２０で形成されるゲート配線２１によって各櫛歯が束ねられる。

動作領域１０８は、ＧａＡｓ基板１１に、一点鎖線の如く例えばｎ型不純物を選択的にイオン注入した領域であり、動作領域１０８内には高濃度のｎ型不純物領域でなるソース領域およびドレイン領域が選択的に形成されている。

基板１１の周辺には、第１主面Ｓ１から第２主面Ｓ２まで、基板１１を貫通するバイアホール５５が設けられる。バイアホール５５は、第２主面Ｓ２に配置され高周波信号が伝搬する電極パッド（共通入力端子パッドＩ、第１〜第３出力端子パッドＯ１〜Ｏ３）に対応して配置される。また、バイアホール５５の側壁は縦型金属層６５で被覆される。

第１のＦＥＴ群Ｆ１、第２のＦＥＴ群Ｆ２、第３のＦＥＴ群Ｆ３の間の基板１１の第１主面Ｓ１表面には、浮遊不純物領域１７０を設ける。浮遊不純物領域１７０は、外部よりいかなる電位も印加されず、島状に設けられたｎ型不純物領域であり、不純物濃度は１〜５×１０^１８ｃｍ^−３程度である。本実施形態では、表面ｎ＋型領域１３０ｓを所望のパターンで配置し、浮遊不純物領域１７０とする。

ＦＥＴを直列に接続する領域、すなわちＦＥＴ１−１とＦＥＴ１−２間、およびＦＥＴ１−２とＦＥＴ１−３間においては、基板１１表面に設けられた窒化膜（不図示）上に表面配線金属層３０ｓが延在している。また、第１のＦＥＴ群Ｆ１と第２のＦＥＴ群Ｆ２が隣接する領域では、互いの表面配線金属層３０ｓが窒化膜上で近接する。表面配線金属層３０ｓには、高周波アナログ信号が伝搬するため、その下層の窒化膜が容量成分となり、高周波信号が窒化膜を通過して半絶縁性基板１１に達してしまう。さらに半絶縁性基板１１中で漏れた高周波信号による電荷の充放電が発生し、隣り合う表面配線金属層３０ｓとの間で高周波信号が漏れる。また半絶縁性基板１１中の第１のＦＥＴ群Ｆ１側の伝導領域（例えば動作領域１０８）および第２のＦＥＴ群Ｆ２側の伝導領域（例えば動作領域１０８）の間の領域において、同様に高周波信号による電荷の充放電が発生し、隣り合う伝導領域との間で高周波信号の漏れが発生する。しかし、図の如く浮遊不純物領域１７０を配置することにより、半絶縁性基板１１中に高周波信号が漏れた場合であっても、隣り合う表面配線金属層３０ｓ間および伝導領域間において電荷の充放電による高周波信号の漏れが発生することを阻止できる。

ここで、縦型抵抗ＶＲについて説明する。

ＦＥＴ１−１、ＦＥＴ１―２、ＦＥＴ１−３のゲート配線２１は、動作領域１０８外で抵抗ＶＲ１（抵抗ＶＲ１−１、ＶＲ１−２、ＶＲ１−３）とそれぞれ接続する。抵抗ＶＲ１は、基板１１の第１主面Ｓ１から第２主面Ｓ２まで達して設けられ、１０ＫΩ程度の抵抗値を有するｎ型不純物領域である。縦型ｎ＋型領域１５５と同様の構成であり、すなわち不純物のイオン注入により形成される。抵抗ＶＲ１（以下縦型抵抗ＶＲ１）は、第２主面Ｓ２上で配線され第１制御端子パッドＣ１に接続する。すなわち、縦型抵抗ＶＲ１は第１制御抵抗ＣＲ１の一部を構成する抵抗である。縦型抵抗ＶＲに関しては、第２ＦＥＴ群Ｆ２のゲート配線２１も同様に、縦型抵抗ＶＲ２（抵抗ＶＲ２−１、ＶＲ２−２、ＶＲ２−３）に接続する。第３のＦＥＴ群Ｆ３のゲート配線２１は、縦型抵抗ＶＲ３（ＶＲ３−２、ＶＲ３−３）に接続する。

次に、高いシート抵抗値を有する抵抗ＨＲについて説明する。

ＦＥＴの一部のゲート配線は、例えばシート抵抗値が４００〜１０００Ω／□程度と高いため短い距離で１０ＫΩ程度の高い抵抗値を有する抵抗ＨＲ（以下高抵抗ＨＲ）にも接続する。具体的には、第１主面Ｓ１において、ＦＥＴ１−３のゲート配線２１は、高抵抗ＨＲ１−３に接続する。ＦＥＴ２−３のゲート配線は、高抵抗ＨＲ２−３に接続する。ＦＥＴ３−１のゲート配線は高抵抗ＨＲ３−１に接続し、ＦＥＴ３−３のゲート配線２１は、高抵抗ＨＲ３−３に接続する。

図１５は、図１４のｆ−ｆ線断面図である。

ノンドープのＧａＡｓ基板１１にｐ−型領域１３およびｎ型のチャネル層１２を設け、その両側にソース領域１８およびドレイン領域１９を形成する高濃度のｎ型の不純物領域が設けられる。チャネル層１２にはゲート電極２７がショットキー接合する。ゲート電極２７の周囲はパッシベーション膜となる窒化膜６０ｓａにより被覆される。またソース領域１８およびドレイン領域１９には、表面オーミック金属層１０ｓで形成されるソース電極１５およびドレイン電極１６が設けられる。更にこの上に窒化膜６０ｓａが設けられ、窒化膜６０ｓａの開口部を介して表面配線金属層３０ｓで形成されるソース電極３５およびドレイン電極３６が、１層目のソース電極１５およびドレイン電極１６とコンタクトする。尚、ＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３をそれぞれ接続する表面配線金属層３０ｓは、窒化膜６０ｓａ上に延在する。また、隣り合うＦＥＴ群（例えば第１のＦＥＴ群Ｆ１と第２のＦＥＴ群Ｆ２）の表面配線金属層３０ｓは窒化膜６０ｓａ上で近接して配置される。基板１１表面は、ジャケットコート膜となる窒化膜６０ｓｂで被覆される。

図１６は、第２主面Ｓ２の平面図であり、第１主面Ｓ１側からの透視図である。

第２主面Ｓ２には、例えばチップの周辺部に、共通入力端子パッドＩ、第１制御端子パッドＣ１、第２制御端子パッドＣ２、第３制御端子パッドＣ３、第１出力端子パッドＯ１、第２出力端子パッドＯ２、第３出力端子パッドＯ３の７つの電極パッドが配置される。各電極パッドは、表面配線金属層３０ｓと同じ構成の裏面配線金属層３０ｒにより形成される。

高周波アナログ信号が伝搬する電極パッドＰ、すなわち共通入力端子パッドＩおよび第１〜第３出力端子パッドＯ１〜Ｏ３は、バイアホール５５に対応して設けられる。バイアホール５５側壁の縦型金属層６５は共通入力端子パッドＩおよび第１〜第３出力端子パッドＯ１〜Ｏ３と電気的に接続する。ここではバイアホール５５が電極パッドに重畳して設けられる例を示すが、電極パッドに接続する配線を設け、配線とバイアホール５５を重畳させてもよい。また１つの配線（または電極パッド）上に複数のバイアホール５５を設けても良い。

そして、第１主面Ｓ１から第２主面Ｓ２に達する縦型ｎ＋型領域１５５が、第１、第２、第３出力端子パッドＯ１、Ｏ２、Ｏ３とそれぞれ電気的に接続する縦型金属層６５の側壁に、配置される。これらの縦型ｎ＋型領域１５５の一部は、保護素子２００の端子となる。

第２主面Ｓ２における、縦型抵抗ＶＲと制御端子パッドＣとの接続について説明する。

縦型抵抗ＶＲ１〜ＶＲ３は第１主面Ｓ１から第２主面Ｓ２まで達して設けられ、それぞれ第１〜第３制御抵抗ＣＲ１〜ＣＲ３の一部として、対応する第１〜第３制御端子パッドＣ１〜Ｃ３と接続する。

まず第１制御抵抗ＣＲ１について説明する。

第１のＦＥＴ群Ｆ１（第１制御抵抗ＣＲ１）においては、縦型抵抗ＶＲ１−１が第１制御端子パッドＣ１と直接接続し、縦型抵抗ＶＲ１−２が裏面配線金属層３０ｒを介して第１制御端子パッドＣ１に接続する。裏面配線金属層３０ｒは、各電極パッドＰを構成する。また、縦型抵抗ＶＲ１−３は裏面ｎ＋型領域１３０ｒを介して第１制御端子パッドＣ１に接続する。

第２主面Ｓ２においては、縦型抵抗ＶＲ１―２が接続する裏面配線金属層３０ｒと縦型抵抗ＶＲ１−３が接続する裏面ｎ＋型領域１３０ｒは、高抵抗ＨＲ１−４により接続される。高抵抗ＨＲ１−４は不純物のイオン注入により構成される。このように、第１制御抵抗ＣＲ１の一部は、縦型抵抗ＶＲ１と高抵抗ＨＲ１により構成される。

第２主面Ｓ２における第２制御抵抗ＣＲ２は、第１制御抵抗ＣＲ１と同様であるので説明は省略する。

第３制御抵抗ＣＲ３について説明する。縦型抵抗ＶＲ３−２は第３制御端子パッドＣ３から延在する裏面配線金属層３０ｒと接続する。縦型抵抗ＶＲ３−３は裏面ｎ＋型領域１３０ｒに接続し、イオン注入により形成された高抵抗ＨＲ３−４、縦型抵抗ＶＲ３−２が接続する裏面配線金属層３０ｒを介して、第３制御端子パッドＣ３に接続する。このように、第３制御抵抗ＣＲ３の一部は、縦型抵抗ＶＲ３と高抵抗ＨＲ３により構成される。

後に詳述するが、縦型抵抗ＶＲ１−３、ＶＲ２−３、ＶＲ３−３のそれぞれ一部を第２ｎ＋型領域２０２として、第１制御端子パッドＣ１−第１出力端子パッドＯ１間、第２制御端子パッドＣ２−第２出力端子パッドＯ２間、第３制御端子パッド−第３出力端子パッドＯ３間に、それぞれ第２実施形態と同様の保護素子２００が接続される。

また、第３ＦＥＴ群Ｆ３においては、第３制御抵抗ＣＲ３の経路から分岐して、第３制御端子パッドＣ３と共通入力端子パッドＩ間に、第１実施形態と同様の保護素子２００が接続される。

第４実施形態では、共通入力端子パッドＩ−第１制御端子パッドＣ１、共通入力端子パッドＩ−第２制御端子パッドＣ２、共通入力端子パッドＩ−第３制御端子パッドＣ３と、第１制御端子パッドＣ１−第１出力端子パッドＯ１、第２制御端子パッドＣ２−第２出力端子パッドＯ２、第３制御端子パッドＣ３−第３出力端子パッドＯ３の間にそれぞれ保護素子２００を接続する。

例えば第３ＦＥＴ群Ｆ３において、ＦＥＴ３−１のソース電極−ゲート電極間に接続する保護素子２００は、第２主面Ｓ２の第３制御端子パッドＣ３からＦＥＴ３−１のゲート電極への制御信号経路の途中に形成する。そのため静電破壊からの保護効果を大きくすることができる。そして保護素子２００内部における高周波信号の漏れを無くすため、制御信号経路において保護素子２００と第３制御端子パッドＣ３間、および保護素子２００とＦＥＴ３−１のゲート電極２７の間に、それぞれ１０ＫΩ以上の高抵抗ＨＲ３−５、ＨＲ３−１を接続する。

具体的には保護素子２００と第３制御端子パッドＣ３の間には、第２主面Ｓ２において、高抵抗ＨＲ３−５を接続する（図１６）。また保護素子２００とＦＥＴ３−１のゲート電極２７の間には第１主面Ｓ１において、高抵抗ＨＲ３−１を接続する（図１４）。ここでは、高抵抗ＨＲ３−１およびＨＲ３−５は、イオン注入により形成される。この２つの高抵抗ＨＲ３−５、ＨＲ３−１はシリーズ接続されて第３制御抵抗ＣＲ３の一部を構成する。

これにより、ＦＥＴ３−１のソース電極（共通入力端子パッドＩ）から高周波信号が、第３制御端子パッドＣ３およびＦＥＴ３−１のゲート電極のどちらへ漏れる経路においても高インピーダンスが接続されているため、実質的に高周波信号は漏れない。

第１ＦＥＴ群Ｆ１および第２ＦＥＴ群Ｆ２において、それぞれＦＥＴ１−１およびＦＥＴ２−１のソース電極−ゲート電極間の保護素子２００’は、原理として本実施形態の保護素子２００と同様のｎ−ｉ−ｎ型保護素子であるが、構造が異なっており、これについては後述する。

次に、第１ＦＥＴ群Ｆ１から第３ＦＥＴ群Ｆ３の３段目のＦＥＴにおいてドレイン−ゲート間に接続する保護素子２００について説明する。本実施形態のドレイン−ゲート間の保護素子２００の接続はすべて同様であるので、ＦＥＴ３−３を例に説明する。

保護素子２００は、第３出力端子パッドＯ３近傍に配置される。保護素子２００の第１ｎ＋型領域２０１は、第２主面Ｓ２の第３出力端子パッドＯ３と、第１主面Ｓ１のＦＥＴ３−３のドレイン電極３６を接続する縦型金属層６５と直流的に接続する。保護素子２００の第２ｎ＋型領域２０２は、縦型抵抗ＶＲ３−３である。さらに保護素子２００と第３制御端子パッドＣ３との間に、高周波信号の漏れを防止するため、第２主面Ｓ２において、高抵抗ＨＲ３−４を接続する（図１６）。また、第１主面Ｓ１において、保護素子２００とＦＥＴ３−３のゲート電極２７との間に、高周波信号の漏れを防止するため、高抵抗ＨＲ３−３を接続する（図１４）。

縦型抵抗ＶＲ３−３と、上記２つの高抵抗（高抵抗ＨＲ３−４、ＨＲ３−３）がＦＥＴ３−３のゲート電極２７にシリーズ接続されて、第３制御抵抗ＣＲ３の一部を構成する。

共通入力端子パッドＩと第１および第２制御端子パッドＣ１、Ｃ２間においては、それぞれのパッドの周囲に配置した裏面ｎ＋型領域１３０ｒによって、他の保護素子２００’が接続される。

以下、第１制御端子パッドＣ１と共通入力端子パッドＩ間の保護素子２００’について説明するが、第２制御端子パッドＣ２側も同様である。

共通入力端子パッドＩおよび第１制御端子パッドＣ１がコンタクトする第２主面Ｓ２の基板１１表面には、アイソレーション向上のため裏面ｎ＋型領域１３０ｒが設けられる。共通入力端子パッドＩと、第１制御端子パッドＣ１の対向する辺において、それぞれのパッドと接続する裏面ｎ＋型領域１３０ｒを、所定の離間距離（例えば４μｍ）で近接して配置し、これによりｎ−ｉ−ｎ型保護素子２００’を形成する。このような場合、保護素子２００’の長さ（裏面ｎ＋型領域１３０ｒが所定の離間距離で対向する長さ）は短い方が寄生容量を低減できるので好ましく、各パッドの最長辺の２分の１以下とする。

これにより、ＦＥＴ１−１、ＦＥＴ２−１およびＦＥＴ３−１のソース−ゲート間と、ＦＥＴ１−３、ＦＥＴ２−３およびＦＥＴ３−３のドレイン−ゲート間に保護素子２００（および保護素子２００’）を接続できる。

図１７および図１８には、第４実施形態の保護素子２００を示す。図１７は図１３のｇ−ｇ線断面図である。

図１７に示す保護素子２００は、第１実施形態と同様で保護素子２００の両端子が同様の構成を有するものである。

すなわち、バイアホール５５ａ、５５ｂは基板１１の第１主面Ｓ１から第２主面Ｓ２に達し、基板１１を貫通して設けられる。バイアホール５５ａは、例えば第１ｎ＋型領域２０１側とし、共通入力端子パッドＩに対応して設けられる。このとき第２ｎ＋型領領域２０２側のバイアホール５５ｂは第３制御端子パッドＣ３に対応して設けられる。ここでは、バイアホール５５はいずれのパッドとも重畳せず、バイアホール５５ａは、共通入力端子パッドＩに接続する表面配線金属層３０ｓと重畳し、バイアホール５５ｂは、第３制御端子パッドＣ３に接続する裏面配線金属層３０ｒと重畳する。バイアホール５５の大きさは、１０μｍ×１０μｍ程度であれば十分である。表面配線金属層３０ｓは、ＦＥＴ１−３のソース電極３５を構成する第３層目の金属層であり、裏面配線金属層３０ｒは、表面配線金属層３０ｓと同じ構成の金属層である。

そしてバイアホール５５ａ、５５ｂの側壁はそれぞれ縦型金属層６５ａ、６５ｂで被覆される。ここではバイアホール５５内に縦型金属層６５が充填される場合を示すが、少なくともバイアホール５５の側壁が縦型金属層６５で被覆されていればよい。これにより表面配線金属層３０ｓと縦型金属層６５ａ、および裏面配線金属層３０ｒと縦型金属層６５ｂがそれぞれ電気的に接続する。

更に、縦型金属層６５の外周に縦型ｎ＋型領域１５５が設けられ、直流的に接続する。互いに対向する縦型ｎ＋型領域１５５の一部が、それぞれ第１ｎ＋型領域２０１および第２ｎ＋型領域２０２となる。すなわち、第１ｎ＋型領域２０１は、縦型金属層６５ａ、表面配線金属層３０ｓを介して共通入力端子パッドＩと接続する。一方第２ｎ＋型領域２０２は、縦型金属層６５ｂ、裏面配線金属層３０ｒを介して、第３制御端子パッドＣ３と接続する。第１ｎ＋型領域２０１と第２ｎ＋型領域２０２の間には、絶縁領域２０３（ＧａＡｓ基板１１）が配置され、保護素子２００となる。

縦型金属層６５と、表面配線金属層３０ｓおよび裏面配線金属層３０ｒとは、オーミック性を向上させるためそれぞれ表面オーミック金属層１０ｓおよび裏面オーミック金属層１０ｒを介してコンタクトする。表面オーミック金属層１０ｓは、各ＦＥＴの第１層目のソース電極１５およびドレイン電極１６を構成する金属層である。また裏面オーミック金属層１０ｒは、表面オーミック金属層１０ｓと同じ構成の金属層である。表面オーミック金属層１０ｓおよび裏面オーミック金属層１０ｒは、バイアホール５５より大きければよい。

表面オーミック金属層１０ｓ、裏面オーミック金属層１０ｒにコンタクトする、第１主面Ｓ１、第２主面Ｓ２の基板表面には、それぞれ表面ｎ＋型領域１３０ｓおよび裏面ｎ＋型領域１３０ｒが設けられる。これらは、表面オーミック金属層１０ｓ、裏面オーミック金属層１０ｒよりはみ出して設けられ、アイソレーション向上に寄与する。

表面配線金属層３０ｓは、パッシベーション膜となる窒化膜６０ｓａに設けた開口部を介して表面オーミック金属層１０ｓとコンタクトする。表面配線金属層３０ｓ上はジャケットコート膜となる窒化膜６０ｓｂで被覆される。

裏面金属層３０ｒも同様に、パッシベーション膜となる窒化膜６０ｒａに設けた開口部を介して裏面オーミック金属層１０ｒとコンタクトする。裏面配線金属層３０ｒ上はジャケットコート膜となる窒化膜６０ｒｂで被覆される。

例えば、図１７に示す保護素子２００を形成するために、高周波信号が伝搬する縦型金属層６５ａとＤＣ電位（又は高周波ＧＮＤ電位、以下同様）の縦型金属層６５ｂとが隣り合って配置される。このような場合、縦型金属層６５ａ、６５ｂのうちどちらか電位の低い方から高い方に向かって空乏層が広がる。すなわち、スイッチ回路装置においては高周波信号もＤＣ電位も時々刻々電位が変わるため、そのときどきの電位関係に応じて、どちらか電位の低い方から高い方に向かって空乏層が広がる。そして空乏層が隣り合う縦型金属層６５に達した場合に高周波信号が漏れる。

しかし、本実施形態では、第１ｎ＋型領域２０１、第２ｎ＋型領域２０２によって、縦型金属層６５間に広がる空乏層の変化による高周波信号の漏れを防止できる。

従って、保護素子２００として、スイッチ回路装置のスイッチング素子の１段目のＦＥＴのソース−ゲート間を静電破壊から保護し、尚かつこれらの間で漏れる高周波信号を抑制することができ、スイッチ回路装置のアイソレーションを向上できる。

尚、縦型金属層６５ａ、６５ｂは、縦型ｎ＋型領域１５５によってその外周を囲まれているので、保護素子２００とは異なる他の縦型金属層６５との間においても、高周波信号の漏れを防止できる。

特に、第１出力端子パッドＯ１、第２出力端子パッドＯ２、第３出力端子パッドＯ３には、それぞれ異なる高周波信号が伝搬するので、縦型ｎ＋型領域１５５として縦型金属層６５の周囲に設けることにより、何れの方向に対しても空乏層の延びを抑制できる。

図１８は、図１３のｈ−ｈ線断面図であり、第２実施形態と同様の保護素子２００を接続した場合である。

第３出力端子パッドＯ３は、第２主面Ｓ２に設けられ、基板１１を貫通するバイアホール５５の側壁に設けられた縦型金属層６５を介して、第１主面Ｓ１の表面配線金属層３０ｓと電気的に接続する。すなわち、バイアホール５５は第３出力端子パッドＯ３と重畳し、バイアホール５５内に充填された縦型金属層６５は、第３出力端子パッドＯ３と接続する。保護素子２００の第１ｎ＋型領域２０１となる縦型ｎ＋型領域１５５は、バイアホール５５の側壁の縦型金属層６５とコンタクトし、縦型金属層６５に沿って設けられる。第３出力端子パッドＯ３を構成する裏面配線金属層３０ｒは、裏面オーミック金属層１０ｒを介して縦型金属層６５と接続する。また、第３出力端子パッドＯ３よりはみ出して、アイソレーション向上のための裏面ｎ＋型領域１３０ｒが設けられる。

保護素子２００の第２ｎ＋型領域２０２は、縦型抵抗ＶＲ３−３である。縦型抵抗ＶＲ３−３は、基板１１の第１主面Ｓ１から第２主面Ｓ２に達して不純物のイオン注入により設けられる。縦型抵抗ＶＲ３−３は、第１主面Ｓ１の表面において数μｍ^２程度の面積を有し、抵抗値は他の縦型抵抗ＶＲと同様に１０ＫΩ程度である。ただし、この場合においては高抵抗ＨＲ３−３（１０ＫΩ）と高抵抗ＨＲ３−４（１０ＫΩ）により制御抵抗としては既に十分な抵抗値（２０ＫΩ）がシリーズに接続されているため、制御抵抗を構成する縦型ＶＲ３−３としての抵抗値は低くても良い。第１主面Ｓ１においては、表面ｎ＋型領域１３０ｓおよび表面オーミック金属層１０ｓ、表面配線金属層３０ｓを介してＦＥＴ３−３のゲート電極２７に接続する。一方第２主面Ｓ２側は、裏面ｎ＋型領域１３０ｒによって第３制御端子パッドＣ３（裏面配線金属層３０ｒ）に接続する。これ以外の構成は、図１７と同様であるので、説明は省略する。

これにより、スイッチ回路装置を構成するスイッチング素子の３段目のＦＥＴのゲート−ドレイン間に保護素子２００を接続できる。

またこの保護素子２００も第２主面Ｓ２の第３制御端子パッドＣ３からＦＥＴ３−３のゲート電極への制御信号経路の途中に形成されている。そのため静電破壊からの保護効果を大きくすることができる。

縦型抵抗ＶＲ３−３は不純物の拡散領域であり、半絶縁性の基板１１との間に接合は形成されない。従って、縦型抵抗ＶＲ３−３側面には空乏層は発生しない。

一方、第３出力端子パッドＯ３に接続する縦型金属層６５と基板１１とのショットキー接合からは空乏層が広がる。ここで、第３出力端子パッドＯ３の縦型金属層６５を伝搬する高周波信号の電位と、第３制御端子パッドＣ３に印加される電位は時々刻々変化する。そして、第３出力端子パッドＯ３を伝搬する高周波信号の電位が第３制御端子パッドＣ３の電位より低い時間帯も発生する。この時間帯において、縦型金属層６５から基板１１に空乏層が広がり、縦型抵抗ＶＲ３−３（又はそれに接続する第３制御端子パッドＣ３）に達すると、高周波信号が漏れてインサーションロスが増大する。

しかし、本実施形態では、保護素子２００の第１ｎ＋型領域２０１により、縦型金属層６５からの空乏層の広がりを抑制できるので、インサーションロスの増大を抑制できる。

また保護素子２００の第１ｎ＋型領域２０１をその一部とする縦型ｎ＋型領域１５５は、保護素子２００以外の伝導領域に対しても、空乏層の広がりを抑制できる。

尚、図の如く第２ｎ＋型領域２０２側には縦型金属層６５が設けられないが、図１７と同様に第２ｎ＋型領域２０２側に縦型金属層６５が設けられ、縦型抵抗ＶＲ３−３の抵抗値が実質０Ωになっても良い。なぜなら第３制御抵抗ＣＲ３の一部として、ＦＥＴ３−３のゲート電極２７に接続する抵抗の抵抗値としては、前述の如く、ＨＲ３−３の１０ＫΩおよびＨＲ３−４の１０ＫΩと計２０ＫΩの、既に十分な抵抗値がシリーズに接続されているためである。

図１９は、ゲート配線２１が直接接続する縦型抵抗ＶＲを示す図であり、図１３のｉ−ｉ線断面図である。尚縦型抵抗ＶＲ３−２を例に説明するが、縦型抵抗ＶＲ１−１、ＶＲ１−２、ＶＲ２−１、ＶＲ２−２も同様である。

例えばＦＥＴ３−２のゲート電極２７を束ねたゲート配線２１は、動作領域１０８外で、表面配線金属層３０ｓおよび表面オーミック金属層１０ｓを介して、縦型抵抗ＶＲ３−２と接続する。表面配線金属層３０ｓは、窒化膜６０ｓａに設けた開口部を介して表面オーミック金属層１０ｓおよびゲート配線２１とコンタクトする。表面配線金属層３０ｓ上は窒化膜６０ｓｂで被覆される。

縦型抵抗ＶＲ３−２は第１主面Ｓ１から第２主面Ｓ２に達して設けられ、第２主面Ｓ２の表面において裏面オーミック金属層１０ｒを介して裏面配線金属層３０ｒに接続する。裏面配線金属層３０ｒは、窒化膜６０ｒａに設けた開口部を介して、裏面オーミック金属層１０ｒとコンタクトし、裏面配線金属層３０ｒの表面は窒化膜６０ｒｂで被覆される。裏面配線金属層３０ｒは、裏面配線Ｗの一部であり、裏面配線Ｗを介して第３制御端子パッドＣ３に接続する。また、縦型抵抗ＶＲ１−１、ＶＲ２−１においては、裏面配線金属層３０ｒはそれぞれ第１制御端子パッドＣ１、第２制御端子パッドＣ２の一部である。

第１主面Ｓ１および第２主面Ｓ２の表面には、縦型ｎ＋型領域１５５と同様の理由から表面ｎ＋型領域１３０ｓおよび裏面ｎ＋型領域１３０ｒが設けられ、アイソレーション向上を図っている。表面ｎ＋型領域１３０ｓは、表面オーミック金属層１０ｓおよびゲート配線２１の下方に連続してこれらよりはみ出して設けられる。また、裏面ｎ＋型領域１３０ｒは、裏面オーミック金属層１０ｒよりはみ出して設けられる。

スイッチ回路装置の制御抵抗は、５ＫΩ以上の高い抵抗値が必要である。従って、所定の抵抗値を得るために制御抵抗をチップ表面で引き回す必要があり、チップの小型化を阻んでいる。しかし、本実施形態によれば、基板１１の垂直方向の厚みを利用して縦型抵抗ＶＲを形成できる。これによってチップ表面での制御抵抗ＣＲの占有面積を小さくできるので、チップの小型化が実現する。

図２０は、第２主面Ｓ２において、裏面配線金属層３０ｒと裏面ｎ＋型領域１３０ｒを接続する高抵抗ＨＲ３−４を示す図であり、図１３のｊ−ｊ線断面図である。

高抵抗ＨＲ３−４は、第２主面Ｓ２にイオン注入により設けたｎ型領域であり、不純物濃度は１〜５×１０^１７ｃｍ^−３程度である。高抵抗ＨＲ３−４の一端は、裏面ｎ＋型領域１３０ｒを介して縦型抵抗ＶＲ３−３に接続し、他端は、裏面ｎ＋型領域１３０ｒ、裏面オーミック金属層１０ｒを介して、裏面配線金属層３０ｒに接続する。尚、第１主面Ｓ１においては窒化膜６０ｓが設けられるのみである。

図２１および図２２は、第５実施形態を示す。第５の実施形態はＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）でスイッチング素子を構成するスイッチ回路装置の場合である。平面図は第４実施形態と同様である。図２１（Ａ）が、動作領域１０８の断面図（図１４のｆ−ｆ線断面に相当）、図２１（Ｂ）が、保護素子２００の断面図（図１３のｇ−ｇ線断面に相当）、図２１（Ｃ）が、保護素子２００の断面図（図１３のｈ−ｈ線断面に相当）である。また図２２が縦型抵抗ＶＲを示す図であり、図１３のｉ−ｉ線断面に相当する。更に図２３が、高抵抗の断面図であり、図２３（Ａ）が図１４のｋ−ｋ線断面に相当し、図２３（Ｂ）が図１４のｌ−ｌ線断面に相当する。また、第１〜第３実施形態と同様の構成については説明を省略する。

図２１（Ａ）の如く、基板１１は、半絶縁性ＧａＡｓ基板１３１上にノンドープのバッファ層１３２を積層し、バッファ層１３２上に、電子供給層となるｎ＋型ＡｌＧａＡｓ層１３３、チャネル（電子走行）層となるノンドープＩｎＧａＡｓ層１３５、電子供給層となるｎ＋型ＡｌＧａＡｓ層１３３を順次積層したものである。電子供給層１３３とチャネル層１３５間には、スペーサ層１３４が配置される。

バッファ層１３２は、不純物が添加されていない高抵抗層であり、その膜厚は、数千Å程度である。上側の電子供給層１３３上には、ノンドープ層を積層し、所定の耐圧とピンチオフ電圧を確保している。ここでは例えば第１ノンドープ層（ＡｌＧａＡｓ層）１４１、第２ノンドープ層（ＩｎＧａＰ層）１４２、第３ノンドープ層（ＡｌＧａＡｓ層）１４３を積層する。その上に化学的に安定な安定層（ＩｎＧａＰ層）１４０を配置し、更にキャップ層となるｎ＋型ＧａＡｓ層１３７を最上層に積層している。キャップ層１３７には高濃度の不純物が添加されており、その不純物濃度は、１〜５×１０^１８ｃｍ^−３程度である。

電子供給層１３３、第１〜第３ノンドープ層１４１〜１４３、スペーサ層１３４は、チャネル層１３５よりバンドギャップが大きい材料が用いられる。また電子供給層１３３には、ｎ型不純物（例えばＳｉ）が２〜４×１０^１８ｃｍ^−３程度に添加されている。

そして、このような構造により、電子供給層１３３であるｎ＋型ＡｌＧａＡｓ層のドナー不純物から発生した電子が、チャネル層１３５側へ移動し、電流パスとなるチャネルが形成される。この結果、電子とドナー・イオンは、ヘテロ接合界面を境として空間的に分離されることになる。電子はチャネル層１３５を走行するが、ドナー・イオンが存在しないためクーロン散乱の影響が非常に少なく、高電子移動度を持つことができる。

ＨＥＭＴの動作領域１０８は、バッファ層１３２に達する絶縁化領域５０によって一点鎖線の如く他の領域と分離される。絶縁化領域５０は、電気的に完全な絶縁ではなく、不純物（Ｂ＋）をイオン注入することによりエピタキシャル層にキャリアトラップを設け、絶縁化した領域である。つまり、絶縁化領域５０にもエピタキシャル層として不純物は存在しているが、絶縁化のためのＢ＋注入により不活性化されている。

動作領域１０８の、高濃度不純物が添加されたキャップ層１３７を部分的に除去することにより、ソース領域１３７ｓおよびドレイン領域１３７ｄを設ける。ソース領域１３７ｓおよびドレイン領域１３７ｄには表面オーミック金属層１０ｓで形成されるソース電極１５、ドレイン電極１６が接続し、その上層には表面配線金属層３０ｓによりソース電極３５、ドレイン電極３６が形成される。

また、第１主面Ｓ１の動作領域１０８において、ゲート電極２７が配置される部分のキャップ層１３７および安定層１４０をエッチングにより除去して、第３ノンドープ層１４３を露出し、ゲート金属層２０をショットキー接続させてゲート電極２７を形成する。具体的には、ゲート電極２７の最下層金属（Ｐｔ）の一部は熱処理により埋め込まれて第１ノンドープ層４１に達する。すなわちショットキー接合の形状を湾曲させることにより、逆バイアス印加時の電界集中を緩和し、高耐圧を実現している。

ＨＥＭＴのエピタキシャル構造はキャップ層１３７を含んでいる。キャップ層１３７の不純物濃度は１〜５×１０^１８ｃｍ^−３程度と高濃度であるため、キャップ層１３７の配置されている領域は機能的には高濃度（ｎ＋型）の不純物領域といえる。

図２１（Ｂ）の如く、ＨＥＭＴで構成されたスイッチング素子の１段目のＦＥＴのソース−ゲート間に接続する保護素子２００は、第１主面Ｓ１から第２主面Ｓ２まで、基板１１を貫通し、互いに対向する２つの縦型ｎ＋型領域１５５とその間に挟まれた絶縁化領域５０で構成される。すなわち２つの縦型ｎ＋型領域１５５は第１ｎ＋型領域２０１および第２ｎ＋型領域２０２であり、絶縁化領域５０は絶縁領域２０３である。それぞれの縦型ｎ＋型領域１５５は第１主面Ｓ１から第２主面Ｓ２まで、基板１１を貫通するバイアホール５５の内側表面にイオン注入により形成され、各バイアホール５５の少なくとも側壁を被覆する縦型金属層６５とコンタクトしている。

ＨＥＭＴではアイソレーション向上のための表面ｎ＋型領域１３０ｓも絶縁化領域５０で分離され、キャップ層１３７を含む半導体層により構成される。一方、裏面ｎ＋型領域１３０ｒ、および第２主面Ｓ２に設けられる高抵抗（ｎ型領域）は、第２主面Ｓ２の表面に不純物をイオン注入して形成する。これ以外の構成は、図１７と同様であるので、説明は省略する。

図２１（Ｃ）の如く、各電極パッドは裏面配線金属層３０ｒによって第２主面Ｓ２に設けられる。また各電極パッドに対応し、第１主面Ｓ１から第２主面Ｓ２まで、基板１１を貫通するバイアホール５５が設けられる。バイアホール５５の少なくとも側壁は縦型金属層６５で被覆され、これにより各電極パッドとＨＥＭＴで構成されたスイッチング素子が接続される。具体的には、図２１（Ｃ）は第３出力端子パッドＯ３（３段目のＦＥＴ）に接続する保護素子２００を示す断面図である。

保護素子２００の第１ｎ＋型領域２０１となる縦型ｎ＋型領域１５５は、バイアホール５５の側壁の縦型金属層６５とコンタクトし、縦型金属層６５に沿って設けられる。第３出力端子パッドＯ３を構成する裏面配線金属層３０ｒは、裏面オーミック金属層１０ｒを介して縦型金属層６５と接続する。また、第３出力端子パッドＯ３よりはみ出して、アイソレーション向上のための裏面ｎ＋型領域１３０ｒが設けられる。

保護素子２００の第２ｎ＋型領域２０２は、縦型抵抗ＶＲ３−３である。縦型抵抗ＶＲ３−３は、基板１１の第１主面Ｓ１から第２主面Ｓ２に達して不純物のイオン注入により設けられる。縦型抵抗ＶＲ３−３は、第１主面Ｓ１の表面において数μｍ^２程度の面積を有し、抵抗値は１０ＫΩ程度である。第１主面Ｓ１においては、表面ｎ＋型領域１３０ｓおよび表面オーミック金属層１０ｓ、表面配線金属層３０ｓを介してＦＥＴ３−３のゲート電極２７に接続する。表面ｎ＋型領域１３０ｓは、絶縁化領域５０により分離されたキャップ層１３７を含む領域である。一方第２主面Ｓ２側は、裏面ｎ＋型領域１３０ｒによって第３制御端子パッドＣ３（裏面配線金属層３０ｒ）に接続する。裏面ｎ＋型領域１３０ｒは、第２主面Ｓ２の表面にイオン注入により形成される。これ以外の構成は、図１８と同様であるので、説明は省略する。

これにより、スイッチング素子の３段目のＦＥＴのゲート−ドレイン間に保護素子２００を接続できる。

図２２は、ゲート配線２１に直接接続する縦型抵抗ＶＲ３−２を示す断面図である。

ゲート配線２１は、ゲート電極２７と同様に第３ノンドープ層４３上に設けられ、最下層金属（Ｐｔ）の一部が埋め込まれて第１ノンドープ層４１に達する。表面オーミック金属層１０ｓはキャップ層１３７上に設けられ、表面配線金属層３０ｓは、パッシベーション膜となる窒化膜６０ｓａに設けた開口部を介してゲート配線２１および表面オーミック金属層１０ｓとコンタクトする。それらを覆ってジャケットコート膜となる窒化膜６０ｓｂが設けられる。

縦型抵抗ＶＲは、第１主面Ｓ１から第２主面Ｓ２に達する伝導領域であり、ｎ型不純物（濃度１×１０^１７ｃｍ^−３以上）をイオン注入したｎ型不純物領域である。

第３制御抵抗ＣＲ３（第１制御抵抗ＣＲ１、第２制御抵抗ＣＲ２も同様）は所望の抵抗値を有する距離（長さ）および幅を確保して、他の領域と絶縁化領域５０により分離される。第３制御抵抗ＣＲ３は、低抵抗ＬＲ３、高抵抗ＨＲ３、縦型抵抗ＶＲ３により構成される。低抵抗ＬＲ３（ＬＲ１およびＬＲ２も同様）は絶縁化領域により分離されキャップ層１３７を含む領域で構成される。

図２３は、高抵抗ＨＲを示す断面図である。

高抵抗ＨＲ３は、絶縁化領域５０によって分離され、キャップ層１３７を除去してキャップ層１３７より下の半導体層を露出した領域により構成される。高抵抗ＨＲ１、ＨＲ２も同様である。

すなわち高抵抗ＨＲ３はキャップ層１３７をエッチングしたリセス部１０１を有し、リセス部１０１両端に接続のためのコンタクト部１０２となるキャップ層１３７が残存する。コンタクト部１０２は図の如くそのまま低抵抗ＬＲ３のキャップ層１３７に連続して接続するか、あるいは抵抗素子電極（不図示）を設けて第３制御抵抗ＣＲ３の一部として配線などに接続するための領域である。抵抗素子電極は、ＨＥＭＴの表面オーミック金属層１０ｓおよび表面配線金属層３０ｓにより、ソース電極およびドレイン電極と同様に形成できる。

そして図の場合には、リセス部１０１の底部に第３ノンドープ層１４３が露出する。このように、第３ノンドープ層１４３が露出するリセス部１０１を設けることにより、コンタクト部１０２、チャネル層１３５が抵抗体の電流経路となり、チャネル層１３５が実質的な抵抗層となる。そして、チャネル層１３５はキャップ層１３７よりシート抵抗が数倍高い（例えば４００Ω／□）ため、これにより短い距離で高抵抗値を有する高抵抗ＨＲ３が得られる。本実施形態ではリセス部１０１を設けることによりシート抵抗Ｒｓ＝４００Ω／□程度の高抵抗ＨＲ３とする。リセス部１０１は、例えば５０μｍ程度の長さである。

第１主面Ｓ１において、低抵抗ＬＲ３の主要電流経路は、不純物濃度が高く膜厚も厚いキャップ層１３７である。キャップ層１３７のシート抵抗はＲｓ＝１００Ω／□程度である。低抵抗ＬＲ３のみで高い抵抗値（５ＫΩ以上）を得るにはその幅を十分狭くするか、長さを十分確保する方法がある。実際にはパターンニングの微細化に限界があるため、長さで所望の抵抗値を確保する必要がある。従って、抵抗が大きくなるとチップ上でパッドや素子の隙間に納まり切れず抵抗を配置するためだけに特別のスペースを準備する必要が発生し、チップ面積が大きくなってしまう問題がある。そこで本実施形態では、キャップ層１３７を除去してシート抵抗が高いチャネル層１３５を、実質的な抵抗層とする高抵抗ＨＲ３を採用する。これによりチップ周辺などの空きスペースに十分納まるため、特にチップサイズを増大する必要が無くなる。

尚、高抵抗は不純物注入領域や、キャップ層をエッチングして下層の半導体層を露出した領域でなくてもよく、例えば蒸着されたＮｉＣｒなどにより形成された金属抵抗でも良い。

また、表面ｎ＋型領域１３０ｓおよび裏面ｎ＋型領域１３０ｒは、これらとコンタクトする金属層（表面オーミック金属層１０ｓ、裏面オーミック金属層１０ｒ、表面配線金属層３０ｓ、裏面配線金属層３０ｒ、またはゲート配線２１）の下方全面に配置される場合を示したが、これらの金属層の下方周辺部で金属層よりはみ出して設けられてもよい。また金属層から５μｍ以下程度離間して金属層の周辺に設けられてもよい。

本発明を説明するための断面図である。 本発明を説明するための（Ａ）平面図、（Ｂ）平面図、（Ｃ）側面図である。 本発明を説明するための（Ａ）平面概要図、（Ｂ）断面図、（Ｃ）等価回路図である。 本発明を説明するための（Ａ）平面概要図、（Ｂ）断面図、（Ｃ）等価回路図である。 本発明を説明するための断面図である。 本発明を説明するための断面図である。 本発明を説明するための断面図である。 本発明を説明するための断面図である。 本発明を説明するための平面図である。 本発明を説明するための平面概要図である。 本発明を説明するための（Ａ）平面図、（Ｂ）平面図、（Ｃ）側面図である。 本発明を説明するための回路図である。 本発明を説明するための平面図である。 本発明を説明するための平面図である。 本発明を説明するための断面図である。 本発明を説明するための平面図である。 本発明を説明するための（Ａ）平面図、（Ｂ）断面図である。 本発明を説明するための（Ａ）平面図、（Ｂ）断面図である。 本発明を説明するための断面図である。 本発明を説明するための断面図である。 本発明を説明するための断面図である。 本発明を説明するための断面図である。 本発明を説明するための断面図である。

符号の説明

１０ｓ 表面オーミック金属層
１０ｒ 裏面オーミック金属層
１１ 半絶縁性基板
１２ チャネル層
１５、３５ ソース電極
１６、３６ ドレイン電極
２７ ゲート電極
１８、１３７ｓ ソース領域
１９、１３７ｄ ドレイン領域
２０ ゲート金属層
２１ ゲート配線
３０ｓ 表面配線金属層
３０ｒ 裏面配線金属層
５０ 絶縁化領域
５３ 下部電極
５４ 上部電極
５５ バイアホール
６５ 縦型金属層
１３０ｓ 表面ｎ＋型領域
１３０ｒ 裏面ｎ＋型領域
１７０ 浮遊不純物領域
１３１ ＧａＡｓ基板
１３２ バッファ層
１３３ 電子供給層
１３４ スペーサ層
１３５ チャネル層
１３７ キャップ層
１４０ 安定層
１４１ 第１ノンドープ層
１４２ 第２ノンドープ層
１４３ 第３ノンドープ層
１５５ 縦型ｎ＋型領域
６０、６０ｓ、６０ｓａ、６０ｓｂ、６０ｒａ、６０ｒｂ 窒化膜
８０ バンプ
１００ 被保護素子
１０１ リセス部
１０２ コンタクト部
１０８ 動作領域
１８０ 第１チップ
１９０ 第２チップ
２００ 保護素子
２０１ 第１ｎ＋型領域
２０２ 第２ｎ＋型領域
２０３ 絶縁領域
ＶＲ１、ＶＲ２、ＶＲ３ 縦型抵抗
ＨＲ１、ＨＲ２、ＨＲ３ 高抵抗
ＬＲ１、ＬＲ２、ＬＲ３ 低抵抗
ＩＮ 共通入力端子
Ｃｔｌ１ 第１制御端子
Ｃｔｌ２ 第２制御端子
Ｃｔｌ３ 第３制御端子
ＯＵＴ１ 第１出力端子
ＯＵＴ２ 第２出力端子
ＯＵＴ３ 第２出力端子
Ｉ 共通入力端子パッド
Ｃ 制御端子パッド
Ｃ１ 第１制御端子パッド
Ｃ２ 第２制御端子パッド
Ｃ３ 第３制御端子パッド
Ｏ 出力端子パッド
Ｏ１ 第１出力端子パッド
Ｏ２ 第２出力端子パッド
Ｏ３ 第３出力端子パッド
ＣＲ１ 第１制御抵抗
ＣＲ２ 第２制御抵抗
ＣＲ３ 第３制御抵抗
Ｆ１ 第１のＦＥＴ群
Ｆ２ 第２のＦＥＴ群
Ｆ３ 第３のＦＥＴ群
Ｐ、Ｐ１、Ｐ２、Ｐ１０、Ｐ２０ パッド
Ｗ 配線

Claims (17)

1. 化合物半導体基板と、
   前記基板の第１主面に設けられた被保護素子と、
   前記被保護素子の端子と対応して前記基板の第２主面に設けられた電極パッドと、
   前記基板を貫通して設けられたバイアホールと、
   前記バイアホールの側壁に設けられ、前記電極パッドと前記被保護素子を接続する金属層と、
   前記金属層の周囲に設けられ、前記第１主面から前記第２主面に達する第１伝導領域と、
   前記第１伝導領域と対向して設けられ前記第１主面から前記第２主面に達する第２伝導領域と、
   前記第１伝導領域と前記第２伝導領域の周囲に配置された絶縁領域と、
   を具備し、
   前記第１伝導領域および前記第２伝導領域を保護素子の２端子として、前記被保護素子の２端子にそれぞれ接続し、前記被保護素子の静電破壊電圧を向上させることを特徴とする化合物半導体装置。
2. 前記第１伝導領域は、前記金属層と直流的に接続することを特徴とする請求項１に記載の化合物半導体装置。
3. 前記第１伝導領域および前記第２伝導領域を、前記被保護素子の静電気に弱い接合の２端子にそれぞれ接続することを特徴とする請求項１に記載の化合物半導体装置。
4. 前記第１伝導領域および前記第２伝導領域を、前記被保護素子の静電気に弱い容量の２端子にそれぞれ接続することを特徴とする請求項１に記載の化合物半導体装置。
5. 前記基板を貫通する他のバイアホールと、前記第２主面に設けられた他の電極パッドと、前記他のバイアホールの側壁に設けられ前記他の電極パッドと前記被保護素子を接続する他の金属層とを有し、前記第２伝導領域は、前記他の金属層の周囲に設けられ、該他の金属層と直流的に接続することを特徴とする請求項１に記載の化合物半導体装置。
6. 前記第２主面に設けられた他の電極パッドを有し、前記第２伝導領域は前記他の電極パッドと直流的に接続することを特徴とする請求項１に記載の化合物半導体装置。
7. 前記バイアホールは内部に前記金属層が充填されることを特徴とする請求項１に記載の化合物半導体装置。
8. 化合物半導体基板と、
   前記基板の第１主面に設けられ、共通入力端子、出力端子および制御端子を有するスイッチ回路装置と、
   前記基板の第２主面に設けられ、前記共通入力端子、出力端子および制御端子にそれぞれ接続する共通入力端子パッド、出力端子パッド、および制御端子パッドと、
   前記制御端子パッドと前記スイッチ回路装置を構成するスイッチング素子を接続する接続手段と、
   前記基板を貫通して設けられたバイアホールと、
   前記バイアホールの側壁に設けられ、少なくとも１つの前記パッドと前記スイッチング素子とを接続する金属層と、
   前記金属層の周囲に設けられ、前記第１主面から前記第２主面に達する第１伝導領域と、
   前記第１伝導領域と対向して設けられ前記第１主面から前記第２主面に達する第２伝導領域と、
   前記第１伝導領域と前記第２伝導領域の周囲に配置された絶縁領域と、
   を具備し、
   前記第１伝導領域および前記第２伝導領域を保護素子の２端子として、前記スイッチ回路装置の２端子にそれぞれ接続し、前記スイッチ回路装置の静電破壊電圧を向上させることを特徴とする化合物半導体装置。
9. 前記第１伝導領域は、前記金属層と直流的に接続することを特徴とする請求項８に記載の化合物半導体装置。
10. 前記基板を貫通する他のバイアホールと、前記第２主面に設けられた他の電極パッドと、前記他のバイアホールの側壁に設けられ前記他の電極パッドと前記被保護素子を接続する他の金属層とを有し、前記第２伝導領域は、前記他の金属層の周囲に設けられ、該他の金属層と直流的に接続することを特徴とする請求項８に記載の化合物半導体装置。
11. 前記第２主面に設けられた他の電極パッドを有し、前記第２伝導領域は前記他の電極パッドと直流的に接続することを特徴とする請求項８に記載の化合物半導体装置。
12. 前記第２伝導領域は前記接続手段の一部であることを特徴とする請求項８に記載の化合物半導体装置。
13. 前記接続手段は制御抵抗であることを特徴とする請求項８に記載の化合物半導体装置。
14. 前記第１伝導領域および前記第２伝導領域を、前記出力端子パッドおよび前記制御端子パッドにそれぞれ接続することを特徴とする請求項８に記載の化合物半導体装置。
15. 前記バイアホールは内部に前記金属層が充填されることを特徴とする請求項８に記載の化合物半導体装置。
16. 前記共通入力端子パッドに高周波アナログ信号が伝搬することを特徴とする請求項８に記載の化合物半導体装置。
17. 前記第１伝導領域および前記第２伝導領域を、前記共通入力端子パッドおよび前記制御端子パッドにそれぞれ接続することを特徴とする請求項８に記載の化合物半導体装置。

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