KR100676357B1 - 스위치 회로 장치 - Google Patents

스위치 회로 장치 Download PDF

Info

Publication number
KR100676357B1
KR100676357B1 KR1020030070730A KR20030070730A KR100676357B1 KR 100676357 B1 KR100676357 B1 KR 100676357B1 KR 1020030070730 A KR1020030070730 A KR 1020030070730A KR 20030070730 A KR20030070730 A KR 20030070730A KR 100676357 B1 KR100676357 B1 KR 100676357B1
Authority
KR
South Korea
Prior art keywords
region
high concentration
concentration impurity
electrode
current
Prior art date
Application number
KR1020030070730A
Other languages
English (en)
Other versions
KR20040034414A (ko
Inventor
아사노데쯔로
사까끼바라미끼또
나까지마요시부미
이시하라히데또시
Original Assignee
산요덴키가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2002303484A external-priority patent/JP4236442B2/ja
Priority claimed from PCT/JP2003/011419 external-priority patent/WO2004023555A1/ja
Application filed by 산요덴키가부시키가이샤 filed Critical 산요덴키가부시키가이샤
Publication of KR20040034414A publication Critical patent/KR20040034414A/ko
Application granted granted Critical
Publication of KR100676357B1 publication Critical patent/KR100676357B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

5㎓대 브로드 밴드용 GaAs 스위치 IC는 2.4㎓에 비하여 2배의 주파수로 되기 때문에, 기생 용량이 아이솔레이션의 악화에 크게 영향을 미친다. 이 때문에 분로 FET를 형성하여 아이솔레이션을 향상하기 위한 수단이 필요 불가결하다. 그러나 분로 FET는 게이트폭이 적고, 정전 파괴 전압이 낮은 문제가 있었다. 분로 FET의 2단자 간의 제1 n+형 영역, 절연 영역, 제2 n+형 영역으로 이루어지는 보호 소자를 병렬로 접속한다. 근접한 제1, 제2 n+형 영역으로 방전할 수 있어, 기생 용량을 늘리지 않고 분로 FET의 동작 영역에 이르는 정전 에너지를 감쇠시킬 수 있다.
브로드 밴드용 GaAs 스위치 IC, 분로 FET, 보호 소자, 정전 파괴 전압

Description

스위치 회로 장치{SWITCH CIRCUIT DEVICE}
도 1은 본 발명을 설명하기 위한 회로도.
도 2는 본 발명을 설명하기 위한 개요도.
도 3은 본 발명을 설명하기 위한 단면도.
도 4는 본 발명을 설명하기 위한 평면도.
도 5는 본 발명을 설명하기 위한 단면도.
도 6은 본 발명을 설명하기 위한 (a) 단면도, (b) 및 (c) 회로 개요도.
도 7은 본 발명을 설명하기 위한 단면도.
도 8은 본 발명을 설명하기 위한 단면도.
도 9는 본 발명을 설명하기 위한 단면도.
도 10은 본 발명을 설명하기 위한 단면도.
도 11은 본 발명을 설명하기 위한 단면도.
도 12는 본 발명을 설명하기 위한 단면도.
도 13은 본 발명을 설명하기 위한 평면도.
도 14는 본 발명을 설명하기 위한 (a) 단면도, (b) 단면도, (c) 및 (d) 회로 개요도.
도 15는 본 발명의 디바이스 시뮬레이션의 단면 모델도.
도 16은 본 발명의 전자 전류 밀도 분포도.
도 17은 본 발명의 홀 전류 밀도 분포도.
도 18은 본 발명의 재결합 밀도 분포도.
도 19는 본 발명의 (a) a 구조의 전류 경로 개요도, (b) b 구조의 전류 경로 개요도.
도 20은 본 발명의 전류-전압 특성도.
도 21은 본 발명의 시뮬레이션 결과.
도 22는 본 발명의 (a) 시뮬레이션 결과, (b) 시뮬레이션 결과, (c) b 구조의 전류 경로 개요도.
도 23은 본 발명의 시뮬레이션 결과.
도 24는 본 발명의 (a) 시뮬레이션 결과, (b) 평면 개요도.
도 25는 본 발명의 (a) 단면 개요도, (b) 시뮬레이션 결과.
도 26은 본 발명의 (a) 평면 개요도, (b) 시뮬레이션 결과.
도 27은 본 발명의 c 구조의 전류 경로 개요도.
도 28은 본 발명의 평면 개요도.
도 29는 종래예를 설명하기 위한 (a) 회로도, (b) 평면도.
도 30은 종래예를 설명하기 위한 (a) 단면도, (b) 회로 개요도.
도 31은 종래예를 설명하기 위한 단면도.
도 32는 종래예를 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
44, 144 : 채널 영역
51, 151 : GaAs 기판
52, 152 : 동작층
53, 72, 153, 172 : 질화막
54, 58, 63, 67, 71, 154, 158, 163, 167, 171 : 레지스트
56, 156 : 소스 영역
57, 157 : 드레인 영역
62, 162 : 배선
64, 164 : 오믹 금속층
65, 165 : 제1 소스 전극
66, 166 : 제1 드레인 전극
68, 168 : 게이트 금속층
69, 169 : 게이트 전극
70, 170 : 제1 전극 패드
74, 174 : 패드 금속층
75, 175 : 제2 소스 전극
76, 176 : 제2 드레인 전극
77, 177 : 제2 전극 패드
100, 100a, 100b, 100c : 고농도 불순물 영역
120 : 산화막
130 : 정합 마크
160, 161 : 주변 n+형 영역
200 : 보호 소자
201 : 제1 n+형 영역
202 : 제2 n+형 영역
203 : 절연 영역
203a : 반절연 영역
203b : 절연화 영역
204 : 금속 전극
α1 : 제1 n+형 영역폭
α2 : 제2 n+형 영역폭
β : 절연 영역폭
γ : 절연 영역폭
δ : 절연 영역 깊이
I1 : 제1 전류 경로
I2 : 제2 전류 경로
I3 : 제3 전류 경로
300, 300a, 300b : 연장부
본 발명은 스위치 회로 장치, 특히 정전 파괴 전압을 대폭 향상시킨 스위치 회로 장치에 관한 것이다.
휴대 전화 등의 이동체용 통신 기기에서는 ㎓대의 마이크로파를 사용하는 경우가 많아 안테나의 전환 회로나 송수신의 전환 회로 등에, 이들 고주파 신호를 전환하기 위한 스위치 소자가 이용되는 경우가 많다. 그 소자는 고주파를 취급하기 위해 갈륨비소(GaAs)를 이용한 전계 효과 트랜지스터(이하 FET라 함)를 사용하는 경우가 많아, 이에 수반하여 상기 스위치 회로 자체를 집적화한 모노리식 마이크로파 집적 회로(MMIC)의 개발이 진행되고 있다.
도 29 내지 도 32에 종래의 GaAs FET를 이용한 스위치 회로 장치의 일례를 설명한다(예를 들면, 일본 특개평 2002-231898호 공보(제4페이지, 도 2) 참조).
도 29의 (a)는 GaAs FET을 이용한 SPDT(Single Pole Double Throw)라고 불리는 화합물 반도체 장치의 원리적인 회로도의 일례를 나타낸다.
제1과 제2 FET1, FET2의 소스(또는 드레인)가 공통 입력 단자 IN에 접속되고, 각 FET1, FET2의 게이트가 저항 R1, R2를 통하여 제1과 제2 제어 단자 Ctl-1, Ctl-2에 접속되고, 그리고 각 FET의 드레인(또는 소스)이 제1과 제2 출력 단자 OUT-1, OUT-2에 접속된 것이다. 제1과 제2 제어 단자 Ctl-1, Ctl-2에 인가되는 신호는 상보 신호로, H 레벨의 신호가 인가된 FET를 ON으로 하여, 입력 단자 IN에 인 가된 신호를 어느 한쪽의 출력 단자에 전달하도록 되어 있다. 저항 R1, R2는 교류 접지가 되는 제어 단자 Ctl-1, Ctl-2 직류 전위에 대하여 게이트 전극을 통하여 고주파 신호가 누출하는 것을 방지할 목적으로 배치되어 있다.
도 29의 (b)는 상기한 화합물 반도체 스위치 회로 장치를 집적화한 평면도이다.
도 29에 도시한 바와 같이, GaAs 기판에 스위치를 행하는 FET1 및 FET2(모두 게이트폭 600㎛)를 중앙부에 배치하고, 각 FET의 게이트 전극에 저항 R1, R2가 접속되어 있다. 또한 공통 입력 단자 IN, 출력 단자 OUT-1, OUT-2, 제어 단자 Ctl-1, Ctl-2에 대응하는 패드 I, O1, O2, C1, C2가 기판의 주변에 형성되어 있다. 또, 점선으로 나타낸 제2층째의 배선은 각 FET의 게이트 전극 형성 시에 동시에 형성되는 게이트 금속층(Ti/Pt/Au)(168)으로, 실선으로 나타낸 제3층째의 배선은 각 소자의 접속 및 패드의 형성을 행하는 패드 금속층(Ti/Pt/Au)(177)이다. 제1층째의 기판에 오믹에 접촉하는 오믹 금속층(AuGe/Ni/Au)은 각 FET의 소스 전극, 드레인 전극 및 각 저항 양단의 추출 전극을 형성하는 것으로, 도 29에서는 패드 금속층과 중첩되기 때문에 도시되어 있지 않다.
각 전극 패드 및 배선이 인접하는 부분에서는 전극 패드 및 배선의 하전면(또는 주변부)에 접촉하여 불순물 영역(160, 161)이 형성된다. 불순물 영역(160, 161)은 전극 패드 또는 배선의 기판 접촉부로부터 비어져 나와 형성되고, 소정의 아이솔레이션을 확보하고 있다.
도 30에는 도 29의 스위치 회로 장치의 FET의 일부의 단면도를 도시한다. 또한, 스위치 동작을 행하는 FET1, FET2 및 분로 FET인 FET3, FET4는 전부 마찬가지의 구성으로, 각 FET는 소스 전극(175, 165), 드레인 전극(176, 166), 게이트 전극(169)이 빗살 모양으로 배치되지만, 도 30에 도시한 것은 그 중 1조이다.
도 30의 (a)와 같이, 기판(151)에는 n형 이온 주입층에 의한 동작층(152)과 그 양측에 소스 영역(156) 및 드레인 영역(157)을 형성하는 n+형의 불순물 영역이 형성되고, 동작층(152)에는 게이트 전극(169)이 형성되고, 불순물 영역에는 제1층째의 오믹 금속층에서 형성되는 드레인 전극(166) 및 소스 전극(165)이 형성된다. 또한 그 위에 상술한 바와 같이 3층째의 패드 금속층(177)으로 형성되는 드레인 전극(176) 및 소스 전극(175)이 형성되고, 각 소자의 배선 등을 행하고 있다.
도 30의 (b)와 같이, 상기에 대표되는 MESFET에서는 게이트 쇼트키 접합의 용량이 작고, 게이트 단자 G-소스 단자 S 간 또는 게이트 단자 G-드레인 단자 D 간에, 게이트 단자 G측을 마이너스로 하여 서지 전압을 인가하는 경우가 가장 정전 파괴에 약하다. 이 경우, 채널 영역(144)과 채널 영역(144) 표면에 형성된 게이트 전극(169)과의 계면에 형성되는 쇼트키 배리어 다이오드(115)에 대하여 역 바이어스에 정전기가 인가되는 상태가 된다. 즉, 그 때의 등가 회로는 게이트 단자 G-소스 단자 S 사이 및 게이트 단자 G-드레인 단자 D 간에, 쇼트키 배리어 다이오드(115)가 접속된 회로가 된다.
또한 도 31 내지 도 32에, 도 29에 도시하는 스위치 회로 장치의 FET, 각 단자가 되는 패드 및 배선의 제조 방법의 일례를 나타낸다., 또한, 여기서는 하나의 전극 패드에 대하여 설명하지만, 상기한 공통 입력 단자, 제1 및 제2 제어 단자, 제1 및 제2 출력 단자에 접속하는 전극 패드는 모두 마찬가지의 구조이다.
GaAs 등으로 형성되는 화합물 반도체 기판(151) 전면을 약 100Å 내지 200Å의 두께의 스루 이온 주입용 실리콘 질화막(153)으로 피복한다. 다음에, 칩의 최외주 또는, 소정의 영역의 GaAs를 에칭하여 정합 마크(도시하지 않음)를 형성하고, 레지스트층을 선택적으로 창 개방하는 포토리소그래피 프로세스를 행하고, p-형을 제공하는 불순물(24Mg+)의 이온 주입 및 n형을 제공하는 불순물(29Si+)의 이온 주입을 행한다. 그 결과, 비도핑의 기판(151)에는 p-형 영역(155)과, 그 위에 n형 동작층(152)이 형성된다.
다음에, 전 공정에서 이용한 레지스트층(154)을 제거하고, 새롭게 레지스트층(158)을 형성하고, 선택적으로 창 개방하는 포토리소그래피 프로세스를 행하고, n형을 제공하는 불순물(29Si+)의 이온 주입을 행한다. 이에 의해, n+형의 소스 영역(156) 및 드레인 영역(157)을 형성하고, 동시에 예정된 전극 패드(170) 및 배선(162)의 하부 기판 표면에 주변 n+형 영역(160, 161)을 형성한다. 또한 원하는 패턴의 저항 R1 및 R2도 동시에 형성된다(도 31의 (a)).
이에 의해 배선(162) 및 전극 패드(170)와 기판(151)은 분리되고, 전극 패드(170), 배선(162)으로의 공핍층이 연장되지 않기 때문에, 인접하는 전극 패드(170), 배선(162)은 서로의 이격 거리를 대폭 근접하여 형성하는 것이 가능해 진다. 다음에 어닐링용 실리콘 질화막(153)을 약 500Å 피착하고, 이온 주입된 p-형 영역, n형 동작층 및 n+형 영역의 활성화 어닐링을 행한다.
그 후, 새로운 레지스트층(163)을 선택적으로 창 개방하는 포토리소그래피 프로세스를 행하고, 소스 영역(156) 및 드레인 영역(157) 표면을 노출하고, 오믹 금속층(164)이 되는 AnGe/Ni/Au의 3층을 순차 진공 증착하여 적층한다. 그 후, 레지스트층(163)을 제거하고, 리프트 오프에 의해 소스 영역(156) 및 드레인 영역(157) 상에 컨택트한 제1 소스 전극(165) 및 제1 드레인 전극(166)을 남긴다. 이어서 합금화 열 처리에 의해 제1 소스 전극(165)과 소스 영역(156), 및 제1 드레인 전극(166)과 드레인 영역(157)의 오믹 접합을 형성한다(도 31의 (b)).
다음에, 새로운 레지스트층(167)을 선택적으로 창 개방하는 포토리소그래피 프로세스를 행하고, 예정된 게이트 전극(169) 부분의 동작층(152)을 노출하여, 예정된 배선(162) 및 예정된 전극 패드(170) 부분의 기판(151)을 노출하고, 게이트 금속층(168)으로서 Ti/Pt/Au의 3층을 순차 진공 증착하여 적층하고(도 31의 (c)), 그 후 리프트 오프에 의해 게이트 전극(169), 제1 전극 패드(170) 및 배선(162)을 형성한다(도 31의 (d)).
또한, 기판(151) 표면은 실리콘 질화막으로 이루어지는 패시베이션막으로 피복하고, 패시베이션막 상에 포토리소그래피 프로세스를 행하고, 제1 소스 전극(165), 제1 드레인 전극(166), 게이트 전극(169) 및 제1 전극 패드(170)와의 컨택트부에 대하여 선택적으로 레지스트의 창 개방을 행하고, 그 부분의 패시베이 션막을 드라이 에칭하고, 레지스트층(171)을 제거한다(도 32의 (a)).
다음에, 기판(151) 전면에 새로운 레지스트층(173)을 도포하여 포토리소그래피 프로세스를 행하고, 예정된 제2 소스 전극(175) 및 제2 드레인 전극(176)과 제2 전극 패드(177) 상의 레지스트를 선택적으로 창 개방하는 포토리소그래피 프로세스를 행한다. 계속해서, 제3층째의 전극으로서의 패드 금속층(174)이 되는 Ti/Pt/Au의 3층을 순차 진공 증착하여 적층하고, 제1 소스 전극(165), 제1 드레인 전극(166) 및 제1 전극 패드(170)에 컨택트하는 제2 소스 전극(175) 및 제2 드레인 전극(176)과 제2 전극 패드(177)가 형성된다(도 32의 (b)).
패드 금속층(174)의 다른 부분은 레지스트층(173) 상에 부착되기 때문에, 레지스트층(173)을 제거하여 리프트 오프에 의해 제2 소스 전극(175) 및 제2 드레인 전극(176)과 제2 전극 패드(177)만을 남기고, 다른 것은 제거된다. 또, 일부 배선 부분은 이 패드 금속층(174)을 이용하여 형성되기 때문에, 당연히 그 배선 부분의 패드 금속층(174)은 남겨진다(도 32의 (c)).
최근 핫 스팟의 급증에 상징되도록 2.4㎓대에 의한 무선 브로드 밴드가 큰 확대를 보여주고 있다. 그 전송 레이트는 11Mbps와 휴대 전화의 전송 레이트보다 훨씬 크고, 전화선에 의한 ADSL을 가정 내에서 무선화하여 각 방에서 사용하는 무선 액정 텔레비젼으로 신호를 무선으로 배신하는 등 일반 가정에도 침투하기 시작하였다. 최근, 차세대 무선 브로드 밴드로서, 시장이 요구하고 있는 5㎓대가 각광을 받고 있고, 또한 법개정에 의해 옥외에서도 사용이 인정되어 사용 범위가 크게 확대된다고 예상된다. 2.4㎓대에 비하여 전송 레이트 54Mbps로 더욱 대량의 정보를 교환할 수 있어, 고정밀한 동화상을 무압축으로 보내는 등의 기대가 커서, 그를 위한 기기의 개발, 네트워크의 구축이 시급하다.
5㎓대 브로드 밴드용 기기에는 2.4㎓대와 마찬가지로, 입출력 전환이나, 안테나 전환으로 GaAs 스위치 IC가 사용된다. 2.4㎓에 비하여 2배의 주파수가 되기 때문에, 기생 용량이 아이솔레이션의 악화에 크게 영향을 미치게 된다. 그 대책으로서, 2.4㎓대 스위치 IC에서는 사용하지 않은 분로 FET를 이용한 회로에서, OFF측 FET에 누설된 신호를 고주파 GND로 밀어낸다고 하는, 아이솔레이션을 향상하기 위한 수단이 필요 불가결하게 되었다.
그러나 이 분로 FET는 게이트 폭이 작기 때문에, 기생 용량이 작고, 정전 파괴 전압이 낮아야 한다는 문제가 있었다.
본 발명의 주된 목적은, 기판 위의 절연 영역과, 상기 기판에 형성한 채널 영역 표면에 접속하는 소스 전극, 게이트 전극 및 드레인 전극을 형성한 제1 및 제2 FET와, 상기 제1 및 제2 FET의 소스 전극 혹은 드레인 전극에 공통으로 접속하는 공통 입력 단자와, 상기 제1 및 제2 FET의 드레인 전극 혹은 소스 전극에 각각 접속하는 제1 및 제2 출력 단자와, 상기 제1 및 제2 FET의 게이트 전극 중 어느 하나에 각각 접속하는 제1 및 제2 제어 단자와, 상기 양 제어 단자와 상기 게이트 전극을 접속하는 접속 수단과, 상기 제1 및 제2 출력 단자와 각각 소스 전극 또는 드레인 전극을 접속하고, 드레인 전극 또는 소스 전극을 고주파 GND 단자와 접속하 고, 게이트 전극을 각각 제2 또는 제1 제어 단자와 접속한 제3 및 제4 FET로 이루어지는 스위치 회로 장치에서, 상기 제3 및 제4 FET 중 적어도 하나의 FET의 상기 게이트 전극 및 소스 전극 간 또는 상기 게이트 전극 및 드레인 전극 간에, 제1 고농도 불순물 영역과 제2 고농도 불순물 영역 간에 상기 절연 영역을 배치한 보호 소자를 병렬로 접속하고, 상기 게이트 전극과 소스 전극 간 또는 상기 게이트 전극과 드레인 전극 간에 외부로부터 인가되는 정전 에너지를 상기 보호 소자로 방전시켜, 상기 게이트 전극과 소스 전극 간 또는 상기 게이트 전극과 드레인 전극 간에 도달하는 정전 에너지를 상기 전극 간의 정전 파괴 전압을 넘지 않을 정도로 감쇠시키는 것이다.
또한, 본 발명의 다른 목적은 상기 적어도 하나의 FET의 상기 게이트 전극 및 소스 전극 간 또는 상기 게이트 전극 및 드레인 전극 간의 정전 파괴 전압을 상기 보호 소자의 접속 전과 비교하여 20V 이상 향상시키는 것이다.
또한, 본 발명의 다른 목적은 상기 스위치 회로 장치의 정전 파괴 전압을 200V 이상으로 하는 것이다.
또한, 본 발명의 다른 목적은 상기 보호 소자는 상기 적어도 하나의 출력 단자가 접속하는 본딩 패드 중 적어도 1변을 따라 배치되는 것이다.
또한, 본 발명의 다른 목적은 상기 제1 고농도 불순물 영역은 상기 적어도 하나의 제어 단자가 접속하는 본딩 패드 또는 본딩 패드에 접속하는 배선과 접속하는 것이다.
또한, 본 발명의 다른 목적은 상기 제1 고농도 불순물 영역은 상기 적어도 하나의 제어 단자가 접속하는 본딩 패드와 상기 적어도 하나의 FET의 상기 게이트 전극을 접속하는 저항의 일부인 것이다.
또한, 본 발명의 다른 목적은 상기 제2 고농도 불순물 영역은 상기 적어도 하나의 출력 단자가 접속하는 본딩 패드 또는 본딩 패드에 접속하는 배선과 접속하는 것이다.
또한, 본 발명의 다른 목적은 제2 고농도 불순물 영역은 상기 적어도 하나의 출력 단자의 본딩 패드 또는 본딩 패드에 접속하는 배선의 주변 또는 상기 본딩 패드 또는 상기 배선의 아래쪽에 형성된 제3 고농도 불순물 영역의 일부인 것이다.
또한, 본 발명의 다른 목적은 상기 절연 영역은 기판에 형성된 불순물 주입 영역인 것이다.
또한, 본 발명의 다른 목적은 상기 절연 영역은 반절연 기판의 일부인 것이다.
또한, 본 발명의 다른 목적은 상기 절연 영역의 불순물 농도는 1×1014㎝-3 이하인 것이다.
또한, 본 발명의 다른 목적은 상기 보호 소자의 제1 및 제2 고농도 불순물 영역은 정전 에너지를 통과시킬 수 있는 거리로 이격하는 것이다.
또한, 본 발명의 다른 목적은 상기 제1 및 제2 고농도 불순물 영역의 불순물 농도는 모두 1×1017㎝-3 이상인 것이다.
또한, 본 발명의 다른 목적은 상기 절연 영역의 저항율은 1×103Ω·㎝ 이상 인 것이다.
또한, 본 발명의 다른 목적은 상기 제1 및 제2 고농도 불순물 영역 중 적어도 한쪽은 금속 전극과 접속하고, 또한 상기 금속 전극은 상기 각 단자가 접속하는 본딩 패드 또는 해당 본딩 패드에 접속하는 배선 중 적어도 하나와 접속하는 것이다.
또한, 본 발명의 다른 목적은 상기 금속 전극은 상기 제1 및 제2 고농도 불순물 영역 중 적어도 한쪽과 쇼트키 접합을 형성하는 것이다.
또한, 본 발명의 다른 목적은 상기 금속 전극은 제1 및/또는 제2 고농도 불순물 영역 단부로부터 0㎛ 내지 5㎛ 외측에서 상기 절연 영역 표면과 쇼트키 접합을 형성하는 것이다.
또한, 본 발명의 다른 목적은 상기 FET는 MESFET, 접합형 FET 또는 HEMT인 것이다.
또한, 본 발명의 다른 목적은 상기 보호 소자는 2개의 측면을 갖는 제1 고농도 불순물 영역과, 상기 제1 고농도 불순물 영역의 하나의 측면에 대향 배치되고, 해당 제1 고농도 불순물 영역보다도 그 폭이 충분히 넓은 제2 고농도 불순물 영역과, 상기 제1 및 제2 고농도 불순물 영역 주위에 배치되는 절연 영역과, 상기 제1 및 제2 고농도 불순물 영역의 대향면 간 및 해당 양 영역의 저면 부근 간의 상기 절연 영역에 형성되고, 전자 전류 및 홀 전류의 경로가 되는 제1 전류 경로와, 상기 제2 고농도 불순물 영역으로부터 상기 제1 및 제2 고농도 불순물 영역보다도 충분히 깊은 영역을 우회하여 상기 제1 고농도 불순물 영역의 다른 측면에 이르는 상 기 절연 영역에 형성되고, 전자 전류 및 홀 전류의 경로가 되는 제2 전류 경로를 구비하는 것이다.
또한, 본 발명의 다른 목적은 상기 제1 고농도 불순물 영역에 연장부를 형성하고, 해당 연장부와 상기 제2 고농도 불순물 영역 간의 상기 절연 영역에, 전자 전류 및 홀 전류의 경로가 되는 제3 전류 경로를 형성하는 것이다.
또한, 본 발명의 다른 목적은 상기 보호 소자는 2개의 측면을 갖는 제1 고농도 불순물 영역과, 2개의 측면을 갖고, 상기 제1 고농도 불순물 영역과 동등한 폭으로 해당 영역과 상호 하나의 측면을 대향 배치한 제2 고농도 불순물 영역과, 상기 제1 및 제2 고농도 불순물 영역 주위에 배치되는 절연 영역과, 상기 제1 및 제2 고농도 불순물 영역의 대향면 간 및 해당 양 영역의 저면 부근 간의 상기 절연 영역에 형성되고, 전자 전류 및 홀 전류의 경로가 되는 제1 전류 경로와, 상기 제2 고농도 불순물 영역의 다른 측면으로부터, 상기 제1 및 제2 고농도 불순물 영역보다도 충분히 깊은 영역을 우회하여 상기 제1 고농도 불순물 영역의 다른 측면에 이르는 상기 절연 영역에 형성되고, 전자 전류 및 홀 전류의 경로가 되는 제2 전류 경로를 구비하는 것이다.
또한, 본 발명의 다른 목적은 상기 제1 고농도 불순물 영역에 연장부를 형성하고, 해당 연장부와 상기 제2 고농도 불순물 영역 간의 상기 절연 영역에 전자 전류 및 홀 전류의 경로가 되는 제3 전류 경로를 형성하는 것이다.
또한, 본 발명의 다른 목적은 상기 제2 고농도 불순물 영역에 연장부를 형성하고, 해당 연장부와 상기 제1 고농도 불순물 영역 간의 상기 절연 영역에, 전자 전류 및 홀 전류의 경로가 되는 제3 전류 경로를 형성하는 것이다.
또한, 본 발명의 다른 목적은 상기 제1 고농도 불순물 영역은 5㎛ 이하의 폭인 것이다.
또한, 본 발명의 다른 목적은 상기 제2 전류 경로는 상기 제1 전류 경로보다도 훨씬 높은 전도도 변조 효율을 갖는 것이다.
또한, 본 발명의 다른 목적은 상기 제2 전류 경로를 통과하는 전류값은 상기 제1 전류 경로를 통과하는 전류값과 동등 이상인 것이다.
또한, 본 발명의 다른 목적은 제2 전류 경로는 상기 제1 고농도 불순물 영역의 상기 다른 측면으로부터 10㎛ 이상의 폭을 확보하여 형성되는 것이다.
또한, 본 발명의 다른 목적은 상기 제2 전류 경로는 상기 제1 및 제2 고농도 불순물 영역 바닥부로부터 깊이 방향으로 20㎛ 이상의 폭을 확보하여 형성되는 것이다.
또한, 본 발명의 다른 목적은 상기 제2 전류 경로는 상기 정전기 에너지의 증가에 따라 전류 경로가 크게 넓어짐으로써 전도도 변조 효율이 향상하는 것이다.
또한, 본 발명의 다른 목적은 상기 제1 고농도 불순물 영역과 제2 고농도 불순물 영역 간의 용량이 40fF 이하로, 상기 제1 및 제2 고농도 불순물 영역을 접속함으로써, 접속 전과 비교하여 정전 파괴 전압이 10배 이상 향상하는 것이다.
또한, 본 발명의 다른 목적은 상기 제3 전류 경로는 상기 제1 전류 경로 보다도 훨씬 높게 높은 전도도 변조 효율을 갖는 것이다.
또한, 본 발명의 다른 목적은 상기 제3 전류 경로는 상기 연장부의 측면으로 부터 10㎛ 이상의 폭을 확보하여 형성되는 것이다.
또한, 본 발명의 다른 목적은 상기 제3 전류 경로는 상기 정전기 에너지의 증가에 따라 전류 경로가 크게 넓어짐으로써 전도도 변조 효율이 향상하는 것이다.
또한, 본 발명의 다른 목적은 제1 고농도 불순물 영역과, 제2 고농도 불순물 영역과, 상기 제1 및 제2 고농도 불순물 영역의 주위에 접촉하여 배치된 절연 영역을 갖고 상기 제1 및 제2 고농도 불순물 영역 중 적어도 한쪽에서 상기 양 고농도 불순물 영역이 대향하는 면과 반대측의 상기 절연 영역을 10㎛ 이상 확보하는 것이다.
또한, 상기 보호 소자는 제1 고농도 불순물 영역과, 제2 고농도 불순물 영역과, 상기 제1 및 제2 고농도 불순물 영역 주위에 접촉하여 배치된 절연 영역을 갖고, 상기 제1 및 제2 고농도 불순물 영역이 대향하는 면의 연장 방향으로 상기 절연 영역을 10㎛ 이상 확보하는 것이다.
<발명의 실시 형태>
이하에 본 발명의 실시 형태에 대하여 도 1 내지 도 14를 참조하여 설명한다.
도 1은 본 실시 형태의 스위치 회로 장치를 설명하는 회로도로, 도 1의 (a)는 등가 회로도, 도 1의 (b)는 칩 패턴을 따른 회로 개요도이다.
5㎓대 브로드 밴드용 기기에는 2.4㎓대와 마찬가지로, 입출력 전환이나 안테나 전환에 GaAs 스위치 IC가 사용된다. 2.4㎓에 비하여 2배의 주파수가 되기 때문에, 기생 용량이 아이솔레이션의 악화에 크게 영향을 미친다. 그 대책으로서, 2.4 ㎓대 스위치 IC에서는 사용하지 않은 분로 FET를 이용한 회로에서 OFF측 FET에 누설된 신호를 GND로 밀어낸다고 하는, 아이솔레이션을 향상하기 위한 수단을 형성하는 것이다.
이 회로에서는 스위치를 행하는 FET1과 FET2의 출력 단자 OUT-1과 OUT-2와 접지 간에 분로 FET3, FET4를 접속하고, 이 분로 FET3, FET4의 게이트에는 FET2와 FET1로의 제어 단자 Ctl-2, Ctl-1의 상보 신호를 인가하고 있다. 그 결과, FET1이 ON일 때는 분로 FET4가 ON하고, FET2 및 분로 FET3이 OFF하고 있다.
이 회로에서, 공통 입력 단자 IN-출력 단자 OUT-1의 신호 경로가 온하고, 공통 입력 단자 IN-출력 단자 OUT-2의 신호 경로가 오프한 경우에는, 분로 FET4가 온하고 있기 때문에 출력 단자 OUT-2로의 입력 신호의 누설은 접지된 외부 부착의 컨덴서 C를 통하여 접지에 밀어내어, 분로 FET가 없던 종래예에 비하여 아이솔레이션을 향상시킬 수 있다.
이 회로에서, 제어 단자 Ctl-1은 저항 R1을 통하여 FET1의 게이트 전극에 접속하고, 저항 R4를 통하여 FET4의 게이트 전극에 접속하고 있다. 또한, 제어 단자 Ctl-2는 저항 R2를 통하여 FET2의 게이트 전극에 접속하고, 저항 R3을 통하여 FET3의 게이트 전극에 접속하고 있다. 분로 FET3의 소스 전극(또는 드레인 전극)은 출력 단자 OUT-1에 접속하고, 분로 FET4의 소스 전극(또는 드레인 전극)은 출력 단자 OUT-2에 접속한다.
본 발명의 실시 형태에서는 분로 FET의 게이트-소스 단자(또는 드레인 단자 간)와의 사이에, 병렬로 보호 소자(200)를 접속하는 것이다. 즉, FET3에 접속하는 출력 단자 OUT-1-제어 단자 Ctl-2 간 및 FET4에 접속하는 출력 단자 OUT-2-제어 단자 Ctl-1 간이다.
정전 파괴로부터의 보호는 약한 접합인 게이트 전극의 쇼트키 접합에 걸리는 정전 에너지를 경감하면 된다. 본 실시 형태는 분로 FET3 및 FET4의, 소스(또는 드레인)-게이트 단자 간에 병렬로 보호 소자(200)를 접속하여, 대응하는 2단자간으로부터 인가되는 정전 에너지에 대하여, 그것을 일부 방전하기 위한 바이패스로 되는 경로를 형성함으로써, 정전 파괴로부터 약한 접합을 보호하는 것이다.
즉, 정전 파괴 강도가 가장 약한 FET 채널 영역(44) 상의 게이트 쇼트키 접합에 이르는 정전 에너지를 감소시키고, FET3, FET4를 정전 파괴로부터 보호할 수 있다.
여기서 보호 소자(200)에 대하여 도 2를 이용하여 설명한다.
본 명세서에서의 보호 소자(200)는, 도 2와 같이, 근접하는 제1 고농도 불순물 영역(201)과 제2 고농도 불순물 영역(202)의 2단자 간에 절연 영역(203)을 배치한 소자이다. 제1 및 제2 고농도 불순물 영역(201, 202)은 기판(201)에 이온 주입 및 확산에 의해 형성된다. 본 명세서에 있어서는, 이후 이들 고농도 불순물 영역을 제1 n+형 영역(201), 제2 n+형 영역(202)으로서 설명한다. 제1 및 제2 n+ 형 영역(201, 202)은 정전 에너지를 통과시키는 거리, 예를 들면 4㎛ 정도 이격하여 형성되고, 그 불순물 농도는 모두 1×1017㎝-3 이상이다. 또한, 제1 및 제2 n+ 형 영역(201, 202) 사이에는 절연 영역(203)이 접촉하여 배치된다. 여기서, 절연 영 역(203)과는 전기적으로 완전한 절연은 아니고, 반절연성 기판의 일부, 또는 기판(201)에 불순물을 이온 주입하여 절연화한 절연화 영역이다. 또한, 절연 영역(203)의 불순물 농도는 1×1014㎝-3 이하 정도, 저항율은 1×103Ω·㎝ 이상이 바람직하다.
절연 영역(203) 양단에 접촉하여 고농도 불순물 영역(201, 202)을 배치하고, 2개의 고농도 불순물 영역(201, 202)의 이격 거리를 4㎛ 정도로 하면, 2개의 고농도 불순물 영역(201, 202)이 각각 접속하는 FET의 2단자 사이를 향하여 외부로부터 인가되는 정전 에너지를 절연 영역(203)을 통하여 방전할 수 있다.
이 2개의 n+형 영역의 이격 거리 4㎛는 정전 에너지를 통과시키는 데 적당한 거리로, 10㎛ 이상 이격하면 보호 소자 간에서의 방전이 확실하지는 않다. n+형 영역의 불순물 농도 및 절연 영역의 저항값도 마찬가지이다.
통상의 FET 동작으로서는 정전기와 같이 높은 전압이 인가되지 않기 때문에, 4㎛의 절연 영역을 신호가 통하는 것은 아니다. 또한 마이크로파와 같은 고주파라도 마찬가지로 4㎛의 절연 영역을 신호가 통하지 않는다. 따라서 통상의 동작에서는 보호 소자는 특성에 아무런 영향을 미치게 하지 않기 때문에, 존재하지 않은 것과 동일하다. 그러나 정전기는 순간적으로 높은 전압이 인가되는 현상으로, 그 때에는 4㎛의 절연 영역을 정전 에너지가 통하고, 고농도 불순물 영역 간에서 방전한다. 또한 절연 영역의 두께가 10㎛ 이상이 되면, 정전기에 있어서도 저항이 커서 방전하기 어려워진다.
이들, 제1 n+형 영역(201) 및 제2 n+형 영역(202)을 피보호 소자가 되는 스위치 회로 장치를 구성하는 FET의 2개의 단자 간에 병렬로 접속한다. 제1 및 제2 n+형 영역(201, 202)은 그대로 보호 소자(200)의 단자로 해도 되고, 더욱 금속 전극(204)을 형성해도 된다.
도 3에 보호 소자(200)에 금속 전극(204)을 형성하는 경우를 나타낸다. 이 금속 전극(204)은 피보호 소자인 FET3, FET4의 단자와 접속하는 본딩 패드, 또는 본딩 패드에 접속하는 배선과 접속한다. 또한, 일례로서 반절연 기판(51)에 보호 소자(200) 및 금속 전극(204)을 형성하는 경우를 설명한다. 즉 보호 소자(200)의 절연 영역(203)은 반절연 기판(51)의 일부이지만, 이에 한하지 않고, 불순물에 의해 절연화된 영역이어도 된다. 이 경우, 금속 전극(204)이 쇼트키 접합을 형성하는 기판 표면도 불순물에 의해 절연화된 영역으로 한다.
도 3의 (a)는 금속 전극(204)이 제1 n+형 영역(201) 및/또는 제2 n+형 영역(202) 표면과 쇼트키 접합을 형성하는 것이다. 마스크 정합 정밀도 및 양 n+ 영역(201, 202)의 저항분을 고려하여, 절연 영역(203) 단부로부터 0.1㎛ 내지 5㎛ 이격하여, 제1, 제2 n+형 영역(201, 202) 표면에 형성된다. 5㎛ 이상 이격하면 저항분이 커서 정전기가 통하기 어려워진다. 금속 전극(204)은 제1, 제2 n+형 영역(201, 202) 상에만 형성되어도 되고, 그 일부가 반절연 기판(51)에 연장되어 기판 표면과 쇼트키 접합을 형성해도 된다.
또한, 도 3의 (b)와 같이, 금속 전극(204)은 제1 및/또는 제2 n+형 영역(201, 202)과는 직접 접속하지 않고, 금속 전극(204)은 제1 및/또는 제2 n+형 영역(201, 202) 단부로부터 0㎛ 내지 5㎛ 정도 외측에서 기판(51)과 쇼트키 접합을 형성하는 구조라도 된다. 즉, 도 3의 (b), (c), (d)와 같이 제1, 제2 n+형 영역(201, 202)과 금속 전극(204)은 접할 필요는 없고, 5㎛ 이내이면 반절연 기판을 통하여 n+형 영역과 금속 전극(204)과는 충분한 접속을 확보할 수 있다.
또한, 이들 금속 전극(204)은 스위치 회로 장치의 각 단자가 접속하는 본딩 패드의 일부 또는 본딩 패드에 접속하는 배선의 일부라도 되고, 또한 후술하지만 이들을 이용함으로써, 보호 소자(200)를 접속함으로써 칩 면적의 증대를 방지할 수 있다.
도 4는 도 1의 스위치 회로 장치를 집적화한 화합물 반도체 스위치 회로 장치의 일례를 도시하는 평면도이다.
기판은, 예를 들면 화합물 반도체 기판(51)(예를 들면, GaAs)으로, 이 기판에 스위치를 행하는 FET1 및 FET2(모두 게이트 폭 500㎛)를 좌우의 중앙부에 배치하고, 그 아래쪽으로 분로 FET3 및 분로 FET4(모두 게이트 폭 300㎛)를 배치하고, 각 FET의 게이트 전극에 저항 R1, R2, R3, R4가 접속되어 있다. 또한 공통 입력 단자 IN, 출력 단자 OUT-1, OUT-2, 제어 단자 Ctl-1, Ctl-2, 접지 단자 GND에 대응 하는 전극 패드 I, O1, O2, C1, C2, G가 기판의 주변에 형성되어 있다. 스위치를 행하는 FET1 및 FET2를 형성하고, 또한 분로 FET3 및 분로 FET4의 소스 전극(혹은 드레인 전극)은 FET1 및 FET2에 접속되고, 분로 FET3 및 분로 FET4의 드레인 전극(혹은 소스 전극)은 고주파 접지에 대응하는 전극 패드 G에 접속되어 있다. 또한, 여기서의 도시는 생략하지만 전극 패드 G는 외부 부착의 컨덴서 C를 통하여 접지 단자 GND에 접속한다. 또, 점선으로 나타낸 제2층째의 배선은 각 FET의 게이트 전극 형성 시에 동시에 형성되고, 반절연 기판(51) 표면과 쇼트키 접합을 형성하는 게이트 금속층(68)(Pt/Mo/Ti/Pt/Au)으로, 실선으로 나타낸 제3층째의 배선은 각 소자의 접속 및 패드의 형성을 행하는 패드 금속층(77)(Ti/Pt/Au)이다. 제1층째의 기판에 오믹에 접촉하는 오믹 금속층(AuGe/Ni/Au)은 각 FET의 소스 전극, 게이트 전극 및 각 저항 양단의 추출 전극을 형성하는 것으로, 도 4에서는 패드 금속층과 중첩되기 때문에 도시되어 있지 않다.
도 4에서, FET1(FET2도 마찬가지임)은 하측으로 연장하는 6개의 빗살 모양의 제3층째의 패드 금속층(77)이 출력 단자 OUT-1(OUT-2)에 접속되는 소스 전극(75)(혹은 드레인 전극)으로, 이 아래에 제1층째 오믹 금속층에서 형성되는 소스 전극(65)(혹은 드레인 전극)이 있다. 또한 상측으로부터 연장하는 빗살 모양의 6개의 제3층째의 패드 금속층(77)이 공통 입력 단자 IN에 접속되는 드레인 전극(76)(혹은 소스 전극)으로, 이 아래에 제1층째의 오믹 금속층에서 형성되는 드레인 전극(66)(혹은 소스 전극)이 있다. 이 양 전극은 빗살 무늬를 맞물리게 한 형상으로 배치되고, 그 사이에 제2층째의 게이트 금속층(68)으로 형성되는 게이트 전극(69)이 빗살 무늬 형상으로 배치되고, FET의 채널 영역을 구성한다.
또한, 분로 FET인 FET3(FET4도 마찬가지임)은, 하측으로부터 연장하는 빗살 모양의 4개의 제3층째의 패드 금속층(77)이 접지 단자 GND에 접속되는 소스 전극(75)(혹은 드레인 전극)으로, 이 아래에 제1층째 오믹 금속층에서 형성되는 소스 전극(65)(혹은 드레인 전극)이 있다. 또한 상측으로부터 연장하는 빗살 모양의 4개의 제3층째의 패드 금속층(77)이 출력 단자 OUT-1(OUT-2)에 접속되는 드레인 전극(76)(혹은 소스 전극)으로, 이 아래에 제1층째의 오믹 금속층에서 형성되는 드레인 전극(66)(혹은 소스 전극)이 있다. 이 양 전극은 빗살 무늬를 맞물리게 한 형상으로 배치되고, 그 사이에 제2층째의 게이트 금속층(68)으로 형성되는 게이트 전극(69)이 빗살 무늬 형상으로 배치되어, 채널 영역을 구성하고 있다.
또한, 제어 단자 Ctl-1은 저항 R1을 통하여 FET1의 게이트 전극에 접속하고, 저항 R4를 통하여 FET4의 게이트 전극에 접속한다. 또, 제어 단자 Ctl-2는 저항 R2를 통하여 FET2의 게이트 전극에 접속하고, 저항 R3을 통하여 FET3의 게이트 전극에 접속하고 있다. 이들 저항 R1∼R4는, 예를 들면 n+형의 불순물 확산 영역으로, 그 불순물 농도는 1×1017㎝-3 이상이다.
또한, 각 FET의 게이트 전극(69) 근방의 기판 표면에는, 예를 들면 n+형의 고농도 불순물 영역(100a)을 형성한다. 구체적으로는, FET1의 빗살 모양의 게이트 전극(69)의 선단 부분(69a) 및 FET2의 빗살 모양의 게이트 전극(69)의 선단 부분(69a)이 대향 배치되는 FET3 및 FET4와 적어도 인접하는 부분이다. 여기서 게 이트 전극의 선단 부분(69a)은 빗살 모양의 게이트 전극(69)을 묶인 측과 반대 측을 말하며, 또한 게이트 전극(69)이 채널 영역으로부터 연장되고, 기판과 쇼트키 접합을 형성하고 있는 영역이다. 고농도 불순물 영역(100a)은 각 게이트 전극 선단 부분(69a)으로부터 약 4㎛의 이격 거리에서 배치된다.
또한, 고농도 불순물 영역(100a)은 FET1 및 FET2와 대향 배치되는 FET3의 게이트 전극 선단 부분(69a)과 FET4의 게이트 전극 선단 부분(69a)으로부터도 4㎛의 이격 거리에서 배치되어 있다. 즉, 본 실시 형태의 패턴에서는 고농도 불순물 영역(100a)은 스위치의 동작을 행하는 FET1, FET2와, 대향 배치되는 분로 FET인 FET3, FET4 간에 형성된다.
이 고농도 불순물 영역(100a)에 의해 기판과 쇼트키 접합을 형성하는 게이트 전극(69)으로부터 상기 기판에 연장되는 공핍층의 확대를 억제할 수 있다. 기판과 쇼트키 접합을 형성하는 금속층에서는 그 금속층을 전해지는 고주파 신호에 따라, 기판에 넓어지는 공핍층의 전계가 변동함으로써, 공핍층이 도달하는 인접한 전극 등에 고주파 신호가 누설되는 경우가 있다.
그러나, 게이트 전극(69)이 인접하도록 배치된 FET1과 FET3 및 EFT2와 FET4 사이의 기판(51) 표면에 n+형의 고농도 불순물 영역(100a)이 형성되면, 불순물이 도핑되어 있지 않은 기판(51)(반절연성이지만, 기판 저항값은 1×107∼1×108Ω·㎝) 표면과 달리, 불순물 농도가 높아진다(이온종 29Si+로 농도는 1∼5×1018㎝-3 ). 이에 따라 각 FET의 게이트 전극(69)은 분리되고, 인접하는 FET(소스 영역, 드레인 영역, 채널 영역의 불순물 영역이나 게이트 전극)로의 공핍층이 연장되지 않기 때문에, 인접하는 FET는 서로의 이격 거리를 대폭 근접하여 형성하는 것이 가능해진다.
이와 같이 고농도 불순물 영역(100a)을 형성함으로써, FET1 및 FET2의 게이트 전극으로부터 기판에 넓어지는 공핍층이 인접하여 대향 배치된 FET3 및 FET4의 게이트 전극, 소스 영역 및 드레인 영역, 채널 영역에 도달하는 것을 방지하고, 고주파 신호의 누출을 억제할 수 있다.
구체적으로는, 게이트 전극(69)의 선단 부분(69a)으로부터 고농도 불순물 영역(100a)까지의 이격 거리를 4㎛로 하면, 소정의 아이솔레이션을 확보하기 위해서는 충분하다.
이 고농도 불순물 영역(100a)의 불순물 농도도, 저항 R1∼R4와 마찬가지로 1×1017㎝-3 이상이다. 또한, 도 4와 같이 그 일부가 본딩 패드 또는 본딩 패드에 접속하는 배선 등의 금속층과 접속하고, DC 전위, GND 전위 또는 고주파 GND 전위가 인가되면, 아이솔레이션의 향상에 의해 효과적이다.
또한, 기판과 쇼트키 접합을 형성하는 게이트 금속층(68)으로 이루어지는 전극 패드(70) 및 배선(62)의 근방에도 고농도 불순물 영역(100b)을 배치한다. 또한 하나의 FET의 게이트 전극이 게이트 금속층(68)으로 이루어지는 전극 패드 및 배선(62)과 인접하는 영역에도 고농도 불순물 영역(100c)을 형성한다. 이에 의해, 기판과 쇼트키 접합을 형성하는 게이트 전극(68), 전극 패드(70) 및 배선(62)으로 부터 기판에 넓어지는 공핍층에 의해 고주파 신호가 누출하는 것을 억제할 수 있다.
또한, 고농도 불순물 영역(100a∼100c)은 그 배치되는 장소를 명확히 하기 위해서 부호를 바꾸고 있을 뿐이고, 본 실시 형태에서 아이솔레이션을 향상시키는 효과로서는 동일한 구성 요소이다. 즉, 고농도 불순물 영역(100b, 100c)의 불순물 농도는 고농도 불순물 영역(100a)과 마찬가지로 1×1017㎝-3 이상이다. 또한, 도시는 생략하지만, 이 고농도 불순물 영역(100b, 100c)에도 금속 전극을 접속하고 금속 전극을 GND에 접속하면 아이솔레이션 향상에 효과적이다.
본 실시 형태의 특징은 n+형 불순물의 확산 영역인 저항과, 고농도 불순물 영역(100)의 일부를 이용하여 분로 FET의 소스 단자 S(또는 드레인 단자 D)-게이트 단자 G 사이에 병렬로 보호 소자(200)를 접속하는 것이다.
상술한 바와 같이 FET에서, 가장 정전 파괴 전압이 낮은 것은 게이트 단자 G와 동작층(52)과의 쇼트키 접합 부분이다. 즉, 게이트-드레인 단자 간, 또는 게이트-소스 단자 간에 인가된 정전 에너지가 게이트 쇼트키 접합에 도달했을 때, 도달한 정전 에너지가 채널 영역의 게이트 전극과 소스 전극 간, 또는 게이트 전극과 드레인 전극 간의 정전 파괴 전압을 상회하는 경우, 게이트 쇼트키 접합이 파괴에 이른다.
여기서, FET3측과 FET4측은 대칭으로, 전혀 마찬가지이기 때문에, FET3측을 예로 들어 설명한다.
정전 에너지를 감쇠시키는 하나의 방법으로서, R3의 저항값을 크게 하는 방법이 생각되지만, R3을 너무 크게 하면, 스위치 회로 장치의 스위칭 시간이 너무 커진다. 그래서, 본 실시 형태에서는 보호 소자(200)를 이용하여 정전 에너지를 감쇠시키는 것으로 하였다.
여기서, 상술한 바와 같이 저항 R1∼R4는 n+형 불순물 영역에서 형성되어 있다. 또한, 각 전극 패드(70)의 주변에는 각 전극 패드(70)로부터 고주파 신호가 누설되지 않도록, 아이솔레이션 대책으로서, 고농도 불순물 영역(100b)이 배치되어 있다.
즉, 저항 R3과 출력 단자 패드 O1의 이격 거리를 4㎛ 정도까지 근접하여 배치함으로써, 저항 R3을 구성하는 n+형 영역과, 근접하는 고농도 불순물 영역(100b)은 반절연성 기판(51)을 협지하여 보호 소자(200)가 된다. 즉, 제어 단자 패드 C2와 FET3의 게이트 전극(69)과의 접속 수단인 저항 R3의 일부가, 예를 들면 제1 n+형 영역(201)이고, 출력 단자 패드 O1 주변의 고농도 불순물 영역(100b)의 일부가, 예를 들면 제2 n+형 영역(202)이다. 또한, 보호 소자(200)의 제1 n+형 영역(201)이 제어 단자 패드 C2와 접속하고, 제2 n+형 영역(202)은 출력 단자 패드 O2와 접속한다. 즉, 제어 단자 Ctl-2-출력 단자 OUT-1 간, 즉 FET3의 소스-게이트 단자 간(또는 드레인-게이트 단자 간)에 병렬로 보호 소자(200)를 접속하게 된다.
이 보호 소자(200)에 의해 게이트 전극과 소스 전극 간 또는 상기 게이트 전 극과 드레인 전극 간에 외부로부터 인가되는 정전 에너지를 보호 소자(200)의 2개의 n+형 영역(201, 202) 간에서 방전시킬 수 있다. 즉, 게이트 전극과 소스 전극 간 또는 게이트 전극과 드레인 전극 간에 도달하는 정전 에너지를 양 전극 간의 정전 파괴 전압을 넘지 않을 정도로 감쇠시킬 수 있다. 구체적으로는, 분로 FET(FET3 및 FET4)의 게이트 전극 및 소스 전극 간 또는 게이트 전극 및 드레인 전극 간의 정전 파괴 전압을, 보호 소자(200)의 접속 전과 비교하여 20V 이상 향상시키고, 스위치 회로 장치로서의 정전 파괴 전압을 200V 이상으로 할 수 있다.
여기서, 제1 n+형 영역(201)은 도시는 생략하지만 제어 단자 패드 C2 또는 제어 단자 패드 C2에 접속하는 배선과 접속해도 된다. 또한, 제2 n+형 영역은 출력 단자 패드 O2에 접속하는 배선과 접속해도 된다.
또한, 보호 소자(200)는 출력 단자 패드 O1에 근접하고, 출력 단자 패드 O1의 1변을 따라 배치된다. 또한, 보호 소자(200)는 신호가 인가되는 제어 단자 패드 C2로부터 채널 영역에 이르는 경로 도중에 접속할 수 있다. 이에 의해, 스위치 회로 장치의 출력 단자 OUT-1과 제어 단자 Ctl-2 사이에 인가된 정전 에너지를 FET3의 소스 전극(또는 드레인 전극)-게이트 전극 간에 도달하기 전에, 그 도달 과정에서 감쇠시킬 수 있다.
여기서, 보호 소자(200)가 패드를 따라 근접하고 있는 거리는 긴 쪽이 보다 많은 정전 에너지를 감쇠시킬 수 있기 때문에, 10m 이상이 바람직하다.
도 4에서는 보호 소자(200)는 출력 단자 패드 O1의 1변을 따라 배치한 도 4 를 도시하였지만, 예를 들면 저항 R3을 곡절하고, 출력 단자 패드 O1의 2변을 따라 L자 형상으로 배치하면, 패드와 근접하여 배치하는 보호 소자(200)의 길이를 절약할 수 있기 때문에 정전 에너지의 감쇠에 의해 효과적이다. 한편 도 4와 같이, 예를 들면 출력 단자 패드 O1과 칩의 스크라이브 라인 사이에 배치하면, 보호 소자(200)를 접속함으로써 칩 내의 유효 면적을 저감시키지 않는다.
도 5는 전극 패드 부근의 A-A선 단면도를 도시한다. 또한, 스위치 회로 장치를 구성하는 각 전극 패드는 모두 마찬가지의 구성이다.
도 5와 같이 전극 패드(70)의 가장 아래의 게이트 금속층(68)은 GaAs 반절연성 기판과 쇼트키 접합을 형성하고 있고, 그 근방에 형성된 고농도 불순물 영역(100b)과 각 전극 패드는 기판(51)을 통하여 접속하고 있다. 즉 저항 R3의 일부와, 제3 고농도 불순물 영역이 되는 고농도 불순물 영역(100b)의 일부가 반절연성 기판(51)을 협지하여 보호 소자(200)가 되고, 예를 들면 제2 n+형 영역(202)이 반절연 기판(51)(절연 영역(203))을 통하여 금속 전극(204)과 접속하는 구조이다. 고농도 불순물 영역(100b)의 단부로부터 0㎛ 내지 5㎛ 외측으로 이격하여 금속 전극(204)이 기판 표면과 쇼트키 접합을 형성한다. 이 경우 금속 전극(204)은 게이트 금속층(68)으로 이루어지는 출력 단자 패드 O2의 일부이지만, 출력 단자 패드 O2에 접속하는 배선의 일부라도 된다(도 3의 (b) 참조). 또한, 이 접속예는 일례로서, 도 3에 도시하는 모든 접속 형태가 생각된다.
도 6에는 도 4의 스위치 회로 장치의 일부의 단면도 및 회로 개요도를 도시 한다. 도 6의 (a)는 도 4의 B-B선 단면도로 1조의 FET를 도시한다. 또한, 스위치 회로 장치를 구성하는 각 전극 패드 및 스위치 동작을 행하는 FET1, FET2 및 분로 FET인 FET3, FET4는 전부 마찬가지의 구성이다.
도 6의 (a)와 같이, 기판(51)에는 n형 이온 주입층에 의한 동작층(52)과 그 양측에 소스 영역(56) 및 드레인 영역(57)을 형성하는 n+형의 불순물 영역이 형성되고, 동작층(52)에는 게이트 전극(69)이 형성되고, 불순물 영역에는 제1층째의 오믹 금속층에서 형성되는 드레인 전극(66) 및 소스 전극(65)이 형성된다. 또한 상술한 바와 같이 3층째의 패드 금속층(77)으로 형성되는 드레인 전극(76) 및 소스 전극(75)이 형성되고, 각 소자의 배선 등을 행하고 있다.
본 실시 형태에서는, 도 4와 같이, FET3(FET4)의 소스 단자 S(또는 드레인 단자 D)-게이트 단자 G의 2 단자 간에 병렬로, 즉 출력 단자 OUT-1-제어 단자 Ctl-2 사이에, 보호 소자(200)를 접속한다. 이에 의해, 대응하는 2단자 사이로부터 인가되는 정전 에너지에 대하여, 그것을 일부 방전하기 위한 바이패스가 되는 경로가 되기 때문에, 약한 접합인 FET3의 게이트 전극(69) 쇼트키 접합에 걸리는 정전 에너지를 경감할 수 있다.
또한, 본 실시 형태에서는 종래의 FET가 Ti에서 채널 영역과 쇼트키 접합을 형성하고 있는 데 대하여, 본 실시 형태의 게이트 전극(69)은 Pt를 매립한 게이트 전극(69)으로 하고, FET의 포화 전류값을 올리고, ON 저항값을 내리고 있다. 또한, 드레인 전극(66) 및 소스 전극(65)의 주위를 덮는 질화막 위에, 드레인 전극(66) 및 소스 전극(65)을 따라 산화막(120)이 형성된다.
이 산화막(120)은, 후술하지만, 본 실시 형태의 FET를 제조하는 공정에서 필요해지기 때문에 게이트 전극(69)의 마스크 정합 정밀도를 향상시키기 위해, FET의 소스 영역(56), 드레인 영역(57)을 형성하는 n+형 영역 상에 형성된다. 그 제법 상, 소스 전극(65) 및 드레인 전극(66)을 따라 2개씩 형성되는 각 산화막(120)은, 하나의 측면이 소스 영역(56) 또는 드레인 영역(57)의 단부와 거의 일치하고 있고, 다른 측면이 소스 전극(65) 또는 드레인 전극(66)의 단부와 거의 일치하고 있다. 이 산화막(120)을 형성함으로써 마스크 정합 정밀도가 향상하고, 소스-드레인 영역 간의 거리 및 소스-드레인 전극 간의 거리가 종래부터도 축소한다. 즉 FET의 포화 전류값을 올려, ON 저항값을 내리고 있다.
소스 영역(56)과 드레인 영역(57) 간의 채널 영역(44)(동작층(52))에 있는 게이트 전극(69)의 길이 Lg는 통상 단채널 효과가 발생하지 않은 0.5㎛로 설계된다. 게이트 폭 Wg는, 소스 영역(56) 및 드레인 영역(57)을 따라 채널 영역(44)(동작층(52))에 있는 게이트 전극(69)의 폭(빗살 무늬의 총합)을 말하고, 스위치 동작을 행하는 FET의 게이트 폭 Wg가 종래 600㎛이던 부분을 500㎛로 수축하였다. 또, 분로 FET의 게이트 폭 Wg는 300㎛이다.
이와 같이, FET 자신의 게이트 폭 Wg를 작게 함으로써, FET의 OFF 용량을 감소시키고, 아이솔레이션을 향상시킬 수도 있다. 그러나, 일반적으로는 FET의 게이트 폭 Wg를 종래의 600㎛로부터 500㎛로 작게 하면 포화 전류값이 내려가고, ON 저 항값이 오르게 된다. 그래서, 게이트 폭 Wg를 축소해도 종래와 같은 포화 전류값, ON 저항값을 유지하기 때문에, 기본 소자로서의 FET의 능력을 향상시킬 필요가 있다. 본 실시 형태에서는 종래 Ti의 쇼트키 접합에 의한 게이트 전극이던 것을, Pt를 매립한 게이트 전극의 FET로 한다.
게이트 전극(69)은 최하층으로부터, Pt/Mo/Ti/Pt/Au의 다층 증착 금속층으로, Pt층의 일부를 동작층에 매립한 전극 구조이다. 매립을 위한 열 처리 후, 원래 최하층에 Pt가 있는 부분은 주로 PtGa가 되고, GaAs에 Pt가 확산한 부분은 주로 PtAs2가 된다.
GaAs FET의 채널 영역과 쇼트키 접합을 형성하는 금속으로서, pt는 Ti에 비하여 GaAs에 대한 배리어 높이가 높기 때문에, Ti에서 쇼트키 접합을 형성하는 종래의 FET에 비하여 Pt 매립 게이트 FET는 높은 포화 전류값과 낮은 ON 저항값이 얻어진다. 또한 Pt 매립 게이트 FET는 게이트 전극의 일부를 채널 영역에 매립함으로써, 게이트 전극 바로 아래의 전류가 흐르는 부분이 채널 영역 표면으로부터 내려간다. 즉 채널 영역은 미리 원하는 FET 특성이 얻어지도록 게이트 전극의 매설분을 고려하여 깊게 형성되어 있기 때문에, 표면 자연 공핍층 영역으로부터 떨어져 있어, 결정이 양호한 저저항 영역을 전류가 흐르는 것 같은 채널 영역의 설계로 되어 있다. 이상의 이유에 의해서도 Ti 게이트 FET에 비하여 Pt 매립 게이트 FET는 포화 전류값, ON 저항값이나 고주파 왜곡 특성이 대폭 개선된다.
또한, 본 실시 형태의 FET는 종래에 비하여, 게이트 전극 형성의 마스크 정 합 정밀도를 향상시키고, 제조 프로세스를 고안함으로써 소스-드레인 간의 거리를 단축하고, 기본 소자로서의 특성을 점점 더 향상시키고 있다. 그러나, 그 때문에, 제조 공정에서 소스 영역(56) 및 드레인 영역(57)이 되는 n+형 영역 상에 마스크 정합용의 산화막(120)을 동시에 형성하고, 또한 게이트 전극(69)을 Pt층의 매립으로 형성되어 있다. 이 때문에, 후술하지만, 종래예에서 나타낸 전극 패드(70) 및 배선(62)과 접촉하는 주변 n+형 영역(160, 161)을 형성할 수 없는 것으로 된다.
그 때문에, 칩 상의 하나의 전극 패드(70) 및 배선(62)이 되는 게이트 금속층(68)으로부터 기판에 연장되는 공핍층의 확대를 억제하기 위해서, 해당 게이트 금속층(68)과, FET나 다른 게이트 금속층(68)(다른 배선(62) 및 다른 전극 패드(70)), 불순물 확산 영역으로 이루어지는 저항 R1∼R4 중 어느 하나가 적어도 인접하는 부분, 또는 하나의 FET의 게이트 전극과, 게이트 금속층(68), 저항 R1∼R4가 적어도 인접하는 부분에, 게이트 금속층(68)과 접촉하지 않은 고농도 불순물 영역(100b, 100c)을 형성하고 있다.
또한, 근접하는 FET 사이에 고농도 영역(100a)을 형성함으로써, 아이솔레이션을 향상시키고, 각 FET 사이의 이격 거리를 대폭 저감할 수 있다.
또한, FET를 형성하기 위해서 마스크 정합용 산화막(120)을 형성함으로써, 게이트 전극(69)과 소스 영역(56) 또는 드레인 영역(57)과의 마스크 오정렬에 최대로 0.1㎛ 확보하면 되고, 종래에는 0.2㎛ 확보해야만 하기 때문에, 그 차이 0.1㎛분, 게이트 전극(69)과 소스 영역(56) 또는 드레인 영역(57) 간 거리를 수축할 수 있다. 구체적으로는, 소스 영역(56) 및 드레인 영역(57)과 게이트 전극(69) 간 거리를 0.6㎛로부터 0.5㎛로 축소할 수 있고, 또한 마찬가지의 이유에 의해 소스 영역(56)단-소스 전극(65)단 거리 및 드레인 영역(57)단-드레인 전극(66)단 거리를 0.4㎛로부터 0.3㎛로 축소할 수 있다.
즉, 소스 영역(56), 드레인 영역(57)과 게이트 전극(69)의 마스크 정합 정밀도를 향상하고, 소스 영역(56), 드레인 영역(57)과 게이트 전극(69)의 거리를 각각 0.1㎛ 단축할 수 있다. 또한, 소스 영역(56)과 소스 전극(65) 간, 드레인 영역(57)과 드레인 전극(66) 간의 마스크 정합 정밀도를 향상하고, 소스 영역(56)단-소스 전극(65) 단 거리 및 드레인 영역(57) 단-드레인 전극(66)단 거리를 각각 0.1㎛ 단축할 수 있다. 따라서, 토탈 소스 전극-드레인 전극 간 거리를 0.4㎛ 단축할 수 있기 때문에, 포화 전류값의 향상 및, ON 저항값의 저감을 실현할 수 있다. 이 효과와 설명한 Ti 쇼트키 게이트 FET로부터 Pt 매립 게이트 FET로의 변경의 효과를 맞추어서, 스위치 동작을 행하는 FET의 게이트 폭 Wg를 500㎛로 저감해도, 종래와 같이 포화 전류값 및 ON 저항값을 확보할 수 있다. 이와 같이, 게이트 폭 Wg 저감에 의한 아이솔레이션 향상에 크게 기여하고 있다.
또한, FET의 기본 소자로서의 성능을 향상하기 위해, 그 제조 프로세스 상 전극 패드(70) 및 배선(62) 아래에 형성하는 주변 n+형 영역(160, 161)이 형성할 수 없게 되지만, 전극 패드(70) 및 배선(62)의 근방에 고농도 불순물 영역(100b, 100c)을 형성함으로써, 종래와 같이 소정의 아이솔레이션을 확보할 수 있다.
본 실시 형태에서는, 도 6의 (b) 및 (c)와 같이 이들의 고농도 불순물 영역(100b)과 저항 R3, R4를 이용하여 보호 소자(200)로 하고, 약한 접합인 분로 FET3 및 FET4의 소스(또는 드레인) 단자-게이트 단자 간을 보호할 수 있다(도 30의 (b) 참조). 즉, 스위치 회로 장치의 필요 구성 요소를 이용하여, 또한 보호 소자(200)를 접속하기 위한 스페이스를 특별히 확보하지 않고, 스위치 회로 장치의 정전 파괴 전압을 대폭 향상시킬 수 있는 것이다.
이상으로 설명한 바와 같이, 본 실시 형태에서는 FET의 동작층은 이온 주입에 의해 형성되어 있고, 게이트 금속층(68)은 반절연 기판(51) 표면과 쇼트키 접합을 형성하고 있다. 예를 들면, 동일한 화합물 반도체라도 에피택셜층에 의해 FET의 동작층이 형성되어 있는 경우, 이온 주입에 의해 절연화한 영역에서 분리를 행할 필요가 있고, 그 경우에는 게이트 금속층(68)은 절연 영역과 쇼트키 접합을 형성한다. 절연 영역의 불순물 농도는 1×1014㎝-3 이하로, 저항율은 1×103Ω·㎝ 이상이다. 본 실시 형태에서 FET를 에피택셜층에 의해 형성한 경우에는 FET의 채널 영역(44), 저항 R1∼R4, 저항과 게이트 전극 또는 저항과 전극 패드와의 컨택트 부분, 고농도 불순물 영역(100), 제1 n+형 영역(201), 제2 n+형 영역(202) 이외의 부분이 절연 영역이 된다. 또한 이온 주입에 의한 절연 영역에서의 분리는 화합물 반도체에 한하지 않고 Si 반도체라도 마찬가지이다. 본 명세서에서는 이러한 반절연 기판의 일부 및 기판에 불순물 주입에 의해 절연화된 영역을 총칭하여 절연 영역으로 한다.
또한, 상기한 각 FET는 MESFET을 예로 들어 설명하였지만, 접합형 FET 또는 HEMT라도 된다.
다음에, 본 발명의 반도체 장치의 제조 방법을 상기한 스위치 회로 장치를 예로 들어 도 7 내지 도 12를 참조하여 설명한다.
또한, 여기서는 하나의 전극 패드에 대하여 설명한다. 예를 들면, 이하의 제조 방법에 의해 도 4에 도시하는 스위치 회로 장치를 제조하는 경우, 공통 입력 단자용 전극 패드, 제1 및 제2 제어 단자용 전극 패드, 제1 및 제2 출력 단자용 전극 패드는 모두 마찬가지로 형성된다. 또한, 고농도 불순물 영역(100a∼100c)은 동일 구성 요소로, 그 배치도 다양하기 때문에 이하 고농도 불순물 영역(100)으로서 설명한다.
본 발명의 제조 방법은, 기판 표면에 동작층을 형성하는 공정과, 상기 기판 표면에 일 도전형 불순물을 주입 확산하여, 상기 동작층에 접하여 소스 및 드레인 영역을 형성하고, 동시에 기판과 쇼트키 접합을 형성하는 게이트 금속층이 형성되는 영역의 근방에 고농도 불순물 영역을 형성하는 공정과, 상기 소스 영역, 드레인 영역 및 고농도 불순물 영역 상에 절연막을 형성하는 공정과, 상기 절연막에 마스크 정합을 행하는 포토리소그래피 공정에 의해 상기 소스 및 드레인 영역에 오믹 금속층을 부착하고 제1 소스 및 제1 드레인 전극을 형성하는 공정과, 상기 절연막에 마스크 정합을 행하는 포토리소그래피 공정에 의해 상기 동작층 및 상기 기판 표면과 쇼트키 접합을 형성하는 게이트 금속층을 부착하여 게이트 전극 및 제1 전극 패드 및 배선을 형성하는 공정과, 상기 제1 소스 및 제1 드레인 전극과 상기 제1 전극 패드 상에 패드 금속층을 부착하고 제2 소스 및 제2 드레인 전극과 제2 전극 패드를 형성하는 공정으로 구성된다.
제1 공정: 우선, 도 7에 도시한 바와 같이, 기판(51) 표면에 동작층(52)을 형성한다.
즉, GaAs 등으로 형성되는 화합물 반도체 기판(51) 전면을 약 100Å로부터 200Å의 두께의 스루 이온 주입용 실리콘 질화막(53)으로 피복한다. 다음에, 칩의 최외주 또는 소정 영역의 GaAs를 에칭하여 정합 마크(도시하지 않음)를 형성하고, 예정된 동작층(52) 상의 레지스트층(54)을 선택적으로 창 개방하는 포토리소그래피 프로세스를 행한다. 그 후, 이 레지스트층(54)을 마스크로하여 예정된 동작층(52)으로 동작층을 선택하기 위해 p-형을 제공하는 불순물(24Mg+)의 이온 주입 및 n형을 제공하는 불순물(29Si+)의 이온 주입을 행한다. 그 결과, 비도핑의 기판(51)에는 p-형 영역(55)과, 그 위에 n형 동작층(52)이 형성된다. 다음에 어닐링용 실리콘 질화막을 약 500Å를 피착한다.
제2 공정: 다음에 도 8에 도시한 바와 같이, 상기 기판 표면에 일 도전형 불순물을 주입 확산하여, 상기 동작층에 접하여 소스 및 드레인 영역을 형성하고, 동시에 기판과 쇼트키 접합을 형성하는 게이트 금속층이 형성되는 영역의 근방에 고농도 불순물 영역을 형성한다.
전 공정에서 이용한 레지스트층(54)을 제거하고, 새롭게 예정된 소스 영역(56), 드레인 영역(57), 예정된 쇼트키 금속층이 형성되는 근방의 레지스트층(58)을 선택적으로 창 개방하는 포토리소그래피 프로세스를 행한다. 쇼트키 금속층과는 반절연 기판과 쇼트키 접합을 형성하는 게이트 전극 및 배선, 전극 패드의 최하층이 되는 금속층(이하 게이트 금속층으로 칭함)이기 때문에, 예정된 배선(62) 및 예정된 전극 패드(70) 부분의 근방이 노출하게 된다.
계속해서, 이 레지스트층(58)을 마스크로 하여 예정된 소스 영역(56) 및 드레인 영역(57), 예정된 고농도 불순물 영역(100)의 기판 표면에 n형을 제공하는 불순물(29Si+)의 이온 주입을 행한다. 이에 의해, n+형의 소스 영역(56) 및 드레인 영역(57)을 형성하고, 동시에 고농도 불순물 영역(100)을 형성한다. 고농도 불순물 영역(100)은 소정의 아이솔레이션을 확보하기 때문에, 게이트 금속층이 다른 게이트 금속층 또는 불순물 영역과 인접하는 영역에 적어도 형성된다. 또한, 고농도 불순물 영역(100)은 게이트 금속층의 단부로부터 4㎛ 정도 이격한 기판 표면에 형성된다. 칩의 최외주 또는 소정의 영역에 후의 공정에서 마스크 정합을 하기 위한 정합 마크용에 레지스트(58)가 제거되어 있다. 또한, 도면에는 도시하지 않지만, 동일한 n+형 불순물의 주입 확산 공정에 의해 저항 R1∼R4도 소정의 위치에 형성된다.
도 8의 단면도에서는, 고농도 불순물 영역(100)이 FET의 채널 영역(44), 예정된 배선(62), 예정된 전극 패드층(70)의 근방에 각각을 분리하도록 형성되는 도면을 나타낸다. 그러나 실제로는 도 4와 같이, 하나의 FET의 게이트 전극(69)이 다른 FET와 인접하는 영역(고농도 불순물(100a))이나 전극 패드(70) 및 배선(62)이 되는 게이트 금속층이, FET, 다른 전극 패드(70) 및 배선(62), 불순물 영역으로 이루어지는 저항 R1∼R4 모두 적어도 인접하는 영역(고농도 불순물(100b))의 게이트 금속층의 근방에 형성된다.
이에 의해, 근접한 저항 R3, R4와 고농도 불순물 영역(100b)이 반절연의 기판(51)을 협지하여 보호 소자(200)가 된다.
제3 공정: 다음에 도 9와 같이, 상기 소스 영역, 드레인 영역 및 고농도 불순물 영역 상에 절연막을 형성한다. 고농도 불순물 영역(100)을 형성한 레지스트(58)를 남긴 채로, 전면에 산화막(120)을 퇴적한다(도 9의 (a)). 그 후 리프트 오프에 의해 레지스트(58)를 제거함으로써, 소스 영역(56) 및 드레인 영역(57)과 고농도 불순물 영역(100) 상에 산화막(120)이 남겨진다(도 9의 (b)). 또한 정합 마크용에도 산화막(120)이 남겨져, 이들의 산화막(120)을 이후의 공정에서 정합 마크(130)로서 이용한다. 다음에 이온 주입된 p-형 영역, n형 동작층, 및 소스 영역, 드레인 영역, 고농도 불순물 영역이 되는 n+형 영역의 활성화 어닐링을 행한다.
제4 공정: 또한, 도 10과 같이, 상기 절연막에 마스크 정합을 행하는 포토리소그래피 공정에 의해 상기 소스 및 드레인 영역에 오믹 금속층을 부착하고 제1 소스 및 제1 드레인 전극을 형성한다.
우선, 새로운 레지스트(63)를 형성하고, 예정된 제1 소스 전극(65) 및 제1 드레인 전극(66)을 형성하는 부분을 선택적으로 창 개방하는 포토리소그래피 프로 세스를 행한다(도 10의 (a)). 노출한 산화막(120)과 그 하층의 실리콘 질화막(53)을 CF4 플라즈마에 의해 제거하여, 소스 영역(56) 및 드레인 영역(57)을 노출하고(도 10의 (b)), 이어서 오믹 금속층(64)이 되는 AuGe/Ni/Au의 3층을 순차 진공 증착하여 적층한다(도 10의 (c)). 그 후, 레지스트층(63)을 제거하여 리프트 오프에 의해 소스 영역(56) 및 드레인 영역(57) 상에 컨택트한 제1 소스 전극(65) 및 제1 드레인 전극(66)을 남긴다. 이어서 합금화 열 처리에 의해 제1 소스 전극(65)과 소스 영역(56), 및 제1 드레인 전극(66)과 드레인 영역(57)의 오믹 접합을 형성한다(도 10의 (d)).
종래는 GaAs를 에칭한 정합 마크를 이용하여, 동작층(52) 형성, 소스 드레인 영역(56, 57) 형성, 소스 드레인 전극(65, 66) 형성 공정을 행하고 있고, 마스크 얼라이너의 정합 정밀도가 0.1㎛이기 때문에, 소스 영역(56)과 소스 전극(65) 간, 드레인 영역(57)과 드레인 전극(66) 간의 마스크 정합의 오차가 최대로 0.2㎛의 오차로 되어 있었다. 소스 영역(56)단-소스 전극(65)단 사이 거리 및 드레인 영역(57)단-드레인 전극(66)단 사이 거리는 0.2㎛이 내압의 한계이기 때문에, 오정렬을 고려하여 설계 중심에서 0.4㎛의 이격 거리를 확보해야만 하였다. 그러나, 본 실시 형태와 같이, 소스 영역(56) 및 드레인 영역(57) 형성과 동시에 정합 마크(130)를 형성함으로써, 소스 영역 및 드레인 영역과 소스 전극 및 드레인 전극을 직접 마스크 정합할 수 있기 때문에, 소스 영역(56)단-소스 전극(65)단 사이 거리 및 드레인 영역(57)단-드레인 전극(66)단 사이 거리를 축소할 수 있다. 즉 소 스 영역(56)과 소스 전극(65) 사이, 드레인 영역(57)과 드레인 전극(66) 사이의 마스크 오정렬은 최대로도 0.1㎛로 억제할 수 있어, 설계 중심에서 0.3㎛의 이격 거리를 확보하면 된다.
제5 공정: 또한 도 11과 같이, 상기 절연막에 마스크 정합을 행하는 포토리소그래피 공정에 의해 상기 동작층 및 상기 기판 표면과 쇼트키 접합을 형성하는 게이트 금속층을 부착하고 게이트 전극 및 제1 전극 패드 및 배선을 형성한다.
우선 도 11의 (a)에서는, 예정된 게이트 전극(69), 전극 패드(70) 및 배선(62) 부분을 선택적으로 창 개방하는 포토리소그래피 프로세스를 행하고, 예정된 게이트 전극(69), 전극 패드(70) 및 배선(62) 부분으로부터 노출한 실리콘 질화막(53)을 드라이 에칭하여, 예정된 게이트 전극(69) 부분의 동작층(52)을 노출하고, 예정된 배선(62) 및 예정된 전극 패드(70) 부분의 기판(51)을 노출한다. 예정된 게이트 전극(69) 부분의 개구부는 0.5㎛로 하고 미세화된 게이트 전극(69)을 형성할 수 있게 한다.
다음에, 도 11의 (b)에서는 동작층(52) 및 노출한 기판(51)에 제2층째의 전극으로서의 게이트 금속층(68)을 부착하여 게이트 전극(69), 배선(62) 및 제1 전극 패드(70)를 형성한다. 즉, 기판(51)에 제2층째의 전극으로서의 게이트 금속층(68)이 되는 Pt/Mo/Ti/Pt/Au의 5층을 순차 진공 증착하여 적층한다.
그 후 도 11의 (c)와 같이 레지스트층(67)을 제거하여 리프트 오프에 의해 동작층(52)에 컨택트하는 게이트 길이 0.5㎛의 게이트 전극(69)과, 제1 전극 패드(70) 및 배선(62)을 형성하고, Pt를 매립하는 열 처리를 실시한다. 이에 의 해, 게이트 전극(69)은 기판과의 쇼트키 접합을 유지한채로 동작층(52)에 일부가 매설된다. 여기서, 이 경우의 동작층(52)의 깊이는 제1 공정에서 동작층(52)을 형성하는 경우에, 이 게이트 전극(69)의 매립분을 고려하여 원하는 FET 특성을 얻을 수 있도록 깊게 형성해둔다.
동작층(52) 표면(예를 들면 표면으로부터 500Å 정도)은, 자연 공핍층이 발생하거나 결정이 불균일한 영역인 것 등으로 전류가 흐르지 않고, 채널로서는 유효하지 않다. 게이트 전극(69)의 일부를 채널 영역(52)에 매립함으로써, 게이트 전극(69) 바로 아래의 전류가 흐르는 부분이 채널 영역(52) 표면으로부터 내려간다. 채널 영역(52)은 미리 원하는 FET 특성이 얻어지도록 게이트 전극(69)의 매설분을 고려하여 깊게 형성되어 있기 때문에, 채널로서 유효하게 활용할 수 있다. 구체적으로는 전류 밀도, 채널 저항이나 고주파 왜곡 특성이 대폭 개선되는 이점을 갖는다.
여기서, 게이트 전극(69) 형성의 마스크도 정합 마크(130)를 이용한다. 즉, 소스, 드레인 영역과 게이트 전극을 직접 마스크 정합한다. 이에 의해, 게이트 전극(69)과 소스 영역(56) 또는 드레인 영역(57)과의 오정렬은, 즉 마스크 얼라이너의 정합 정밀도와 동등하게 되고, 최대로 0.1㎛로 억제할 수 있다. 종래에는 별도로 GaAs를 에칭함으로써 형성한 정합 마크를 통하여 간접적으로 게이트 전극(69)과 소스 영역(56) 또는 드레인 영역(57)을 마스크 정합하였다. 그 경우, 게이트 전극(69)과 소스 영역(56) 또는 드레인 영역(57)의 오정렬은 마스크 얼라이너의 정합 정밀도가 0.1㎛를 위해 최대로 0.2㎛가 된다. 소스 영역(56) 및 드레인 영역(57)과 게이트 전극(69) 사이에는 최저 0.4㎛ 이격하지 않으면 소정의 내압을 확보할 수 없다. 따라서, 마스크 정합 오차에 의한 생산 변동을 고려하여 설계 중심에서 0.6㎛의 이격 거리를 확보할 필요가 있었지만, 본 실시 형태에 따르면 설계 중심에서 0.5㎛ 확보하면 된다.
여기서, 산화막(120)은 소스 영역(56), 드레인 영역(57)과 동시에 형성되는 고농도 불순물 영역(100) 상에도 형성되는 것이다. 즉 종래와 같이 전극 패드(70)나 배선(62) 아래의 전면(또는 주변부)에 아이솔레이션의 향상을 위한 고농도 불순물 영역(100)을 형성하면, 게이트 금속층(68)은 산화막(120) 위에 퇴적하게 된다. 특히, 본 실시 형태에서는 FET의 기본 성능을 향상시키기 위해, Pt의 매립에 의해 게이트 전극(69)을 형성하고 있다. 즉, 산화막(120) 상에 Pt를 배치하게 되지만, 산화막(120)과 Pt는 접착 강도가 약하고, 게이트 금속층(68)이 산화막(120)으로부터 박리되는 문제가 발생한다.
그래서, 도 5 및 도 11의 (c)와 같이, 전극 패드(70)나 배선(62)과는 접촉시키지 않고, 인접하는 것이 외의 게이트 금속층, FET, 불순물 영역과의 사이에 고농도 불순물 영역(100)을 배치하는 것으로 하였다. 이에 의해, 게이트 금속층으로부터 기판에 넓어지는 공핍층이 인접하는 것 이외의 게이트 금속층, FET, 불순물 영역으로 도달하는 것을 억제할 수 있다.
즉, FET로서의 기본 성능을 향상시킬 수 있는 제조 방법으로 또한, 전극 패드(70) 및 배선(62)을 구성하는 게이트 금속층으로부터의 공핍층의 확대를, 근방에 형성한 고농도 불순물 영역(100)에 의해 억제할 수 있고, 고주파 신호의 누설을 방 지할 수 있는 것이다.
제7 공정: 또한, 제1 소스 및 제1 드레인 전극과 상기 제1 전극 패드 상에 제3층째의 전극으로서의 패드 금속층을 부착하고 제2 소스 및 제2 드레인 전극과 제2 전극 패드를 형성한다.
게이트 전극(69), 배선(62) 및 제1 전극 패드(70)를 형성한 후, 게이트 전극(69) 주변의 동작층(52)을 보호하기 위해, 기판(51) 표면은 실리콘 질화막으로 이루어지는 패시베이션막(72)으로 피복된다. 이 패시베이션막(72) 상에 포토리소그래피 프로세스를 행하고, 제1 소스 전극(65), 제1 드레인 전극(66), 게이트 전극(69) 및 제1 전극 패드(70)와의 컨택트부에 대하여 선택적으로 레지스트의 창 개방을 행하고, 그 부분의 패시베이션막(72)을 드라이 에칭한다. 그 후, 레지스트층(71)은 제거된다(도 12의 (a)).
또한, 기판(51) 전면에 새로운 레지스트층(73)을 도포하여 포토리소그래피 프로세스를 행하고, 예정된 제2 소스 전극(75) 및 제2 드레인 전극(76)과 제2 전극 패드(77) 상의 레지스트를 선택적으로 창 개방하는 포토리소그래피 프로세스를 행한다. 계속해서, 제3층째의 전극으로서의 패드 금속층(74)이 되는 Ti/Pt/Au의 3층을 순차 진공 증착하여 적층하고, 제1 소스 전극(65), 제1 드레인 전극(66) 및 제1 전극 패드(70)에 컨택트하는 제2 소스 전극(75) 및 제2 드레인 전극(76)과 제2 전극 패드(77)가 형성된다(도 12의 (b)). 패드 금속층(74)의 다른 부분은 레지스트층(73) 상에 부착되기 때문에, 레지스트층(73)을 제거하여 리프트 오프에 의해 제2 소스 전극(75) 및 제2 드레인 전극(76)과 제2 전극 패드(77)만을 남기고, 다른 것 은 제거된다. 또, 일부의 배선 부분은 이 패드 금속층(74)을 이용하여 형성되기 때문에, 당연히 그 배선 부분의 패드 금속층(74)은 남겨진다(도 12의 (c)).
또한, 고농도 불순물 영역(100)의 배치예는 일례로서, 기판과 쇼트키 접합을 형성하는 게이트 금속층(68)에 인가되는 고주파 신호를 기판(51)을 통하여 다른 게이트 금속층(68)에 전달하는 것을 방지하는 배치이면 된다.
또한, 도 13 및 도 14를 이용하여, 제2 실시 형태를 도시한다. 본 실시 형태는 종래의 제조 방법(도 31 및 도 32 참조)에 의해 형성된 FET를 집적화한 스위치 회로 장치의 일례이다.
즉, 산화막(120)에 의한 마스크 정합을 행하지 않고, 칩의 최외주 또는 소정의 영역의 GaAs 기판(51)을 에칭하여 정합 마크를 형성하고, 모든 포토리소그래피의 마스크를 정합 마크에 정합하는 것이다.
이 경우, 산화막(120)은 형성되지 않기 때문에, 전극 패드(70)의 주변에, 패드와 쇼트키 접합을 형성하는 제3 고농도 불순물 영역인 주변 n+형 영역(160)을 형성할 수 있다. 즉, 보호 소자(200)는 주변 n+형 영역(160)의 일부 및 저항 R3(R4)과, 그 사이의 반절연 기판으로 구성된다.
또한, 이 주변 n+형 영역(160)은 도 13에서는 전극 패드(70)와 일부 중첩하여 전극 패드(70) 주변에 형성되지만, 전극 패드(70)와 중첩하여 전극 패드(70)로부터 비어져 나오도록 전극 패드(70) 아래쪽으로 형성되어도 된다.
또한, 전극 패드(70)에 접속하는 배선과 일부 중첩하여 그 주변에 형성되어 도 되고, 배선과 중첩하여 배선으로부터 비어져 나오도록 배선 아래쪽에 형성되어도 된다.
도 14에는 패드 부근의 C-C선 단면도(도 14의 (a)) 및 FET의 D-D선 단면도(도 14의 (b)), FET의 회로 개요도(도 14의 (c) 및 (d))를 나타낸다.
도 14의 (a)와 같이 출력 단자 패드 O1(O2)의 가장 아래의 게이트 금속층(68)은, GaAs 반절연성 기판과 쇼트키 접합을 형성하고 있고, 주변 n+형 영역(160)의 일부인 제2 n+형 영역(202)은 게이트 금속층(68)과 접촉하여 배치되고, 쇼트키 접합을 형성하고 있다. 즉, 저항 R3(R4)의 일부와, 주변 n+형 영역(160)의 일부가 반절연성 기판(51)을 협지하여 보호 소자(200)가 되고, 제2 n+형(202)이 금속 전극과 접속하는 구조이다(도 3의 (a) 참조).
도 14의 (b)는 도 13의 D-D선 단면도를 도시한다. 또한, 스위치 회로 장치를 구성하는 각 전극 패드 및 스위치 동작을 행하는 FET1, FET2 및 분로 FET인 FET3, FET4는 모두 마찬가지의 구성이다.
도 14와 같이, 기판(51)에는 n형 이온 주입층에 의한 동작층(52)과 그 양측에 소스 영역(56) 및 드레인 영역(57)을 형성하는 n+형의 불순물 영역이 형성되고, 동작층(52)에는 게이트 전극(69)이 형성되고, 불순물 영역에는 제1층째의 오믹 금속층에서 형성되는 드레인 전극(66) 및 소스 전극(65)이 형성된다. 또한 그 위에 상술한 바와 같이 3층째의 패드 금속층(77)으로 형성되는 드레인 전극(76) 및 소스 전극(75)이 형성되고, 각 소자의 배선 등을 행하고 있다. 동작층(52)과 게이트 전극(69)은 Ti에서 쇼트키 접합을 형성하고 있다.
본 실시 형태에서는, 도 14의 (c) 및 (d)와 같이, FET3(FET4)의 소스 단자 S(또는 드레인 단자 D)-게이트 단자 G의 2단자 간에 병렬로, 즉 출력 단자 OUT-1-제어 단자 Ctl-2 사이에, 보호 소자(200)를 접속한다. 이에 의해, 대응하는 2단자 간에서 인가되는 정전 에너지에 대하여 그것을 일부 방전하기 위한 바이패스가 되는 경로가 가능하기 때문에, 약한 접합인 FET3의 게이트 전극(69) 쇼트키 접합에 걸리는 정전 에너지를 경감할 수 있다(도 30의 (b) 참조).
여기서, 보호 소자(200)의 형상 및 접속 위치에 대하여, 더욱 설명한다. 보호 소자(200)에 정전기가 인가되었을 때에는 정전기 전류가 발생한다고 생각되기 때문에, 보호 소자(200)에 정전기 전류를 많이 흘리면 보다 보호 효과가 향상된다. 즉, 보호 소자(200)를 흐르는 정전기 전류를 보다 많이 흘릴 수 있도록 보호 소자(200)의 형상 및 접속 위치를 고려하면 된다.
상술한 바와 같이, 본 실시 형태의 보호 소자는 제1 n+형 영역(201)과, 제2 n+형 영역을 대향 배치하고, 양 영역 주위에 절연 영역(203)을 배치한 구조이다.
도 15와 같이 제1 n+형 영역(201)은 제2 n+형 영역(202)에 대향하는 하나의 측면과, 반대측의 측면을 갖는다. 제2 n+형 영역(202)도 마찬가지로, 제1 n+형 영역(201)에 대향하는 하나의 측면과, 반대측의 측면을 갖는다. 양 영역이 서로 대 향하고 있는 하나의 측면을 대향면 OS라고 칭한다.
또한, 본 실시 형태의 제2 n+형 영역(202)은 하나의 확산 영역에 한하지 않는다. 즉, 제1 n+형 영역(201)에 대향 배치되고, 정전 에너지를 방전하기 위해 이용되는 모든 고농도 불순물 영역을 총칭한다. 즉, 제2 n+형 영역(202)은, 하나의 제1 n+형 영역(201)에 대향 배치되어 있으면, 하나의 불순물 확산 영역으로부터 구성되어도 되고, 분할된 복수의 불순물 영역의 집합이어도 된다.
또한, 제2 n+형 영역(202)은 복수 종류로 나뉘어져 있는 경우 서로 직접적으로는 연속하지 않고 불연속으로 되어 있어도 된다. 즉 동일한 피보호 소자의 동일한 단자에 접속되어 있어, 대향하는 제1 n+형 영역(201)이 공통인 제2 n+형 영역(202)은 제2 n+형 영역(202) 상에 금속 전극이 있는 경우, 정전기에 의한 전압에 의해 공핍층이 금속 전극에 도달하여 보호 소자 자체가 파괴하지 않을 정도로 충분히 높은 불순물 농도를 유지하고 있으면, 불순물 농도의 차이가 있어도 된다. 또한, 이들의 불순물 농도의 차이, 사이즈의 차이, 형상의 차이 등 몇 종류 차이가 있어도 이들을 총칭하여 제2 고농도 불순물 영역(202)으로 한다.
마찬가지로, 동일한 피보호 소자의 동일한 단자에 접속되어 있고, 대향하는 제2 n+형 영역(202)이 공통인 제1 n+형 영역(201)은 불순물 농도의 차이, 사이즈의 차이, 형상의 차이 등 몇 종류 있어도 이들을 총칭하여 제1 n+형 영역(201)으로 한다.
또한, 이하의 절연 영역(203)은 GaAs 기판(51)의 일부를 예로 들어 설명하지만, 기판에 불순물을 이온 주입하여 절연화한 절연화 영역에서도 마찬가지로 실시할 수 있다.
도 15는 ISE TCAD(ISE사제 TCAD)에서 보호 소자(200)의 전압-전류 특성을 디바이스 시뮬레이션하였을 때의 단면 모델이다. 50㎛ 두께의 GaAs 반절연 기판 상에 도우즈량 5×1013㎝-2, 가속 전압 90KeV의 이온 주입과 어닐링에 의해 제1 n+ 영역(201), 제2 n+ 영역(202)을 형성하고, 보호 소자(200)를 형성한다. 즉, 이 구조로는 제1 n+형 영역(201)과 제2 n+형 영역(202) 간 및 양 영역의 주위가 모두 절연 영역(203)이 된다.
제1 n+ 영역(201)은 도 15에 도시한 바와 같이 양 영역의 대향면 OS에 대하여 이격하는 방향의 폭 α1을 5㎛ 정도 이하로 하고, 구체적으로는 3㎛로 한다. α1은 좁으면 좁을수록 좋지만, 보호 소자로서 기능하는 한계로서 0.1㎛ 이상은 필요하다. 또한, 본 실시 형태에서는 제2 n+형 영역(202)과 4㎛ 정도 이격하여 거의 평행하게 배치하지만, 방전하기 쉽게 하기 위해서 평면 패턴에서 제1 n+형 영역 앞을 뾰족하게 한 형상으로 하고, 즉 제2 n+형 영역(202)과의 이격 거리가 변화하는 패턴이라도 된다. α1을 5㎛ 이하로 하는 근거에 대해서는 후술한다.
제1 n+형 영역(201) 및 제2 n+ 영역(202)에는 도 12와 같이 금속 전극(204)이 접속한다. 또한, 금속 전극(204)과 제1 및 제2 n+형 영역의 접속 방법에는 도 2 및 도 3에 도시한 것이 생각된다.
제2 n+형 영역(202)은, 예를 들면 패드 아래에 형성된 확산 영역으로, 여기서는 그 폭 α2는 51㎛로 한다. 제1 및 제2 n+형 영역 각각에 금속 전극(204)을 1㎛씩 내측으로 형성하였다. 또한, 디바이스 사이즈가 되는 깊이(예를 들면 FET이면 게이트 폭)는 1㎛로 한다.
그리고 제1 n+ 영역(201)을 플러스, 제2 n+ 영역(202)을 마이너스로 하여, 220pF, 0Ω으로 정전기 전압 700V가 인가된 것을 상정하여 1A의 전류를 흘리는 시뮬레이션을 행하였다.
도 16, 도 17, 도 18에는 각각 시뮬레이션에 의한 전자 전류 밀도, 홀 전류 밀도 및 재결합 밀도의 분포를 나타낸다. 단위는 모두 ㎝-3이다. 또한, 도 16에는 상부에 도 15에 도시한 단면 모델을 중첩하여 배치하였다. 도 17 및 도 18도 마찬가지이다.
도 16의 전자 전류 밀도 분포에 있어서, p1 영역이 제1 n+형 영역(201), 제2 n+형 영역(202) 양쪽에 걸친 영역 중에서 가장 밀도가 높은 영역이다. 전자 전류와 홀 전류를 정합한 전류가 토탈 전류이지만 홀 전류보다 전자 전류쪽이 훨씬 크기 때문에 전자 전류를 전류의 대표로서, 본 실시 형태에서는, 제1 및 제2 n+형 영역 주변, 혹은 기판 표면으로부터, p1의 1할 정도의 전자 전류 밀도가 되는 q1 영역 부근까지를 보호 소자(200)의 전류 경로로 정의한다. q1 영역 부근까지로 한 이유는 q1 영역보다도 전류 밀도가 적은 영역에서는 동작에 영향을 주지 않는다고 생각되기 때문이다.
도 16에서도 알 수 있듯이, α1의 폭이 좁은 것에 의해 전류는 제1 n+ 영역(201)의 대향면 OS와 반대의 측면에도 많이 회입하고 있다. 이 회입 전류는 정전기가 인가되었을 때도 마찬가지로 발생한다고 생각된다.
제1 n+ 영역(201)의 외측에 있는 q1 영역은 제1 n+ 영역(201)으로부터 가장 먼 장소에서, X축으로 20㎛ 부근으로 되어 있다. 제1 n+ 영역(201)의 외측 끝의 X 좌표는 도 15와 같이 5㎛로, 제1 n+ 영역(201)의 외측 15㎛까지는 제1 n+ 영역(201), 제2 n+ 영역(202)의 양쪽에 걸친 가장 전자 전류 밀도가 높은 영역의 1할 정도의 전자 전류가 흐르고 있다.
도 17의 홀 전류도 마찬가지로 제1 n+ 영역(201)의 외측에 회입이 있다. 이 홀 전류 밀도 분포에서 X 좌표 20㎛ 부근의 q2 영역의 홀 전류 밀도는 제1 n+ 영역(201), 제2 n+ 영역(202)의 양방에 걸친 가장 밀도가 높은 홀 전류 밀도의 p2 영역에 대하여 2% 정도의 홀 전류 밀도로 되어 있다.
도 18의 재결합도 마찬가지로 제1 n+ 영역(201)의 외측에 회입이 있다. 도 18의 재결합 밀도 분포에서 X 좌표 20μ 부근의 q3 영역의 재결합 밀도는 제1 n+ 영역(201), 제2 n+ 영역(202)의 양쪽에 걸친 가장 밀도가 높은 재결합 밀도의 p3 영역에 대하여 1할 정도로 되어 있다.
도 19는 상기한 분포도를 바탕으로, 제1 n+형 영역(201)과 제2 n+형 영역(202) 주위의 절연 영역(203)에 형성되는 전류 경로를 도시한 모식도이다. 비교를 위해 도 19의 (a)에 α1과 α2가 동등한 폭으로, 51㎛ 전후로 넓은 경우(이하 a 구조로 칭함)의 모식도를 나타낸다. 도 19의 (b)는 도 15에 도시한다, 제1 n+형 영역(201)을 제2 n+형 영역(202)과 비교하여 충분히 좁은 폭(α1<<α2: 이하 b 구조라고 칭함)으로 한 경우이다.
또한, 도 19의 (a)의 원인이 되는 분포도는 α1 및 α2가 같기 때문에 좌우대칭으로 밀도가 분포하고 있다. a 구조에 대해서는 분포도의 도시는 생략하고, 모식도를 나타낸다.
도 19의 (a)와 같이 α1 및 α2의 폭이 넓은 (50㎛)인 경우에는, 대향면 사이 및 저면부 부근에 화살표와 같이 전류 경로(p1 영역으로부터 q1 영역 부근까지) 가 형성된다. 본 명세서에서는 도 19와 같이 기판 표면으로부터 소정의 깊이에 형성되고, 제1 n+ 영역(201) 및 제2 n+형 영역(202)의 대향면 OS 사이와, 양 영역의 저면 부근 사이의 절연 영역(203)에 형성되는 전자 전류 및 홀 전류의 경로를 제1 전류 경로 I1이라고 칭한다. 즉, a 구조의 보호 소자의 전류 경로는 제1 전류 경로 I1만이다.
한편, 도 19의 (b)와 같이, α1을 5㎛ 정도까지 좁게 하면, 전자 전류 및 홀 전류는 대향면 OS 사이와 저면부 부근에 형성되는 제1 전류 경로 I1 외에, 제1 전류 경로 I1보다 깊은 영역에 경로가 형성된다. 이 경로는 제1 n+ 영역(201)을 회입하여, 대향면 OS와 반대측의 제1 n+형 영역 외측의 측벽도 이용하여 전자 전류 및 홀 전류가 이동하고, a 구조와 비교하여 q1 영역이 아래쪽으로 형성된다.
본 명세서에서는 도 19와 같이 제1 전류 경로 I1보다 깊은 영역에 형성되고, 제2 n+형 영역(202)으로부터 제1 n+형 영역(201)의 대향면 OS와는 반대측의 측면에 이르는 절연 영역에 형성되는 전자 전류 및 홀 전류의 경로를 제2 전류 경로 I2라고 칭한다.
도 19의 (b)에서, 제2 전류 경로 I2는 제2 n+형 영역(202)의 폭이 50㎛로 충분히 넓기 때문에, 제2 n+형 영역(202) 부근에는 넓은 저면부의 수평 방향으로 전류 경로가 형성된다.
한편, 제1 n+형 영역(201)에서는 폭 α1이 상술한 바와 같이 5㎛ 정도로 좁기 때문에, 제1 n+형 영역(201)을 회입하는 경로로 전류가 흐르고, 제1 n+형 영역(201)의 저면부뿐만 아니라, 대향면 OS와 반대측의 측면도 전류 경로가 된다.
즉, 상기한 도면에서도 알 수 있듯이 a 구조의 경우에는 보호 소자의 전류 경로는, 제1 전류 경로 I1만이지만, b 구조의 보호 소자(200)는 가는 제1 n+ 영역(201)에 의해 제2 전류 경로 I2를 형성하고, 제1 전류 경로 I1과 제2 전류 경로 I2의 2개의 전류 경로를 형성하고 있다.
제2 전류 경로 I2는 제1 n+ 영역(201) 외측의 측면으로부터 전류가 출입하고 있다. 또, 제2 전류 경로 I2는 제1 전류 경로 I1에 비하여, 제1 및 제2 n+형 영역보다 깊은 영역을 통하여, 우회(멀리 돌아감)하여 제1 n+형 영역(201)에 달하는 것으로, 절연 영역(203) 내에 긴 경로를 얻을 수 있다. 이에 따라 절연 영역(203) 내의 트랩(GaAs의 경우 EL2)을 이용하여 전도도 변조 효과의 기회를 보다 많이 만들 수 있다.
즉, b 구조에서는 제2 전류 경로 I2를 형성함으로써, 제1 전류 경로 I1만의 경우와 비교하여 전도도 변조 효율을 향상시키고, 보다 많은 전류를 흘리는 것을 가능하게 한다. 제1 및 제2 n+형 영역 간을 흐르는 전류값이 증가하는 것은 정전기가 인가되었을 때, 정전기 전류를 보다 많이 흘릴 수 있게 되어, 보호 소자로서의 효과가 증대한다.
이와 같이, 고의로 전류 경로를 길게 우회시킴으로써 메인 캐리어가 그 극성과 반대의 극성인 캐리어와 만나는 기회를 늘리고 전도도 변조 효율을 향상시키는 방법은, IGBT 등의 전도도 변조 디바이스에서는 양호하게 채용되는 방법으로, 이하에 상술한다.
일반적으로 절연 영역을 절연 영역스럽게 하는 것이 트랩의 존재이다. 도너 트랩이란 원래의 성질로서 플러스 전하를 갖고, 전자를 취하면 중성이 되어 전도도 변조의 매체가 될 수 있는 것으로, GaAs인 경우는 EL2이 도너 트랩이다. 또한, 불순물 주입에 의한 절연화 영역(203b)에도 트랩은 존재한다.
도 20에, 도 15에 도시하는 구조의 디바이스로, 제1 n+형 영역(201)을 플러스로 하고 제1 n+형 영역(201)은 제2 n+형 영역(202) 간에 인가하는 전압을 높였을 때의 깊이 1㎛에서의 전압-전류 특성을 시뮬레이션한 결과를 나타낸다. 이 도 20에 도시한 바와 같이 브레이크 다운 전압은 20∼30V이다.
이와 같이, 보호 소자(200)는 20∼30V에서 브레이크 다운하고, 그 이상의 전압이 인가되면 바이폴라 동작으로 되어 전도도 변조가 일어난다. 보호 소자는 수백 V라는 정전기 전압이 인가한 경우에 브레이크 다운시켜 사용하기 때문에, 보호 소자(200)의 동작 상태는 초기 상태로부터 전도도 변조가 일어나고 있다.
이 전도도 변조가 보다 많이 행해지면 그 만큼 브레이크 다운 후의 사태 증배가 보다 심해져서 전자 홀의 생성 재결합이 활발히 행해지기 때문에 전류가 보다 많이 흐른다.
이와 같이, 보호 소자(200)에 제2 전류 경로 I2를 형성함으로써, 깊은 영역 및 대향면 OS와 반대측의 제1 n+형 영역(201)의 외측 방향에서의 전도도 변조 효율을 향상시킬 수 있다.
또한, 제2 전류 경로 I2 형성하기 위해서 제1 n+형 영역(201)의 폭을 5㎛ 이하로 좁혔기 때문에, 제1 전류 경로 I1에서도 제1 n+형 영역(201) 부근의 전자가 충돌하여 서로 반발하고, a 구조에 비하여 보다 깊은 경로를 주된 캐리어인 전자가 통하게 되기 때문에, 그 만큼 제1 전류 경로 I1 자신도, 종래보다 전도도 변조를 많이 받는다.
도 21에 도시하는 그래프를 이용하여, b 구조의 토탈의 전류값에 대한 제2 전류 경로 I2의 전류값의 비율을 구하였다. 이것은 제1 n+형 영역(201)을 플러스로 하고, 220pF, 0Ω에서 약 700V의 정전기가 인가된 것을 상정하여 깊이 1㎛에 1A의 전류를 흘린 시뮬레이션을 행한 경우의 표면으로부터 2㎛의 깊이의 전자 전류 밀도의 X 좌표 의존성 그래프이다.
표면으로부터 2㎛의 깊이의 전자 전류 밀도에서, 제1 n+형 영역(201) 바로 아래에 상당하는 전자 전류 밀도를 제1 n+형 영역(201)의 X 방향의 폭으로 적분하여 그 값을 제1 전류 경로 I1분으로 하고, 제1 n+형 영역(201)보다 외측 부분에 상당하 는 전자 전류 밀도를 그 외측 부분의 X 방향의 폭으로 적분한 값을 제2 전류 경로 I2분으로 하고, 제2 전류 경로 I2의 전류값의 비율을 계산하였다.
그 결과, 토탈 전류값에 대한 제2 전류 경로 I2의 비율은 0.48(2.89/(3.08+ 2.89))로, 제1 전류 경로 I1과 동등한 전류값인 것을 알 수 있다.
또한, 후술하지만 b 구조인 경우의 제1 전류 경로 I1 자체가 a 구조의 제1 전류 경로 I1보다도 큰 전류값을 갖고 있다. 즉, b 구조에서는, 제2 전류 경로 I2는 자신의 제1 전류 경로 I1과 동등하기 때문에, 토탈로서 a 구조보다도 훨씬 큰 전류가 흐르게 된다.
또한, 부차적인 효과로서 상술한 바와 같이 제1 전류 경로 I1과 제2 전류 경로 I2를 합쳐서 a 구조보다 전류 경로가 대폭 크게 넓어지기 때문에, 결정 내의 온도가 종래보다 내려가고, 그 만큼 전자, 홀의 이동도가 오르고, 그 만큼 전류를 보다 많이 흘릴 수 있다.
그 결과, 보호 소자(200) 전체로서의 전류값이 증가하기 때문에, 보호 효과가 높아지는 것이다.
도 22에는 전자 전류, 홀 전류, 재결합 밀도의 확대를 비교한 표를 나타낸다. 이것은 a 구조인 경우와 b 구조인 경우에 대하여 시뮬레이션하고, 그 결과 얻어진 도 16∼도 18과 마찬가지의 밀도 분포의 값을 일정 조건 하에서 비교한 것이다.
도 22의 (a)에서, y_2는 각각의 밀도 분포도에서 표면으로부터 2㎛의 깊이로 수평 방향으로 절단하였을 때의 단면으로, 각 밀도가 105㎝-3이 되는 곳의 X 방향의 폭을 ㎛의 단위로 나타낸 수치이다.
X_0은 도 15에 도시하는 좌표에서 X=0㎛의 Y 방향의 단면에서 각 밀도가 105㎝-3이 되는 곳의 표면으로부터 깊이를 ㎛의 단위로 나타낸 수치이다.
승산이란 y_2의 값과 X_0의 값을 곱셈한 값으로, 각 밀도에서의 105㎝-3의 포인트를 중복하여 서로 연결하였을 때 생기는 도형의 면적을 의사적으로 비교하기 위한 값이다. 즉 승산이란 각각 전자, 홀, 재결합의 각 확대를 나타내는 지표이다.
또한, 표 중 a 구조란, 제1 n+ 영역(201), 제2 n+ 영역(202) 모두 51㎛(=α1=α2)의 폭으로, 제2 n+ 영역(202)을 플러스, 제1 n+ 영역을 마이너스로 하여 깊이 1㎛로 한 a 구조로, 0.174A 흘린 계산 결과이다.
b 구조-1은 제1 n+ 영역(201)의 폭 α1을 3㎛, 제2 n+ 영역(202)의 폭 α2를 51㎛로 하여 제2 n+ 영역(202)을 플러스, 제1 n+ 영역을 마이너스로 한 b 구조로, 깊이 1㎛에서 0.174A 흘린 계산 결과이다.
b 구조-2는 b 구조-1과 인가하는 극성을 반대로 하고, 제1 n+ 영역(201)의 폭 α1을 3㎛, 제2 n+ 영역(202)의 폭 α2를 51㎛ 로 하여 제1 n+ 영역을 플러스, 제2 n+ 영역을 마이너스로 한 b 구조이고, 깊이 1㎛에서 0.174A 흘린 계산 결과이다.
이상의 3개의 각 밀도에서의 모든 승산은 b 구조-1, b 구조-2 모두 a 구조보다 큰 값으로 되어 있다.
이것은 제1 n+ 영역(201)이 플러스이거나, 제2 n+ 영역(202)이 플러스라도, 어느 극성에서도 b 구조쪽이 a 구조보다 전자 전류, 홀 전류, 재결합 모두 넓은 범위로 분포하는 것을 나타내고 있어, 그 만큼 전도도 변조 효율이 높아지는 것을 나타낸다. 또한 전류가 넓은 범위에 걸쳐 흐르는 것은 온도가 저하하는 것을 나타내고 있어 그 만큼 이동도가 오르고, 또한 전류가 증가하는 것을 나타내고 있다.
여기서, 도 22의 (b)에, b 구조-3으로서, 제1 n+ 영역(201)에 플러스를 인가한 경우에, 1A인 경우의 b 구조의 계산 결과를 나타낸다. 도 22의 (a)의 3개의 계산은 계산 능력의 점에서 모두 0.174A의 전류에 통일하여 비교하였지만, 실제의 정전기의 전류는 정전기 전압 700V, 220pF, 0Ω인 경우 깊이 1㎛에서 1A 정도이다. 시뮬레이션에 의해 제1 n+ 영역(201)에 플러스를 인가한 경우에만 lA의 계산을 할 수 있었기 때문에 그 결과를 나타낸다.
도 22의 (a)의 b 구조-2와 비교하여, b 구조-3로서는 동일한 극성이라도 0.174A로부터 1A로 전류를 늘려 계산하면 각 승산의 값이 1자릿수 혹은 그 이상 증가하는 것을 알 수 있다.
여기에서, 도 22의 (c)와 같이, 보호 소자(200)에 의해 높은 정전기 전압이 인가되고, 도 16 및 그 모식도인 도 19의 (b)에서 도시한 전류보다도 많은 정전기 전류가 흐른 경우, 절연 영역(203)이 충분히 넓으면, 도 16에서 도시한 q1 영역(가장 고밀도 영역의 1할 정도의 전류 밀도의 영역)은 또한 하측 및 대향면 OS와 반대측의 외측 방향으로 넓어지게 되고, 즉 제2 전류 경로 I2가 넓어진다. 제2 전류 경로 I2가 넓어지면 넓어질수록, 전도도 변조 효율을 보다 상승시킬 수 있어, 통과하는 전류가 증가하여 q1 영역이 아래쪽으로 넓어지기 때문에 또한 제2 전류 경로 I2가 넓어진다. 이에 의해, 기판의 결정 온도가 저하하기 때문에, 캐리어의 이동도를 보다 상승시켜서, 전류를 보다 많이 흘려서 보호 효과를 더욱 향상시킬 수 있다.
즉, b 구조에서는 인가되는 정전기의 전압이 높아지면 높아질수록, 전도도 변조 효율이 점점 더 올라서, 전류 경로가 크게 넓어지기 때문에, 전도도 변조 효과를 자동 조정할 수 있다.
또한 제1 전류 경로 I1도 정전기의 전압이 높아지면 높아질수록 깊은 곳에 전류가 흐르게 되어, 제2 전류 경로 I2와 마찬가지로 전도도 변조 효과를 자동 조정할 수 있다.
따라서, 후술하지만 제2 전류 경로 I2가 될 수 있는 절연 영역(203)을 충분히 확보하면, 220pF, 0Ω에서 2500V의 정전기로부터도 피보호 소자를 파괴로부터 지킬 수 있는 구조로 되어 있다. 더구나 기생 용량을 거의 갖지 않기 때문에 피보호 소자의 고주파 특성을 열화시키지 않는다. 즉, 원래 정전 파괴 전압 100V 정도 의 소자에 기생 용량 20fF의 본 보호 소자를 접속함으로써 정전 파괴 전압을 20배 이상 향상시킬 수 있다.
여기서, 도 23을 이용하여, b 구조의 α1이 5㎛ 이하가 바람직한 이유를 설명한다. 도 23은 도 22의 b 구조-2에서의 전자 전류 밀도를 제1 n+ 영역(201)의 폭 α1을 바꾸어 계산한 것이다.
제1 n+ 영역(201)의 폭 α1을 5㎛ 이하로 하면 급격히 제2 전류 경로 I2의 비율이 상승한다. 즉 전류가 수평 방향과 깊이 방향으로 넓어지기 때문에, 그 만큼 전도도 변조 효율이 오르고, 온도가 저하하여 캐리어의 이동도가 늘기 때문에 전류값이 대폭 증가하고, 보호 소자로서의 보호 효과가 크게 증가한다.
여기서, 도 21에 도시하는 α1= 3㎛의 제2 전류 경로 I2의 비율이 0.48인 데 대하여, 위의 도 23에서 동일한 제1 n+ 영역폭으로 제1 n+ 영역폭 3㎛의 포인트의 I2 비율이 0.3밖에 없는 것은 도 23이 0.174A에서 도 21이 1A이기 때문에, 어떤 일정 전류치까지는 전류가 많은 쪽이 제2 전류 경로 I2의 비율이 커지는 것을 알 수 있다. 또한, 큰 디바이스를 시뮬레이션할 때의 계산 능력의 한계를 위해 0.174A에서 비교하였지만, 상대 비교이면 이 전류값으로 충분히 비교할 수 있다.
다음에, 제1 n+형 영역(201) 외측에 확보하여야 할 절연 영역(203)의 폭 β에 대하여 설명한다. 상술한 바와 같이, 제2 전류 경로 I2는 제1 n+형 영역(201)의 대향면 OS와 반대측의 절연 영역(203)에도 제2 전류 경로 I2가 넓어지기 때문에, 여기에 충분한 폭 β의 절연 영역(203)을 확보하면 된다.
도 24를 참조하여 b 구조의 β와 정전 파괴 전압에 대하여 설명한다. 절연 영역(203)을 충분히 확보하는 것은 제2 전류 경로 I2가 될 수 있는 영역을 충분히 확보하게 되어 보호 효과가 높은 점에 대해서는 설명한 바와 같다. 즉, 도 24의 (a)의 평면도와 같이 대향면 OS와 반대측에 소정의 절연 영역폭 β 확보한다. 도 24의 (b)는 실제로 β의 값을 변동시켜 정전 파괴 전압을 조사한 결과를 나타낸다.
측정한 피보호 소자는 게이트 길이 0.5㎛, 게이트 폭 600㎛의 GaAs MESFET의 게이트에 10KΩ의 저항을 직렬로 접속한 소자이다. 보호 소자(200) 접속 전에는, 소스 또는 드레인 전극과 저항단과의 사이의 정전 파괴 전압은 100V 정도이다. 그 동안에 b 구조의 보호 소자(200)의 제1 n+형 영역(201)과 제2 n+형 영역(202)의 양단을 병렬 접속하고, β의 값을 변화시켜서 정전 파괴 전압을 측정하였다. 제1 n+형 영역(201)과 제2 n+형 영역(202) 간의 용량은 20fF이다.
도 24의 (b)에 도시한 바와 같이 β를 25㎛까지 크게 하면 정전 파괴 전압은 2500V까지 향상하였다. 도 24의 (a)에 도시하는 β가 15㎛ 일 때의 정전 파괴 전압은 700V이다. 이것은 정전기 전압을 700V로부터 2500V까지 올렸을 때에 제1 n+형 영역(201)에서 제2 전류 경로 I2는 대향면 OS와 반대측의 외측 방향(β)에 15㎛ 이상은 연장되어 있는 것을 나타낸다.
정전기 전압이 높아진다는 것은 그 만큼 제2 전류 경로 I2가 넓어진다는 것 이다. 즉, 절연 영역(203)이 충분히 확보되어 있지 않은 경우에는 제2 전류 경로 I2의 확대가 제한되지만, 절연 영역(203)을 충분히 확보함으로써 제2 전류 경로 I2를 충분히 넓힐 수 있다.
즉, b 구조에서는 제1 n+형 영역(201)의 외측의 절연 영역(203) 폭 β를 10㎛ 이상, 적합하게는 15㎛ 이상 확보하면, 제2 전류 경로 I2를 보다 넓게 하여 전도도 변조 효율을 보다 상승시킬 수 있다.
a 구조에서는, 보호 소자를 접속한 경우에 2배∼3배 정도까지만 정전 파괴 전압을 높일 수 없지만, b 구조에서는 β가 15㎛인 경우 정전 파괴 전압이 700V, β를 25㎛까지 연장되면 2500V가 되어, 정전 파괴 전압이 25배까지 오르는 것이 확인되었다. 즉, b 구조에서는 소정의 β를 확보하면 종래의 보호 소자에 비하여 적어도 약 10배의 전류를 흘릴 수 있다.
설명한 바와 같이 제1 전류 경로 I1에 흐르는 전류와 제2 전류 경로에 I2에 흐르는 전류는 거의 동등하고, 종래의 보호 소자에 흐르는 전류 중 적어도 10배의 전류를 흘릴 수 있다는 것은 제1 전류 경로 I1, 제2 전류 경로 I2 모두 각 전류 경로에 흐르는 전류는 종래의 각각 적어도 5배인 것을 알 수 있다.
이와 같이, β는 10㎛ 이상이 바람직하고, 이것은 칩 상에 보호 소자(200)를 집적화할 때에는 제1 n+형 영역(201) 외측에는 폭 β의 절연 영역(203)을 확보하여 다른 구성 요소나 배선 등을 배치하는 것을 의미한다.
마찬가지로, 도 25와 같이, 제2 전류 경로 I2를 확보하기 위해서 깊이 방향 에도 충분한 절연 영역을 확보하는 것이 바람직하다. 도 25의 (a)는 단면도로, 제1 n+형 영역(201) 및 제2 n+형 영역(202) 아래쪽에 소정의 깊이 δ의 절연 영역(203)을 확보한다.
도 25의 (b)에, 제1 n+형 영역(201)을 플러스로 하여, 220pF, 0Ω에서 700V의 정전기 전압이 인가된 것을 상정하여 1㎛의 깊이로 1A를 흘리는 시뮬레이션을 행하고, 좌표 X= 0㎛에서의 Y 방향 단면의 전자 전류 밀도의 그래프를 나타낸다. 이 그래프에서 표면으로부터 전자 전류 밀도를 깊이 방향으로 적분해갔을 때, 깊이 (Y) 19㎛까지의 적분(해칭 부분)이 전체 50㎛까지의 적분의 90%인 것을 알 수 있었다. 즉, 절연 영역(203)의 깊이 δ는 20㎛ 이상이 적합하다.
이상, 보호 소자(200) 주변에 확보하여야 할 절연 영역(203)의 사이즈(β나 δ)와, 제1 n+형 영역(201)의 폭(α1)에 대하여 설명하였지만, 칩 상의 배치에 의해서는 충분한 β나 δ, 또는 대향면 OS 사이의 거리를 확보할 수 없는 경우가 있다.
그 경우에는 도 26의 (a) 평면도와 같이, 제1 n+형 영역(201)을 대향면 OS로부터 이격하는 방향으로 연장부(300)를 형성하고, 연장부(300)와 제2 n+형 영역 간의 절연 영역(203) 사이에 소정의 폭 γ의 절연 영역(203)을 확보한다. 그리고 그 절연 영역(203)에 전도도 변조 효율이 높은 전자 전류 및 홀 전류의 경로가 되는 제3 전류 경로 I3을 형성하면 된다.
제3 전류 경로 I3은 연장부(300) 및 제2 n+형 영역(202) 간의 절연 영역(203)에 의해 큰 전류 경로를 확보할 수 있다. 도면에서는 평면적으로 나타내고 있지만 지면에 수직인 방향(장치의 깊이 방향)에도 제3 전류 경로 I3이 형성되기 때문에, 깊이 방향의 전류도 증가한다. 또한, 대향면 OS의 깊이 방향(지면에 수직 방향)에는, 제1 전류 경로 I1 및 제2 전류 경로 I2가 형성되고, 보호 소자의 전류 경로는 제1, 제2, 제3 전류 경로 I1∼I3이 된다.
도 26의 (b)에 γ와 정전 파괴 전압의 비교를 실제로 측정한 값으로 도시한다. 피보호 소자, 보호 소자(200)의 접속 방법은 도 24에서 β의 값을 변동시켜 정전 파괴 전압을 측정했을 때와 동일하다
도 26의 (b)에 도시한 바와 같이, γ를 30㎛까지 크게 하면 정전 파괴 전압은 1200V까지 향상하였다. γ가 25㎛일 때의 정전 파괴 전압은 700V이다. 이것은 정전기 전압을 700V로부터 1200V까지 올렸을 때에 제3 전류 경로 I3은 연장부(300)와 제2 n+형 영역 간의 상기 절연 영역에 25㎛ 이상 연장되어 있는 것을 나타낸다.
이와 같이, 연장부(300)를 구비한 경우에도 정전기의 전압이 높아지면 높아질수록, 전류 경로 I3을 보다 넓게 하여 전도도 변조 효율을 보다 상승시킬 수 있다. 즉, 인가되는 정전기의 전압에 의해 전도도 변조 효과를 자동 조정할 수 있다. 이에 따라 절연 영역의 온도가 저감하고, 캐리어의 이동도를 보다 상승시킬 수 있어, 전류를 보다 많이 흘리고, 보호 효과가 향상된다.
즉 연장부(300)도 주위에 충분한 절연 영역(203)을 확보하는 것이 바람직하 며, γ를 충분히 확보함으로써 제3 전류 경로 I3의 충분히 넓어지는 스페이스를 확보할 수 있어, 정전기 전압에 따른 정전기 전류를 보다 많이 흘릴 수 있다. 따라서 폭 γ는 10㎛ 이상이 바람직하고, 20㎛ 이상 있으면 더 적합하다. 또한, 연장부(300)의 양 방의 측면측에 γ를 확보하면 보다 효과가 향상된다.
또한, β를 확보한 후에 γ를 확보하는 것이 최적이지만, β가 불충분하여도 γ를 확보함으로써 보호 소자의 효과가 향상된다.
도 27에는 제1 n+형 영역(201) 및 제2 n+형 영역(202)이 모두 5㎛ 이하인 경우(이하 c 구조라고 칭함)의 전류 경로의 모식도를 도시한다.
c 구조는 b 구조에서의 제2 n+형 영역(202)의 폭 α2를, 제1 n+형 영역 α1과 동등하게 좁혀진 구조로, 상호 4㎛ 정도의 이격 거리에서 대향 배치되고, 주위에 절연 영역(203)이 배치되어 있다. c 구조에서도 제1 전류 경로 I1 및 제2 전류 경로 I2가 형성된다.
제1 전류 경로 I1은 기판 표면으로부터 제1 및 제2 n+형 영역의 대향면 OS 간 및 양 영역의 저면 부근 간의 절연 영역(203)에 형성되고, 전자 전류 및 홀 전류의 경로가 된다.
제2 전류 경로 I2는 제1 및 제2 n+형 영역보다도 충분히 깊은 영역을 우회하고, 서로 양 영역의 대향면 OS와 반대측의 측면에 도달하여 형성된다. 즉, 제1 n+ 형 영역(201)도 제2 n+형 영역(202)도, 대향면 OS와 반대 외측의 측면을 전류 경로로서 이용할 수 있어, 제1 전류 경로 I1보다 깊은 영역에 제2 전류 경로 I2가 형성된다.
또한, 제1 n+형 영역(201)은 도 28과 같이, 대향면 OS로부터 이격하는 방향으로 연장부(300a)를 형성하고, 연장부(300a)와 제2 n+형 영역(202)의 절연 영역에, 전도도 변조를 일으키는 전자 전류 및 홀 전류의 경로가 되는 제3 전류 경로 I3을 형성해도 된다.
또한, 마찬가지로 제2 n+형 영역(202)은 대향면 OS로부터 이격하는 방향으로 연장부(300b)를 형성하고, 연장부(300b)와 제1 n+형 영역(201)의 절연 영역에, 전도도 변조를 일으키는 전자 전류 및 홀 전류의 경로가 되는 제3 전류 경로 I3을 형성해도 된다.
연장부(300a, 300b)는 어느 한쪽이라도 좋고, 양 영역에 형성해도 된다. 또한, 도면과 같이 이들을 대향면 OS로부터 이격하는 방향으로 곡절해도 된다. 이에 따라 도 28과 같이 전류 경로 I3이 형성되기 때문에, 전류값이 증가하여 보호 효과가 증대한다.
또한, β, γ, δ의 값은 상술한 값이 적합하지만, 그 이하라도 a 구조와 비교하여 보다 큰 전류 경로를 확보할 수 있지만, 될 수 있는 한 각 값을 확보하는 패턴으로 하는 쪽이 좋다.
즉, 보호 소자(200)를 구성하는 제1 n+형 영역(201)(c 구조인 경우는 제2 n+형 영역(202)도) 주위의 절연 영역(203)에는 제2 전류 경로 I2 또는 제3 전류 경로 I3을 저해하지 않도록 충분한 스페이스(β, γ)를 확보하고, 보호 소자(200)가 접속하는 피보호 소자나 다른 구성 요소 및 배선 등은 제1 n+형 영역(201)으로부터 외측으로 10㎛ 정도 이상 이격하여 배치하면 된다. 또한, 칩 단부도 전류 경로를 저해하게 되기 때문에, 제1 n+형 영역(201)이 칩 단부에 배치되는 패턴인 경우에는 칩 단부까지의 거리를 10㎛ 정도 이상 확보하면 된다.
보호 소자(200)의 패턴에 대하여 도 4 및 도 13의 스위치 회로 장치를 참조하여 설명한다.
도 4의 스위치 회로 장치에서는, 예를 들면, 출력 단자 패드 O1 및 출력 단자 패드 O2에 보호 소자(200)가 접속되어 있다. 설명한 바와 같이, 각 패드(70)의 근방에는 고농도 불순물 영역(100b)의 배치되어 있고, 각 패드(70)의 가장 아래의 게이트 금속층(68)은 GaAs 반절연성 기판과 쇼트키 접합을 형성하고, 고농도 불순물 영역(100b)과 각 패드(70)는 쇼트키 접합을 형성하고 있다.
즉, 도 4에서 저항 R3 및 R4를 각각 출력 단자 패드 O1 및 O2에 근접하여 배치함으로써, 저항 R3, R4를 구성하는 n+형 영역과 패드 주변의 고농도 불순물 영역(100b)의 이격 거리는 4㎛가 되고, 주위에 절연 영역(203)이 배치되어 보호 소자(200)가 된다. 저항 R3 및 R4의 일부가 제1 n+형 영역(201)으로, 출력 단자 패드 O1, O2 주변의 고농도 불순물 영역(100b)의 일부가 제2 n+형 영역(202)이다. 또한, 고농도 불순물 영역(100b)은 보호 소자(200)로서는 출력 단자 패드 O1과 접속하고 있어, 즉 α2의 폭이 넓은 b 구조가 된다. 즉, 스위치 회로 장치의 제어 단자-출력 단자 간에 병렬로 보호 소자(200)를 접속하게 된다.
이 패턴에서 저항 R3 및 R4의 폭이 α1로, 이것을 5㎛ 이하로 한다.
또한, 제1 n+형 영역(201)이 되는 저항 R3, R4의 외측의 절연 영역(203)의 폭 β를 10㎛ 이상 확보하여, 다른 구성 요소를 배치한다. 이 패턴인 경우 β의 끝은 칩단이고 저항 R3, R4로부터 칩단까지의 거리 β를 10㎛ 이상 확보한다.
그러나 도 4에서, β가 10㎛ 이상 확보할 수 없는 경우도 있고, 그 만큼 전류 경로 I2에 흐르는 전류가 적어진다. 그 대책으로는 보호 소자(200)의 제1 n+형 영역(201)의 일부를 연장한 연장부(300)를 형성하고, 연장부(300)와 제2 n+형 영역(202) 간의 절연 영역(203)에 제3 전류 경로 I3을 형성하는 영역을 확보하면 된다.
도 4의 패턴에서는 저항 R3과 고농도 불순물 영역(100b) 간의 절연 영역(203)에 각각의 영역과 직교하는 방향으로 γ로서 폭 10㎛ 이상 확보함으로써, 저항 R3 및 R4와 고농도 불순물 영역(100b) 간의 절연 영역(203)이 전류 경로 I3이 된다. 즉, 제2 전류 경로 I2의 확보가 불충분하여도, 제3 전류 경로 I3을 형성하고 정전기로부터 충분히 스위치 회로 장치의 제어 단자-출력 단자 간의 쇼트키 접 합을 보호하고 있다.
한편 도 13의 스위치 회로 장치도, 도 4와 마찬가지로, 출력 단자 패드 O1 및 출력 단자 패드 O2에 보호 소자(200)가 접속되어 있다. 도 13의 스위치 회로 장치에서는 각 전극 패드(70) 주변에 패드와 쇼트키 접합을 형성하는 주변 n+형 영역(160)이 배치된다.
즉, 도 13에서 저항 R3 및 R4를 각각 출력 단자 패드 O1 및 O2에 근접하여 배치함으로써, 저항 R3, R4를 구성하는 n+형 영역과 주변 n+형 영역(160)의 이격 거리는 4㎛가 되고, 주위에 절연 영역(203)이 배치되어 보호 소자(200)가 된다. 저항 R3 및 R4의 일부가 제1 n+형 영역(201)으로, 출력 단자 패드 O1, O2의 주변 n+형 영역(160)의 일부가 제2 n+형 영역(202)이다. 즉, 스위치 회로 장치의 제어 단자-출력 단자 간에 병렬로 보호 소자(200)를 접속하게 된다.
이 패턴에서 저항 R3 및 R4의 폭이 α1이고, 이것을 5㎛ 이하로 한다. 또, 도 13의 패턴은 제2 n+형 영역(202)은 패드 하부 전면이 아닌 주변부만이다. 그러나, 상술한 바와 같이 이 패턴의 경우에는 대향면 OS와 반대의 측면이 제2 전류 경로 I2로서 이용되지 않기 때문에, 이 경우 b 구조가 된다.
이 패턴에서도 제1 n+형 영역(201)이 되는 저항 R3, R4의 외측의 절연 영역(203)의 폭 β를 10㎛ 이상 확보하여 다른 구성 요소를 배치한다. 이 패턴의 경우 β의 끝은 칩단이고 저항 R3, R4로부터 칩단까지의 거리 β를 10㎛ 이상 확보한다.
또한, β가 10㎛ 이상 확보할 수 없는 경우에는, 예를 들면 제1 n+형 영역(201)에 연장부(300)를 형성하고, 연장부(300)와 제2 n+형 영역(202) 간의 절연 영역(203)에 제3 전류 경로 I3을 형성하면 된다.
이와 같이, 본 실시 형태의 보호 소자(200)는 제1 n+형 영역(201) 및 제2 n+형 영역 중 적어도 어느 한쪽의 고농도 영역의 폭을 5㎛ 이하로 하고, 주위에 충분한 절연 영역(β, γ)을 확보하여 피보호 소자가 되는 2단자 간에 배치한다.
이상 절연 영역(203)이 GaAs인 경우를 예로 들어 설명하였지만, 절연 영역(203)은 상술한 바와 같이 기판에 불순물을 주입 확산하여 절연화한 영역이라도 되고, 그 경우 실리콘 기판이라도 마찬가지로 실시할 수 있다.
이상으로 상술한 바와 같이, 본 발명에 따르면 이하의 효과가 얻어진다.
제1로, 스위치 회로 장치의 구성 요소를 이용하고, 저항의 패턴을 고안함으로써 보호 소자를 접속할 수 있다. 이에 의해, 분로 FET의 게이트 전극 및 소스 전극 간 또는 게이트 전극 및 드레인 전극 간의 정전 파괴 전압을 보호 소자 접속전과 비교하여 20V 이상 향상시킬 수 있고, 스위치 회로 장치로서의 정전 파괴 전압을 200V 이상으로 할 수 있다.
제2로, 전극 패드의 일부를 보호 소자가 접속하는 금속 전극으로서 이용하 고, 또한 전극 패드와 스크라이브 라인 간에 보호 소자를 배치함으로써, 보호 소자를 접속함에 따른 칩 내의 면적의 증대를 억제할 수 있다.
제3으로, 아이솔레이션을 향상시키기 위해서 패드 주변에 형성한 고농도 영역을 보호 소자의 하나의 단자로 할 수 있어, 아이솔레이션 향상과 정전 파괴 전압의 향상이 실현한다.
제4로, 보호 소자는 고농도 영역-절연 영역-고농도 영역으로 이루어지고, pn 접합을 갖지 않기 때문에, 보호 소자 자체의 기생 용량이 발생하지 않는다. 스위치 회로 장치와 동일 기판으로 보호 소자를 제조할 수 있어, 기생 용량의 증가를 거의 수반하지 않고, 따라서 고주파 특성을 열화시키지 않고, 스위치 회로 장치의 분로 FET의 정전 파괴를 방지할 수 있다.
제5로 스위치 회로 장치의 단자와 접속하는 패드에 근접하여 보호 소자를 접속함으로써, 정전 에너지의 인가 직후에 방전할 수 있어, 보다 정전 파괴 전압의 향상에 기여할 수 있다.
제6으로, 스위치 회로 장치의 단자로부터 동작 영역으로의 경로 도중에 보호 소자를 접속함으로써, 가장 효과적으로 동작 영역의 정전 파괴에 약한 접합을 정전 파괴로부터 보호할 수 있다.
제7로, 보호 소자는 정전 에너지를 방전하는 면이 수평면이 되는 보호 다이오드와 다르고, 수직면이 되기 때문에, 칩 면적의 증대를 거의 초래하지 않고 이것을 집적화 할 수 있는 것이다.
제8로, 보호 소자(200)는 보호 소자의 단자가 되는 제1 n+형 영역(201) 및 제2 n+형 영역 중 적어도 어느 한쪽의 고농도 영역의 폭을 5㎛ 이하로 함으로써, 절연 영역(203)에 제2 전류 경로 I2가 형성되고, 전자 전류, 홀 전류, 재결합 모두 넓은 범위로 분포하고, 그 만큼 전도도 변조 효율이 높아진다.
제9로, 제2 전류 경로 I2에 의해 전류가 넓은 범위에 걸쳐서 흐르기 때문에 온도가 저하하고, 그 만큼 캐리어의 이동도가 오르고 더욱 전류가 증가한다.
제10으로, 제2 전류 경로 I2에 의해 인가되는 정전기의 전압이 높아지면 높아질수록 전도도 변조 효율이 점점 더 오르고, 전류 경로가 크게 넓어지기 때문에, 전도도 변조 효과를 자동 조정할 수 있다.
제11로, 보호 소자의 한쪽 단자가 되는 고농도 영역의 폭을 5㎛ 이하로 함으로써, 제1 전류 경로 I1도 정전기의 전압이 높아지면 높아질수록 깊은 곳에 전류가 흐르게 되어, 제2 전류 경로 I2와 마찬가지로 전도도 변조 효과를 자동 조정할 수 있다.
제12로, 제2 전류 경로 I2가 될 수 있는 절연 영역(203)을 충분히 확보함으로써, 정전 파괴 전압을 20배 이상 향상시킬 수 있다.
제13으로, b 구조에서는 제1 n+형 영역(201)의 외측의 절연 영역(203) 폭 β를 10㎛ 이상 확보하면, 제2 전류 경로 I2를 보다 넓게 하여 전도도 변조 효율을 보다 상승시킬 수 있다. 구체적으로는 β를 25㎛ 확보하면 a 구조의 보호 소자에 비하여 적어도 약 10배의 전류를 흘릴 수 있다.
제14로, 칩 상의 배치에 의해서, 충분한 β나 δ, 또는 대향면 OS 간의 거리가 확보할 수 없는 경우에는 제1 n+형 영역(201)을 대향면 OS로부터 이격하는 방향으로 연장부(300)를 형성하고, 연장부(300)와 다른 구성 요소와의 사이에 폭(γ) 10㎛ 이상의 절연 영역(203)을 확보하고, 연장부(300)와 제2 n+형 영역(202) 간에 전도도 변조 효율이 높은 전자 전류 및 홀 전류의 경로가 되는 제3 전류 경로 I3을 형성한다.
이에 의해, 연장부(300) 및 제2 n+형 영역(202)과의 사이에 의해 큰 전류 경로를 확보할 수 있다. 장치의 깊이 방향에도 제3 전류 경로 I3이 형성되기 때문에, 깊이 방향의 전류도 증가한다.

Claims (35)

  1. 기판 위의 절연 영역과, 상기 기판에 형성한 채널 영역 표면에 접속하는 소스 전극, 게이트 전극 및 드레인 전극을 형성한 제1 및 제2 FET와, 상기 제1 및 제2 FET의 소스 전극 혹은 드레인 전극에 공통으로 접속하는 공통 입력 단자와, 상기 제1 및 제2 FET의 드레인 전극 혹은 소스 전극에 각각 접속하는 제1 및 제2 출력 단자와, 상기 제1 및 제2 FET의 게이트 전극 중 어느 하나에 각각 접속하는 제1 및 제2 제어 단자와, 상기 양 제어 단자와 상기 게이트 전극을 접속하는 접속 수단과, 상기 제1 및 제2 출력 단자와 각각 소스 전극 또는 드레인 전극을 접속하고, 드레인 전극 또는 소스 전극을 고주파 GND 단자와 접속하고, 게이트 전극을 각각 상기 제2 또는 제1 제어 단자와 접속한 제3 및 제4 FET로 이루어지는 스위치 회로 장치에 있어서,
    상기 제3 및 제4 FET 중 적어도 하나의 FET의 상기 게이트 전극과 소스 전극 간 또는 상기 게이트 전극과 드레인 전극 간에, 제1 고농도 불순물 영역과 제2 고농도 불순물 영역 간에 상기 절연 영역을 배치한 보호 소자를 병렬로 접속하고, 상기 게이트 전극과 소스 전극 간 또는 상기 게이트 전극과 드레인 전극 간에 외부로부터 인가되는 정전 에너지를 상기 보호 소자로 방전시켜, 상기 게이트 전극과 소스 전극 간 또는 상기 게이트 전극과 드레인 전극 간에 도달하는 정전 에너지를 상기 전극 간의 정전 파괴 전압을 넘지 않을 정도로 감쇠시키는 것을 특징으로 하는 스위치 회로 장치.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 보호 소자는 상기 적어도 하나의 출력 단자가 접속하는 본딩 패드 중 적어도 1변을 따라 배치되는 것을 특징으로 하는 스위치 회로 장치.
  5. 제1항에 있어서,
    상기 제1 고농도 불순물 영역은, 상기 적어도 하나의 제어 단자가 접속하는 본딩 패드 또는 본딩 패드에 접속하는 배선과 접속하는 것을 특징으로 하는 스위치 회로 장치.
  6. 제1항에 있어서,
    상기 제1 고농도 불순물 영역은, 상기 적어도 하나의 제어 단자가 접속하는 본딩 패드와 상기 적어도 하나의 FET의 상기 게이트 전극을 접속하는 저항의 일부인 것을 특징으로 하는 스위치 회로 장치.
  7. 제1항에 있어서,
    상기 제2 고농도 불순물 영역은, 상기 적어도 하나의 출력 단자가 접속하는 본딩 패드 또는 본딩 패드에 접속하는 배선과 접속하는 것을 특징으로 하는 스위치 회로 장치.
  8. 제1항에 있어서,
    상기 제2 고농도 불순물 영역은, 상기 적어도 하나의 출력 단자의 본딩 패드 또는 본딩 패드에 접속하는 배선의 주변, 또는 상기 본딩 패드 또는 상기 배선의 아래쪽에 형성된 제3 고농도 불순물 영역의 일부인 것을 특징으로 하는 스위치 회로 장치.
  9. 제1항에 있어서,
    상기 절연 영역은 기판에 형성된 불순물 주입 영역인 것을 특징으로 하는 스위치 회로 장치.
  10. 제1항에 있어서,
    상기 절연 영역은 반절연 기판의 일부인 것을 특징으로 하는 스위치 회로 장치.
  11. 삭제
  12. 제1항에 있어서,
    상기 보호 소자의 제1 및 제2 고농도 불순물 영역은 정전 에너지를 통과시킬 수 있는 거리로 이격하는 것을 특징으로 하는 스위치 회로 장치.
  13. 삭제
  14. 삭제
  15. 제1항에 있어서,
    상기 제1 및 제2 고농도 불순물 영역 중 적어도 한쪽은 금속 전극과 접속하고, 또한 상기 금속 전극은, 상기 각 단자가 접속하는 본딩 패드 또는 해당 본딩 패드에 접속하는 배선 중 적어도 하나와 접속하는 것을 하는 것을 특징으로 하는 스위치 회로 장치.
  16. 제15항에 있어서,
    상기 금속 전극은, 상기 제1 및 제2 고농도 불순물 영역 중 적어도 한쪽과 쇼트키 접합을 형성하는 것을 특징으로 하는 스위치 회로 장치.
  17. 삭제
  18. 제1항에 있어서,
    상기 FET는 MESFET, 접합형 FET 또는 HEMT인 것을 특징으로 하는 스위치 회로 장치.
  19. 제1항에 있어서,
    상기 보호 소자는,
    2개의 측면을 갖는 제1 고농도 불순물 영역과,
    상기 제1 고농도 불순물 영역의 1개의 측면에 대향 배치되고, 해당 제1 고농도 불순물 영역보다도 그 폭이 충분히 넓은 제2 고농도 불순물 영역과,
    상기 제1 및 제2 고농도 불순물 영역의 주위에 배치되는 절연 영역과,
    상기 제1 및 제2 고농도 불순물 영역의 대향면 간 및 해당 양 영역의 저면 부근 간의 상기 절연 영역에 형성되고, 전자 전류 및 홀 전류의 경로가 되는 제1 전류 경로와,
    상기 제2 고농도 불순물 영역으로부터, 상기 제1 및 제2 고농도 불순물 영역보다도 충분히 깊은 영역을 우회하여 상기 제1 고농도 불순물 영역의 다른 측면에 이르는 상기 절연 영역에 형성되고, 전자 전류 및 홀 전류의 경로가 되는 제2 전류 경로를 구비하는 것을 특징으로 하는 스위치 회로 장치.
  20. 제19항에 있어서,
    상기 제1 고농도 불순물 영역에 연장부를 형성하고, 해당 연장부와 상기 제2 고농도 불순물 영역 간의 상기 절연 영역에, 전자 전류 및 홀 전류의 경로가 되는 제3 전류 경로를 형성하는 것을 특징으로 하는 스위치 회로 장치.
  21. 제1항에 있어서,
    상기 보호 소자는,
    2개의 측면을 갖는 제1 고농도 불순물 영역과,
    2개의 측면을 갖고, 상기 제1 고농도 불순물 영역과 동등한 폭으로 해당 영역과 서로 하나의 측면을 대향 배치한 제2 고농도 불순물 영역과,
    상기 제1 및 제2 고농도 불순물 영역 주위에 배치되는 절연 영역과,
    상기 제1 및 제2 고농도 불순물 영역의 대향면 간 및 해당 양 영역의 저면 부근 간의 상기 절연 영역에 형성되고, 전자 전류 및 홀 전류의 경로가 되는 제1 전류 경로와,
    상기 제2 고농도 불순물 영역의 다른 측면으로부터, 상기 제1 및 제2 고농도 불순물 영역보다도 충분히 깊은 영역을 우회하여 상기 제1 고농도 불순물 영역의 다른 측면에 이르는 상기 절연 영역에 형성되고, 전자 전류 및 홀 전류의 경로가 되는 제2 전류 경로를 구비하는 것을 특징으로 하는 스위치 회로 장치.
  22. 제21항에 있어서,
    상기 제1 고농도 불순물 영역에 연장부를 형성하고, 해당 연장부와 상기 제2 고농도 불순물 영역 간의 상기 절연 영역에, 전자 전류 및 홀 전류의 경로가 되는 제3 전류 경로를 형성하는 것을 특징으로 하는 스위치 회로 장치.
  23. 제21항에 있어서,
    상기 제2 고농도 불순물 영역에 연장부를 형성하고, 해당 연장부와 상기 제1 고농도 불순물 영역 간의 상기 절연 영역에, 전자 전류 및 홀 전류의 경로가 되는 제3 전류 경로를 형성하는 것을 특징으로 하는 스위치 회로 장치.
  24. 제19항 또는 제21항에 있어서,
    상기 제1 고농도 불순물 영역은 0.1㎛ 이상 5㎛ 이하의 폭인 것을 특징으로 하는 스위치 회로 장치.
  25. 제19항 또는 제21항에 있어서,
    상기 제2 전류 경로는 상기 제1 전류 경로보다도 높은 전도도 변조 효율을 갖는 것을 특징으로 하는 스위치 회로 장치.
  26. 삭제
  27. 삭제
  28. 삭제
  29. 제19항 또는 제21항에 있어서,
    상기 제2 전류 경로는, 상기 정전기 에너지의 증가에 따라서 전류 경로가 넓어짐으로써 전도도 변조 효율이 향상하는 것을 특징으로 하는 스위치 회로 장치.
  30. 삭제
  31. 제20항, 제22항 및 제23항 중 어느 한 항에 있어서,
    상기 제3 전류 경로는 상기 제1 전류 경로보다도 높은 전도도 변조 효율을 갖는 것을 특징으로 하는 스위치 회로 장치.
  32. 삭제
  33. 제20항, 제22항 및 제23항 중 어느 한 항에 있어서,
    상기 제3 전류 경로는 상기 정전기 에너지의 증가에 따라 전류 경로가 넓어짐으로써 전도도 변조 효율이 향상하는 것을 특징으로 하는 스위치 회로 장치.
  34. 삭제
  35. 삭제
KR1020030070730A 2002-10-17 2003-10-10 스위치 회로 장치 KR100676357B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2002303484A JP4236442B2 (ja) 2002-10-17 2002-10-17 スイッチ回路装置
JPJP-P-2002-00303484 2002-10-17
PCT/JP2003/011419 WO2004023555A1 (ja) 2002-09-09 2003-09-08 保護素子
WOPCT/JP03/11419 2003-09-08

Publications (2)

Publication Number Publication Date
KR20040034414A KR20040034414A (ko) 2004-04-28
KR100676357B1 true KR100676357B1 (ko) 2007-01-31

Family

ID=37333693

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030070730A KR100676357B1 (ko) 2002-10-17 2003-10-10 스위치 회로 장치

Country Status (1)

Country Link
KR (1) KR100676357B1 (ko)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
없음

Also Published As

Publication number Publication date
KR20040034414A (ko) 2004-04-28

Similar Documents

Publication Publication Date Title
CN100463228C (zh) 化合物半导体装置及其制造方法
CN1794584B (zh) 化合物半导体开关电路装置
KR101164082B1 (ko) 버티컬 과도전압억제기(ｔｖｓ)와 ｅｍｉ필터의 회로 설계와 제조방법
CN105190887B (zh) 紧凑型静电放电(esd)保护结构
KR100582624B1 (ko) 반도체 장치
CN1794583B (zh) 化合物半导体开关电路装置
KR100701139B1 (ko) 반도체 장치
EP1416537B1 (en) Switching circuit device
CN100527418C (zh) 半导体装置
KR100676803B1 (ko) 반도체 장치
US7339210B2 (en) Compound semiconductor switching circuit device
KR100589094B1 (ko) 반도체 장치
KR100685359B1 (ko) 보호 소자
CN100505260C (zh) 保护元件及使用保护元件的半导体装置
KR100676357B1 (ko) 스위치 회로 장치
JP3932665B2 (ja) 半導体装置
JP2004134588A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111228

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20121227

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee