KR100582624B1 - 반도체 장치 - Google Patents

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KR100582624B1
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산요덴키가부시키가이샤
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Abstract

마이크로파 FET에서는, 내재하는 쇼트키 접합 용량 또는 pn 접합 용량이 작고, 이들 접합이 정전기에 약하다. 그러나, 마이크로파 디바이스에서는, 보호 다이오드를 접속함에 따른 기생 용량의 증가가 고주파 특성의 열화를 초래하여, 그 방법을 취할 수 없는 문제가 있었다. 게이트 전극 패드로부터 동작 영역 상의 게이트 전극에 이르는 경로를 2개 병렬로 설치하며, 1개는 소스 전극 패드 부근을 통과하고, 다른 1개는 드레인 전극 패드 부근을 통과하며, 각각 근접한 부분에 상기 보호 소자를, 게이트 전극-소스 전극 사이, 게이트 전극-드레인 전극 사이에 접속함으로써, FET의 정전 파괴 전압을 100V 정도로부터 700V로 향상시킬 수 있다.
소스 전극, 게이트 전극, 드레인 전극, 보호 소자, 전극 패드

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 본 발명을 설명하기 위한 회로 개요도.
도 2는 본 발명을 설명하기 위한 개략도.
도 3은 본 발명을 설명하기 위한 단면도.
도 4는 본 발명을 설명하기 위한 단면도.
도 5는 본 발명을 설명하기 위한 단면도.
도 6은 본 발명을 설명하기 위한 평면도.
도 7은 본 발명을 설명하기 위한 단면도.
도 8은 본 발명을 설명하기 위한 특성도.
도 9는 본 발명의 디바이스 시뮬레이션의 단면 모델도.
도 10은 본 발명의 전자 전류 밀도 분포도.
도 11은 본 발명의 홀 전류 밀도 분포도.
도 12는 본 발명의 재결합 밀도 분포도.
도 13은 본 발명의 (A) a 구조의 전류 경로 개요도, (B) b 구조의 전류 경로 개요도.
도 14는 본 발명의 전류-전압 특성도.
도 15는 본 발명의 시뮬레이션 결과를 도시하는 도면.
16은 본 발명의 (A) 시뮬레이션 결과, (B) 시뮬레이션 결과, (C) b 구조의 전류 경로 개요도.
도 17은 본 발명의 시뮬레이션 결과를 도시하는 도면.
도 18은 본 발명의 (A) 평면 개요도, (B) 시뮬레이션 결과를 도시하는 도면.
도 19는 본 발명의 (A) 단면 개요도, (B) 시뮬레이션 결과를 도시하는 도면.
도 20은 본 발명의 (A) 평면 개요도, (B) 시뮬레이션 결과를 도시하는 도면.
도 21은 본 발명의 c 구조의 전류 경로 개요도.
도 22는 본 발명의 평면 개요도.
도 23은 종래예를 설명하기 위한 등가 회로도.
도 24는 종래예를 설명하기 위한 평면도.
도 25는 종래예를 설명하기 위한 특성도.
<도면의 주요 부분에 대한 부호의 설명>
12 : 동작 영역
13 : 소스 전극
15 : 드레인 전극
17 : 게이트 전극
20 : 게이트 금속층
30 : 패드 금속층
100 : 피보호 소자
101 : 기판
102 : 동작층
103 : 소스 영역
104 : 드레인 영역
105 : 게이트 전극
106 : 소스 전극
107 : 드레인 전극
112 : 동작 영역
115 : 다이오드
116 : 소스 전극
117 : 드레인 전극
120 : 게이트 금속층
125 : 절연화층
130 : 패드 금속층
150 : 주변 n+형 영역
200 : 보호 소자
201 : 제1 n+형 영역
202 : 제2 n+형 영역
203 : 절연 영역
203a : 반절연 영역
203b : 절연화 영역
204 : 금속 전극
205 : 절연막
206 : 금속층
300 : 연장부
300a : 연장부
300b : 연장부
S : 소스 전극
D : 드레인 전극
G : 게이트 전극
IN : 공통 입력 단자
Ctl-1 : 제어 단자
Ctl-2 : 제어 단자
OUT1 : 출력 단자
OUT2 : 출력 단자
I : 공통 입력 단자 패드
C1 : 제어 단자 패드
C2 : 제어 단자 패드
O1 : 출력 단자 패드
O2 : 출력 단자 패드
CN : n형 불순물 영역
OS : 대향면
α1 : 제1 n+형 영역 폭
α2 : 제2 n+형 영역 폭
β : 절연 영역 폭
γ : 절연 영역 폭
δ : 절연 영역 깊이
I1 : 제1 전류 경로
I2 : 제2 전류 경로
I3 : 제3 전류 경로
본 발명은, 반도체 장치에 관한 것으로, 특히 정전 파괴 전압을 대폭 향상시킨 반도체 장치에 관한 것이다.
위성 방송 수신기의 출현으로 비롯된 일반 민간용 마이크로파 기기 시장은, 휴대 전화의 세계적인 보급으로 규모가 일거에 확대되어, 지금 새롭게, 무선 브로드밴드 용도의 시장이 본격적으로 시작될려고 하고 있다. 이들 시장에는, 마이크로파용에 적합한 갈륨비소(GaAs) 디바이스, 종래의 Si 디바이스를 미세화, 입체 구 조화하여 저기생용량화, 저기생저항화를 도모한 Si 마이크로파 디바이스가 주로 사용되고 있다.
도 23은 화합물 반도체 스위치 회로 장치를 도시하는 회로도이다. 제1 FET1과 제2 FET2의 소스 전극(혹은 드레인 전극)이 공통 입력 단자 IN에 접속되며, FET1 및 FET2의 게이트 전극이 각각 저항 R1, R2를 통해 제1과 제2 제어 단자 Ctl-1, Ctl-2에 접속되고, 그리고 FET1 및 FET2의 드레인 전극(혹은 소스 전극)이 제1과 제2 출력 단자 OUT1, OUT2에 접속된 것이다. 제1과 제2 제어 단자 Ctl-1, Ctl-2에 인가되는 제어 신호는 상보 신호로서, H 레벨의 신호가 인가된 측의 FET가 ON하여, 공통 입력 단자 IN에 인가된 입력 신호를 어느 한쪽의 출력 단자에 전달하도록 되어 있다. 저항 R1, R2는, 각각 10KΩ의 저항값을 갖고, 교류 접지로 되는 제어 단자 Ctl-1, Ctl-2의 직류 전위에 대하여 게이트 전극을 통해 고주파 신호가 누출되는 것을 방지할 목적으로 배치되어 있다.
도 24는 이 화합물 반도체 스위치 회로 장치를 집적화한 화합물 반도체 칩의 일례를 도시하고 있다.
GaAs 기판에 스위치를 행하는 FET1 및 FET2를 중앙부에 배치하고, 각 FET의 게이트 전극에 저항 R1, R2가 접속되어 있다. 또한 공통 입력 단자 IN, 출력 단자 OUT1, OUT2, 제어 단자 Ctl-1, Ctl-2에 대응하는 패드가 기판의 주변에 설치되어 있다. 또한, 점선으로 나타낸 제2층째의 배선은 각 FET의 게이트 전극 형성 시에 동시에 형성되는 게이트 금속층(Ti/Pt/Au)(20)이고, 실선으로 나타낸 제3층째의 배선은 각 소자의 접속 및 패드의 형성을 행하는 패드 금속층(Ti/Pt/Au)(30)이다. 제1층째의 기판에 오믹으로 접촉하는 오믹 금속층(AtlGe/Ni/Au)은 각 FET의 소스 전극, 드레인 전극 및 각 저항 양단의 추출 전극을 형성하는 것으로, 도 11에서는 패드 금속층과 중첩되기 때문에 도시되어 있지 않다.
도 24에 도시한 FET1은 일점쇄선으로 둘러싸인 장방형의 동작 영역(12)에 형성된다. 하측으로부터 신장되는 빗살 무늬 형상의 3개의 제3층째의 패드 금속층(30)이 출력 단자 OUT1에 접속되는 소스 전극(13)(혹은 드레인 전극)이고, 이 아래에 제1층째 오믹 금속층(10)으로 형성되는 소스 전극(14)(혹은 드레인 전극)이 있다. 또한 상측으로부터 신장되는 빗살 무늬 형상의 3개의 제3층째의 패드 금속층(30)이 공통 입력 단자 IN에 접속되는 드레인 전극(15)(혹은 소스 전극)이고, 이 아래에 제1층째의 오믹 금속층으로 형성되는 드레인 전극(14)(혹은 소스 전극)이 있다. 이 양 전극은 빗살 무늬를 맞물리게 한 형상으로 배치되며, 그 사이에 제2층째의 게이트 금속층(20)으로 형성되는 게이트 전극(17)이 동작 영역(12) 상에 5개의 빗살 무늬 형상으로 배치되어 있다. 또한, 상측으로부터 신장되는 한가운데의 빗살 무늬의 드레인 전극(15)(혹은 소스 전극)은 FET1과 FET2에서 공용하고 있으며, 또한 소형화에 기여하고 있다. 여기서, 게이트 폭이 600㎛라는 의미는 각 FET의 빗살 무늬 형상의 게이트 전극(17)의 게이트 폭의 총합이 각각 600㎛인 것을 의미한다.
상술한 바와 같이, 종래의 스위치 회로 장치에서는, 특별히 정전 파괴를 보호하는 대응이 이루어져 있지 않다(예를 들면, 일본 특원2000-141387호 명세서).
도 25에, 도 24에 도시한 스위치 회로 장치의 정전 파괴 전압을 측정한 결과를 도시한다. 여기서, 정전 파괴 전압의 측정은 이하의 조건에 의해 행한 것이다. 220pF의 시험용 용량의 양단에 시험용 전압을 인가하고, 시험용 용량에 전하를 축적한 후, 전압 인가를 위한 배선을 차단한다. 그 후, 시험용 용량에 축적된 전하를 피시험 소자(FET)의 양단에 저항 성분 및 인덕터 성분을 부가하지 않은 상태에서 방전하고, 그 후 FET가 파괴되지 않았는지의 여부를 측정한다. 파괴되어 있지 않으면 인가 전압을 10V씩 올려 시험을 반복하고, FET가 파괴에 이르는 최초의 인가 전압을 정전 파괴 전압으로서 측정한 것이다.
이 도면으로부터도 명백해지는 바와 같이, 종래에는 정전 파괴 전압 향상을 위한 대책을 실시하고 있지 않기 때문에, 특별히 제어 신호가 인가되는 공통 입력 단자 IN-제어 단자 Ctl-1 사이, 공통 입력 단자 IN-제어 단자 Ctl-2 사이의 정전 파괴 전압이 모두 140V밖에 없어 가장 낮다.
또한, 정전 파괴 전압은 어떤 단자간의 값인지에 따라 변동이 있다. 이 정전 파괴 전압을 결정하는 상세한 메카니즘은 불분명하지만, 스위치 회로 장치에서는, 가장 낮은 정전 파괴 전압을 나타내는 2단자간의 값은, 일반적으로는, 상술한 바와 같이 100V 정도 이하이므로, 취급에 세심한 주의가 필요하였다. 즉, 가장 낮은 정전 파괴 전압으로 되는 단자간의 값이 그 소자 전체의 정전 파괴 전압에 지배적으로 되기 때문에, 이 단자간의 정전 파괴 전압을 향상시키는 것이 과제였다.
또한, 이 예에 한정되지 않고, 이들 마이크로파 통신용 디바이스는, 다른 음향용, 영상용, 전원용 디바이스와 달리, 이들 디바이스에 내재하는 쇼트키 접합 또 는 pn 접합 용량이 작아, 이들 접합이 정전기에 약하다고 하는 문제가 있었다.
일반적으로 정전기로부터 디바이스를 보호하기 위해서는, 디바이스에 내재하는, 정전 파괴되기 쉬운, pn 접합, 쇼트키 접합의 양단에, 정전 파괴 보호 다이오드를 병렬로 접속하는 방법이 생각된다. 그러나, 마이크로파 디바이스에서는, 보호 다이오드를 접속함에 따른 기생 용량의 증가가, 고주파 특성의 열화를 초래하여, 그 방법을 취할 수 없었다.
본 발명은 상술한 다양한 사정을 감안하여 이루어진 것으로, 제1로서, 기판 상에 복수의 전극을 갖는 동작 영역과, 상기 전극과 접속하는 복수의 전극 패드를 갖는 소자와, 1개의 상기 전극 패드로부터 복수의 경로로 연장되어 상기 동작 영역 상의 1개의 전극에 접속하는 접속 수단과, 제1 고농도 영역과 제2 고농도 영역과의 사이에 절연 영역을 배치한 복수의 보호 소자를 구비하며, 상기 각 경로 도중에서 상기 1개의 전극과 다른 상기 전극 사이에, 각각 적어도 1개씩 상기 보호 소자를 접속하여 해당 양 전극 사이의 정전 파괴 전압을 상기 보호 소자를 접속하기 전과 비교하여 20V 이상 향상시킴으로써 해결하는 것이다.
제2로서, 기판 상의 동작 영역 표면에 접속하는 게이트 전극, 소스 전극 및 드레인 전극과, 상기 각 전극과 접속하는 복수의 전극 패드를 갖는 소자와, 1개의 상기 전극 패드로부터 복수의 경로로 연장되어 상기 동작 영역에 접속하는 접속 수단과, 제1 고농도 영역과 제2 고농도 영역 사이에 절연 영역을 배치한 복수의 보호 소자를 구비하고, 상기 각 경로 도중에서 상기 1개의 전극과 다른 상기 전극 사이 에, 각각 적어도 1개씩 상기 보호 소자를 접속하여 해당 양 전극 사이의 정전 파괴 전압을 상기 보호 소자를 접속하기 전과 비교하여 20V 이상 향상시킴으로써 해결하는 것이다.
또한, 상기 복수의 보호 소자는, 상기 소자의 다른 전극과 접속하는 전극 패드와 각각 근접하여 배치하는 것을 특징으로 하는 것이다.
또한, 상기 제1 및 제2 고농도 영역의 적어도 한쪽은 금속 전극과 접속하고, 상기 금속 전극은 상기 소자의 전극과 접속하는 전극 패드 또는 해당 전극 패드에 접속하는 배선의 일부인 것을 특징으로 하는 것이다.
또한, 복수의 상기 제1 고농도 영역은 상기 접속 수단과 접속하는 것을 특징으로 하는 것이다.
또한, 복수의 상기 제2 고농도 불순물 영역은, 각각 상기 다른 전극과 접속하는 전극 패드의 주변에 형성된 제3 고농도 영역의 일부인 것을 특징으로 하는 것이다.
또한, 적어도 하나의 상기 접속 수단의 일부는 저항인 것을 특징으로 하는 것이다.
또한, 복수의 상기 제1 고농도 영역은 상기 접속 수단의 일부인 것을 특징으로 하는 것이다.
제3으로서, 기판 상의 동작 영역 표면에 접속하는 소스 전극, 게이트 전극 및 드레인 전극 및 각 전극에 접속하는 전극 패드를 설치한 제1 및 제2 FET를 형성하고, 양 FET에 공통의 소스 전극 혹은 드레인 전극에 접속하는 단자를 공통 입력 단자로 하며, 양 FET의 드레인 전극 혹은 소스 전극에 접속하는 단자를 각각 제1 및 제2 출력 단자로 하고, 양 FET의 게이트 전극 중 어느 하나에 접속하는 단자를 각각 제1 및 제2 제어 단자로 하며, 상기 양 제어 단자에 제어 신호를 인가하여, 상기 양 제어 단자와 상기 게이트 전극을 접속하는 접속 수단인 저항을 통해 어느 한쪽의 FET를 도통시켜 상기 공통 입력 단자와 상기 제1 및 제2 출력 단자 중 어느 한쪽과 신호 경로를 형성하는 스위치 회로 장치와, 적어도 1개의 상기 제어 단자와 접속하는 전극 패드로부터 복수의 경로로 연장되어 상기 동작 영역 상의 상기 게이트 전극에 접속하는 접속 수단과, 제1 고농도 영역과 제2 고농도 영역 사이에 절연 영역을 배치한 복수의 보호 소자를 구비하며, 상기 복수의 각 경로 도중에서 각각 적어도 1개씩 상기 보호 소자를, 게이트 전극-소스 전극 사이, 또는 게이트 전극-드레인 전극 사이, 또는 그 양방에 접속하여, 해당 양 전극 사이의 정전 파괴 전압을 상기 보호 소자를 접속하기 전과 비교하여 20V 이상 향상시킴으로써 해결하는 것이다.
또한, 상기 복수의 보호 소자는, 상기 공통 입력 단자와 접속하는 전극 패드 및 상기 제1 또는 제2 출력 단자와 접속하는 전극 패드와 각각 근접하여 배치하는 것을 특징으로 하는 것이다.
또한, 상기 제1 및 제2 고농도 영역의 적어도 한쪽은 금속 전극과 접속하고, 상기 금속 전극은 상기 스위치 회로 장치의 단자와 접속하는 전극 패드 또는 해당 전극 패드에 접속하는 배선의 일부인 것을 특징으로 하는 것이다.
또한, 복수의 상기 제1 고농도 영역은 상기 접속 수단과 접속하는 것을 특징 으로 하는 것이다.
또한, 복수의 상기 제2 고농도 불순물 영역은, 각각 상기 공통 입력 단자와 접속하는 전극 패드 및 제1 또는 제2 출력 단자와 접속하는 전극 패드의 주변에 형성된 제3 고농도 영역의 일부인 것을 특징으로 하는 것이다.
또한, 상기 접속 수단의 일부는 저항인 것을 특징으로 하는 것이다.
또한, 복수의 상기 제1 고농도 영역은 상기 접속 수단의 일부인 것을 특징으로 하는 것이다.
또한, 상기 제1 고농도 불순물 영역은 2개의 측면을 갖고, 상기 제2 고농도 불순물 영역은, 상기 제1 고농도 불순물 영역의 1개의 측면에 대향 배치되어 해당 제1 고농도 불순물 영역보다 그 폭이 충분히 넓으며, 상기 절연 영역은 상기 제1 및 제2 고농도 불순물 영역의 주위에 배치되고, 상기 보호 소자는, 상기 제1 및 제2 고농도 불순물 영역의 대향면 사이 및 해당 양 영역의 저면 부근 사이의 상기 절연 영역에 형성되며, 전자 전류 및 홀 전류의 경로가 되는 제1 전류 경로와, 상기 제2 고농도 불순물 영역으로부터, 상기 제1 및 제2 고농도 불순물 영역보다 충분히 깊은 영역을 우회하여 상기 제1 고농도 불순물 영역의 다른 측면에 이르는 상기 절연 영역에 형성되며, 전자 전류 및 홀 전류의 경로가 되는 제2 전류 경로를 구비하는 것을 특징으로 하는 것이다.
또한, 상기 제1 고농도 불순물 영역에 연장부를 형성하고, 해당 연장부와 상기 제2 고농도 불순물 영역 사이의 상기 절연 영역에, 전자 전류 및 홀 전류의 경로가 되는 제3 전류 경로를 형성하는 것을 특징으로 하는 것이다.
또한, 상기 제1 고농도 불순물 영역은 2개의 측면을 갖고, 상기 제2 고농도 불순물 영역은 2개의 측면을 가지며, 상기 제1 고농도 불순물 영역과 동등한 폭으로 해당 영역과 상호 1개의 측면을 대향 배치하고, 상기 절연 영역은, 상기 제1 및 제2 고농도 불순물 영역의 주위에 배치되며, 상기 보호 소자는, 상기 제1 및 제2 고농도 불순물 영역의 대향면 사이 및 해당 양 영역의 저면 부근 사이의 상기 절연 영역에 형성되고, 전자 전류 및 홀 전류의 경로가 되는 제1 전류 경로와, 상기 제2 고농도 불순물 영역의 다른 측면으로부터, 상기 제1 및 제2 고농도 불순물 영역보다 충분히 깊은 영역을 우회하여 상기 제1 고농도 불순물 영역의 다른 측면에 이르는 상기 절연 영역에 형성되며, 전자 전류 및 홀 전류의 경로가 되는 제2 전류 경로를 구비하는 것을 특징으로 하는 것이다.
또한, 상기 제1 고농도 불순물 영역에 연장부를 형성하고, 해당 연장부와 상기 제2 고농도 불순물 영역 사이의 상기 절연 영역에, 전자 전류 및 홀 전류의 경로가 되는 제3 전류 경로를 형성하는 것을 특징으로 하는 것이다.
또한, 상기 제2 고농도 불순물 영역에 연장부를 형성하고, 해당 연장부와 상기 제1 고농도 불순물 영역 사이의 상기 절연 영역에, 전자 전류 및 홀 전류의 경로가 되는 제3 전류 경로를 형성하는 것을 특징으로 하는 것이다.
또한, 상기 제1 고농도 불순물 영역은 5㎛ 이하의 폭인 것을 특징으로 하는 것이다.
또한, 상기 제2 전류 경로는, 상기 제1 전류 경로보다 훨씬 높은 전도도 변조 효율을 갖는 것을 특징으로 하는 것이다.
또한, 상기 제2 전류 경로를 통과하는 전류값은, 상기 제1 전류 경로를 통과하는 전류값과 동등 이상인 것을 특징으로 하는 것이다.
또한, 제2 전류 경로는, 상기 제1 고농도 불순물 영역의 상기 다른 측면으로부터 10㎛ 이상의 폭을 확보하여 형성되는 것을 특징으로 하는 것이다.
또한, 상기 제2 전류 경로는, 상기 제1 및 제2 고농도 불순물 영역 바닥부로부터 깊이 방향으로 20㎛ 이상의 폭을 확보하여 형성되는 것을 특징으로 하는 것이다.
또한, 상기 제2 전류 경로는, 상기 정전기 에너지의 증가에 따라 전류 경로가 크게 넓어짐으로써 전도도 변조 효율이 향상되는 것을 특징으로 하는 것이다.
또한, 상기 제1 고농도 불순물 영역과 제2 고농도 불순물 영역 사이의 용량이 40fF 이하이고, 상기 제1 및 제2 고농도 불순물 영역을 접속함으로써, 접속 전과 비교하여 정전 파괴 전압이 10배 이상 향상되는 것을 특징으로 하는 것이다.
또한, 상기 제3 전류 경로는, 상기 제1 전류 경로보다 훨씬 높은 전도도 변조 효율을 갖는 것을 특징으로 하는 것이다.
또한, 상기 제3 전류 경로는, 상기 연장부의 측면으로부터 10㎛ 이상의 폭을 확보하여 형성되는 것을 특징으로 하는 것이다.
또한, 상기 제3 전류 경로는, 상기 정전기 에너지의 증가에 따라 전류 경로가 크게 넓어짐으로써 전도도 변조 효율이 향상되는 것을 특징으로 하는 것이다.
또한, 상기 절연 영역은, 상기 제1 및 제2 고농도 불순물 영역 주위에 접촉하여 배치되며, 상기 제1 및 제2 고농도 불순물 영역의 적어도 한쪽에서, 상기 양 고농도 불순물 영역이 대향하는 면과 반대측의 상기 절연 영역을 10㎛ 이상 확보하는 것을 특징으로 하는 것이다.
또한, 상기 절연 영역은, 상기 제1 및 제2 고농도 불순물 영역의 주위에 접촉하여 배치되며, 상기 제1 및 제2 고농도 불순물 영역이 대향하는 면의 연장 방향으로 상기 절연 영역을 10㎛ 이상 확보하는 것을 특징으로 하는 것이다.
<실시예>
도 1 내지 도 22를 이용하여, 본 발명의 실시예를 상세히 설명한다.
도 1은 피보호 소자가 되는 화합물 반도체 스위치 회로 장치(100)를 도시하는 회로도이다. 제1 FET1과 제2 FET2의 소스 전극(혹은 드레인 전극)이 공통 입력 단자 IN에 접속되며, FET1 및 FET2의 게이트 전극이 각각 저항 R1, R2를 통해 제1과 제2 제어 단자 Ctl-1, Ctl-2에 접속되고, 그리고 FET1 및 FET2의 드레인 전극(혹은 소스 전극)이 제1과 제2 출력 단자 OUT1, OUT2에 접속된 것이다. 제1과 제2 제어 단자 Ctl-1, Ctl-2에 인가되는 제어 신호는 상보 신호로서, H 레벨의 신호가 인가된 측의 FET가 ON하여, 공통 입력 단자 IN에 인가된 입력 신호를 어느 한쪽의 출력 단자에 전달하도록 되어 있다.
저항 R1, R2는, 교류 접지가 되는 제어 단자 Ctl-1, Ctl-2의 직류 전위에 대하여 게이트 전극을 통해 고주파 신호가 누출되는 것을 방지할 목적으로 배치되어 있다. 또한, 후술하지만 각 저항 R1, R2는 제어 단자 Ctl-1, Ctl-2로부터 복수의 경로로 연장되어, FET1 및 FET2의 게이트 전극에 접속된다. 본 실시예에서는, 예를 들면 그 경로를 2개로 하고, 제어 단자 Ctl-1로부터 저항 R1-1, R1-2가 연장되 어 FET1의 게이트 전극에 접속하며, 제어 단자 Ctl-2로부터 저항 R2-1, R2-2가 연장되어 FET2의 게이트 전극에 접속한다.
도 1의 (a)에 도시한 회로는, 도 10에 도시한 GaAs FET를 이용한 SPDT(Single Pole Double Throw)로 불리는 화합물 반도체 스위치 회로 장치의 2개의 FET의 게이트-소스 전극 및 게이트-드레인 전극 사이에 보호 소자(200)를 접속한 것이다. 제어 단자 Ctl-1은, FET1의 게이트 전극에 접속하고, 제어 단자 Ctl-2는 FET2의 게이트 전극에 접속하고 있으며, Ctl-1과 IN 사이, 및 Ctl-2와 IN 사이, Ctl-1과 OUT1 사이 및 Ctl-2와 OUT2 사이에, 각각 보호 소자(200)가 접속되어 있다.
도 1의 (b)는 도 1의 (a)에서 FET의 부분을 내부 등가 회로로 치환한 도면이다. GaAsMESFET(100)에서, 정전 파괴 전압을 생각할 때는 게이트 쇼트키 접합은 역 바이어스 상태이다. 즉, 그 때의 등가 회로는 게이트 전극 G-소스 전극 S 사이 및 게이트 전극 G-드레인 전극 D 사이에, 쇼트키 배리어 다이오드(115)가 접속된 회로로 된다.
정전 파괴로부터의 보호는, 약한 접합인 게이트 전극(105)의 쇼트키 접합에 걸리는 정전 에너지를 경감하면 된다. 따라서, 본 실시예에서는, MESFET(100)의 2전극 사이에 상기한 보호 소자(200)를 접속하고, 대응하는 2전극 사이로부터 인가되는 정전 에너지에 대하여, 그것을 일부 방전하기 위한 바이패스로 되는 경로를 설치함으로써, 정전 파괴로부터 약한 접합을 보호하게 되었다.
여기서 보호 소자(200)에 대하여 도 2를 이용하여 설명한다.
도 2는 보호 소자를 도시하는 개요도이다.
본 명세서에서의 보호 소자(200)란, 도면과 같이, 근접하는 제1 고농도 불순물 영역(201)과 제2 고농도 불순물 영역(202)의 2단자 사이에 절연 영역(203)을 배치한 소자이다. 제1 및 제2 고농도 불순물 영역(201, 202)은, 기판(101)에 대한 이온 주입 및 확산에 의해 형성된다. 본 명세서에서는, 이후 이들 고농도 불순물 영역을, 제1 n+형 영역(201), 제2 n+형 영역(202)으로서 설명한다. 제1 및 제2 n+형 영역(201, 202)은, 정전 에너지를 통과시킬 수 있는 거리, 예를 들면 4㎛ 정도 이격하여 형성되고, 그 불순물 농도는 모두 1×1017cm-3 이상이다. 또한, 제1 및 제2 n+형 영역(201, 202) 사이에는 절연 영역(203)이 접촉하여 배치된다. 여기서, 절연 영역(203)이란, 전기적으로 완전한 절연이 아니라, 반절연성 기판의 일부, 또는 기판(101)에 불순물을 이온 주입하여 절연화한 절연화 영역이다. 또한, 절연 영역(203)의 불순물 농도는, 1×1014cm-3 이하 정도, 저항율은 1×103Ωcm 이상이 바람직하다.
절연 영역(203)의 양단에 접촉하여 제1 및 제2 n+형 영역(201, 202)을 배치하고, 제1 및 제2 n+형 영역(201, 202)의 이격 거리를 4㎛ 정도로 하면, 제1 및 제2 n+형 영역(201, 202)이 각각 접속하는 피보호 소자의 2전극 사이에 외부로부터 인가되는 정전 에너지를, 절연 영역(203)을 개재하여 방전할 수 있다.
이 2개의 n+형 영역의 이격 거리 4㎛는, 정전 에너지를 통과하는 데 적당한 거리이며, 10㎛ 이상 이격하면 보호 소자간에서의 방전이 확실하지 않다. n+형 영역의 불순물 농도 및 절연 영역의 저항값도 마찬가지이다.
통상의 FET 동작에서는 정전기와 같이 높은 전압이 인가되지 않기 때문에, 4㎛의 절연 영역을 신호가 통과하지 않는다. 또한 마이크로파와 같은 고주파라도 마찬가지로 4㎛의 절연 영역을 신호가 통과하지 않는다. 따라서 통상의 동작에서는, 보호 소자는 특성에 아무런 영향을 미치게 하지 않기 때문에, 존재하지 않는 것과 동일하다. 그러나 정전기는 순간적으로 높은 전압이 인가되는 현상으로, 그 때에는 4㎛의 절연 영역을 정전 에너지가 통과하여, 제1 및 제2 n+형 영역간에서 방전한다. 또한 절연 영역의 두께가 10㎛ 이상으로 되면, 정전기에 있어서도 저항이 커서 방전되기 어렵게 된다.
이들, 제1 n+형 영역(201) 및 제2 n+형 영역(202)을, 피보호 소자(100)의 2개의 전극 사이에 접속한다. 제1 및 제2 n+형 영역(201, 202)은 그 상태 그대로 보호 소자(200)의 단자로 해도 되고, 또한 금속 전극(204)을 설치해도 된다.
도 3 및 도 4에 금속 전극(204)을 설치하는 경우를 도시한다. 이 금속 전극(204)은, 피보호 소자인 MESFET(100)의 전극과 접속하는 본딩 패드, 또는 본딩 패드에 접속하는 배선과 접속한다. 도 3은 제1 및 제2 n+형 영역(201, 202)과 쇼트 키 접합을 형성하는 금속 전극(204)이고, 도 4는 오믹 접합을 형성하는 금속 전극(204)이다. 여기서는 편의상, 쇼트키 접합의 금속 전극(204s), 오믹 접합의 금속 전극(204o)으로서 설명한다.
도 3의 (a)는, 금속 전극(204s)이, 제1 n+형 영역(201) 및/또는 제2 n+형 영역(202) 표면과 쇼트키 접합을 형성하는 것이다. 마스크 정합 정밀도 및 양 n+ 영역(201, 202)의 저항분을 고려하여, 절연 영역(203) 단부로부터 0.1㎛ 내지 5㎛ 이격하여, 제1, 제2 n+형 영역(201, 202) 표면에 형성된다. 5㎛ 이상 이격하면 저항분이 커져 정전기가 통과하기 어렵게 된다. 금속 전극(204s)은, 제1, 제2 n+형 영역(201, 202) 상에만 형성되어도 되고, 그 일부가, 반절연 기판(101)에 연장되어 기판 표면과 쇼트키 접합을 형성해도 된다.
또한, 도 3의 (b), (c)와 같이, 제1, 제2 n+형 영역(201, 202) 상에, 보호용 질화막 등의 절연막(205)을 개재하여 금속 전극(204s)을 형성해도 된다. 이 경우, 금속 전극(204s)은 반절연 기판(101) 상으로 연장되며, 기판(101)을 개재하여 제1, 제2 n+형 영역(201, 202)과 접속하게 된다. 또한 도 3의 (d)와 같이, 양 n+형 영역(201, 202) 상에는 금속층이 형성되지 않고, 그 외측의 반절연 기판(101)과 금속 전극(204s)이 쇼트키 접합을 형성하는 구조이어도 된다.
도 3의 (b), (c), (d)의 경우 모두, 금속 전극(204s)은 제1, 및/또는 제2 n+ 형 영역(201, 202)과는 직접 접속되지 않는다. 이와 같이 금속 전극(204s)은 제1 및/또는 제2 n+형 영역(201, 202) 단부로부터 0㎛ 내지 5㎛ 정도 외측에서 기판과 쇼트키 접합을 형성하는 구조이어도 된다. 즉, 도 3의 (b), (c), (d)와 같이 제1, 제2 n+형 영역(201, 202)과 금속 전극(204s)은 접할 필요는 없으며, 5㎛ 이내이면 반절연 기판을 개재하여 n+형 영역과 금속 전극(204s)은 충분한 접속을 확보할 수 있다.
한편 도 4에는 제1 및/또는 제2 n+형 영역과 오믹 접합을 형성하는 금속 전극(204o)을 도시한다.
금속 전극(204o)은, 상기 제1 및/또는 제2 n+형 영역(201, 202)과 오믹 접합을 형성해도 된다. 반절연 기판(101)과 금속 전극(204o)은 오믹 접합을 형성할 수 없기 때문에, 이 경우에는 인접하는 기판(101) 상으로 금속 전극(204o)이 연장되지 않는다. 금속 전극(204o)은, 피보호 소자의 본딩 패드(또는 본딩 패드에 접속하는 배선)(120)와 접속시키지만, 오믹 접합의 경우에는, 도면과 같이, 다른 금속층(206)을 개재하여 금속 전극(204o)과 패드(또는 배선)(120)와 접속시킨다.
오믹 접합쪽이 쇼트키 접합보다 저항분이 작아, 정전기를 통과시키기 쉽다. 그 의미에서는 오믹 접합쪽이 쇼트키 접합보다 정전 파괴로부터의 보호 효과는 크다.
그러나 오믹 접합은, 오믹 전극 금속(204o)이 깊게 기판 내부까지 확산되는 경우가 많고, 고농도층의 깊이 이상으로 오믹 전극 금속(204o)이 도달하면, 기판의 반절연 영역과 오믹 전극 금속(204o)이 접촉하게 되며, 이 때에는 반대로 보호 소자(200) 자체가 정전 파괴되기 쉬워진다.
예를 들면 제1 n+ 영역(201), 제2 n+ 영역(202) 모두 오믹 접합에 의한 금속이 설치되고, 오믹 접합끼리의 거리를 10㎛로 하며, 오믹 전극 금속(204o)이 n+ 영역(201, 202)의 깊이 이상으로 기판의 반절연 영역까지 확산된 것으로 하면, n+ 영역의 깊이보다 깊은 부분에서는 오믹 접합-절연 영역-오믹 접합의 구조가 생성되고, 이 구조는 정전 에너지에 약한 것을 알고 있기 때문에, 이 때 보호 소자 자체가 정전 파괴될 우려가 발생한다.
따라서 오믹 전극 금속(204o)이 이들 2개의 n+ 영역의 깊이 이상으로 기판의 반절연 영역까지 확산되는 경우에는, 쇼트키 접합이어야만 하고, 오믹 전극 금속(204o)이 n+ 영역의 깊이에까지 도달하지 않은 경우에는 오믹 접합쪽이 보호 효과가 크다.
또한, 도 4의 (b)와 같이, 보호 소자(200)의 2단자가 모두 동일한 금속 전극 구조일 필요는 없으며, 제1 및 제2 n+형 영역이, 각각 단독으로, 도 3 및 도 4의 (a)에 도시한 구조를 갖고 있어도 된다. 또한 한쪽의 단자는 금속 전극(204)을 갖고 다른쪽의 단자는 금속 전극(204)을 형성하지 않아도 되지만, 저항분을 작게 하 기 위해 가능한 한 형성한 쪽이 바람직하고, 그 만큼, 보호 효과가 증가된다.
또한, 이들 금속 전극(204)은, 본딩 패드의 일부 또는 본딩 패드에 접속하는 배선의 일부이어도 되고, 후에 상술하지만 이들을 이용함으로써, 보호 소자(200)를 접속함에 따른 칩 면적의 증대를 방지할 수 있다.
여기서, 도 5를 이용하여 FET(100)와 동일 기판에 집적화되는 보호 소자(200)의 종류에 대하여 설명한다. 상술한 FET(100)의 동작 영역(108)은, 이하의 구조의 어느 것이라도 된다. 도 5의 (a)로부터 도 5의 (d)의 각 도면에서, 좌측 도면이 FET의 동작 영역(108)이고, 우측 도면이 보호 소자(200)이다.
우선 도 5의 (a)와 같이, 반절연성 기판(101)에 이온 주입에 의해 예를 들면 n형의 동작층(102)을 형성하고, 그 양단에 n+형의 소스 영역(103) 및 드레인 영역(104)을 형성하여 동작 영역(108)으로 한다. 또한 소스 영역(103), 드레인 영역(104) 상에 오믹 전극으로서 소스 전극(106), 드레인 전극(107)을 형성하고, n형의 동작층(102)에 쇼트키 접합하는 게이트 전극(105)을 형성한 MESFET이다. 이 경우 보호 소자(200)의 2단자(201, 202)는, 동작 영역(108)의 소스 영역(103) 및 드레인 영역(104)과 동시에 형성하면 공정을 간소화할 수 있기 때문에 바람직하고, 반절연성 기판(101) 상에 4㎛ 이격하여 배치한다. 보호 소자는, 제1 n+형 영역(201)-반절연 영역(203a)-제2 n+형 영역(202)의 구조이다. 이 경우의 보호 소자(200)는 게이트 쇼트키 접합을 정전 파괴로부터 보호한다.
도 5의 (b)의 FET는, 반절연성 기판(101)에 이온 주입에 의해 예를 들면 n형 의 동작층(102)을 형성하고, 그 양단에 n+형의 소스 영역(103) 및 드레인 영역(104)을 형성하여 동작 영역(108)으로 한다. 소스 영역(103), 드레인 영역(104) 상에 오믹 전극으로서 소스 전극(106), 드레인 전극(107)을 형성하고, n형의 동작층(102) 내에 형성한 p+형의 게이트 영역(109)에 오믹 접합하는 게이트 전극(105)을 형성한 접합형 FET이다. 이 경우, 보호 소자(200)의 2단자(201, 202)는, 동작 영역(108)의 소스 영역(103) 및 드레인 영역(104)과 동시에 형성하면 공정을 간소화할 수 있기 때문에 바람직하고, 반절연성 기판(101) 상에 4㎛ 이격하여 배치한다. 보호 소자(200)는, 제1 n+형 영역(201)-반절연 영역(203a)-제2 n+형 영역(202)의 구조이다. 이 경우, 보호 소자는 게이트 pn 접합을 정전 파괴로부터 보호한다.
도 5의 (c)의 FET의 동작층(102)은, 반절연성 기판(101) 상에 예를 들면 n형 에피택셜층을 적층한 동작층(102)이고, 그 양측에 n+형 불순물을 주입하여 소스 영역(103) 및 드레인 영역(104)을 형성한다. 소스 영역(103), 드레인 영역(104) 상에 오믹 전극으로서 소스 전극(106), 드레인 전극(107)을 형성하고, n형의 동작층(102)에 쇼트키 접합하는 게이트 전극(105)을 형성한 MESFET이다. 인접하는 다른 소자와는 불순물 주입에 의한 절연화층(125)으로 분리한다. 이 경우, 동일 칩에 집적화되는 보호 소자(200) 표면도 n형 에피택셜층이기 때문에, 제1 및 제2 n+형 영역 사이는, 불순물 주입층에 의한 절연화 영역(203b)으로 한다. 양단자의 외 측도 절연을 위해 동일하게 불순물 주입에 의한 절연화층(125)으로 분리한다. 보호 소자의 절연화 영역(203b)과 소자 분리의 절연화층(125)은 동일 공정에 의해 형성하면 된다. 또한, 제1 및 제2 n+형 영역(201, 202)은 동작 영역(108)의 소스 및 드레인 영역과 동시에 형성하면 된다. 보호 소자는, 제1 n+형 영역(201)-절연 영역(203b)-제2 n+형 영역(202)의 구조이다. 이 경우, 보호 소자는 게이트 쇼트키 접합을 정전 파괴로부터 보호한다.
도시하지 않지만, 상기 n형 에피택셜의 동작층 내에 p+형의 게이트 영역을 형성하고, 거기에 오믹 접합하는 게이트 전극을 형성한 접합형 FET도, 도 5의 (b)와 마찬가지로 생각된다. 이 경우, 보호 소자는 게이트 pn 접합을 정전 파괴로부터 보호한다.
또한 도 5의 (d)와 같이, MESFET, 접합형 FET에 한정되지 않고, HEMT(High Electron Mobility Transistor)이어도 된다.
즉, 반절연성 기판(101)에, n++ AlGaAs층(101a), 비도핑 InGaAs층(101b), n++ AlGaAs층(101c)을 순차 적층한 구조이다. 복수의 층으로 이루어지는 동작층(102)의 양단에 형성된 n+형의 이온 주입에 의한 소스 영역(103) 및 드레인 영역(104) 상에, 오믹 전극으로서 소스 전극(106), 드레인 전극(107)을 형성하고, 동작층 표면에 쇼트키 접합하는 게이트 전극(105)을 형성한다. 인접하는 다른 소자와는 불순 물 주입에 의한 절연화층(125)에 의해 절연된다. 또한, 도 5의 (d)의 우측 도면과 같이, 동일 칩에 집적화되는 보호 소자(200) 표면도 마찬가지의 기판 구조이기 때문에, 보호 소자는, 소스 영역(103) 및 드레인 영역(104)과 동시에 형성한 제1 및 제2 n+형 영역 사이에 절연화 영역(203b)을 형성한 구조이다. 또한 양 단자의 외측도 절연을 위해 동일하게 불순물 주입에 의한 절연화층(125)으로 분리한다. 보호 소자의 절연화 영역(203b)과 소자 분리의 절연 영역(125)은 동일 공정으로 형성하면 된다. 또한, 제1 및 제2 n+형 영역은 동작 영역(108)의 소스 및 드레인 영역과 동시에 형성하면 된다. 이 경우, 보호 소자는 게이트 쇼트키 접합을 정전 파괴로부터 보호한다.
여기서, FET에서는 게이트 쇼트키 접합, 및 게이트 pn 접합이 가장 정전 파괴에 약하기 때문에, 게이트 전극 G-소스 전극 S 사이, 게이트 전극 G-드레인 전극 D 사이에 보호 소자를 접속하는 일례를 도시하였지만, 소스 전극 S-드레인 전극 D 사이에 보호 소자를 접속해도 된다.
도 6은 도 1에 도시한 스위치 회로 장치를 1칩에 집적화한 평면도를 도시한다.
GaAs 기판(101)에 스위치를 행하는 FET1 및 FET2를 중앙부에 배치하고, 각 FET의 게이트 전극(105)에 저항 R1, R2가 접속되어 있다. 저항 R1, R2는 제어 단자 Ctl-1, Ctl-2로부터 각각 2개의 경로로 연장되어, FET1, FET2의 동작 영역 상의 각 게이트 전극과 접속한다.
또한 공통 입력 단자 IN, 출력 단자 OUT1, OUT2, 제어 단자 Ctl-1, Ctl-2와 각각 접속하는 전극 패드 I, O1, O2, C1, C2가 기판의 주변에서 FET1 및 FET2의 주위에 각각 형성되어 있다. 또한, 점선으로 도시한 제2층째의 배선은 각 FET의 게이트 전극(105) 형성 시에 동시에 형성되는 게이트 금속층(Ti/Pt/Au)(120)이고, 실선으로 도시한 제3층째의 배선은 각 소자의 접속 및 패드의 형성을 행하는 패드 금속층(Ti/Pt/Au)(130)이다. 제1층째의 기판에 오믹으로 접촉하는 오믹 금속층(AtlGe/Ni/Au)은 각 FET의 소스 전극, 드레인 전극 및 각 저항 양 단의 추출 전극을 형성하는 것으로, 도 6에서는 패드 금속층과 중첩되기 때문에 도시되어 있지 않다.
도 6에 도시한 FET1 및 FET2는 일점쇄선으로 둘러싸인 동작 영역(112)에 형성된다. 하측으로부터 신장하는 빗살 무늬 형상의 4개의 제3층째의 패드 금속층(130)이 출력 단자 OUT1에 접속되는 소스 전극(116)(혹은 드레인 전극)이고, 이 아래에 제1층째 오믹 금속층으로 형성되는 소스 전극(106)(혹은 드레인 전극)이 있다. 또한 상측으로부터 신장하는 빗살 무늬 형상의 4개의 제3층째의 패드 금속층(130)이 공통 입력 단자 IN에 접속되는 드레인 전극(117)(혹은 소스 전극)이고, 이 아래에 제1층째의 오믹 금속층으로 형성되는 드레인 전극(106)(혹은 소스 전극)이 있다. 이 양 전극은 빗살 무늬를 맞물린 형상으로 배치되며, 그 사이에 제2층째의 게이트 금속층(120)으로 형성되는 게이트 전극(105)이 동작 영역(112) 상에 7개의 빗살 무늬 형상으로 배치되어 있다. 또한, 상측으로부터 신장하는 한가운데의 빗살 무늬의 드레인 전극(117)(혹은 소스 전극)은 FET1과 FET2에서 공용하고 있 으며, 또한 소형화에 기여하고 있다. 여기서, 게이트 폭이 600㎛라는 의미는 각 FET의 빗살 무늬 형상의 게이트 전극(105)의 게이트 폭의 총합이 각각 600㎛인 것을 말한다.
본 실시예에 따르면, 제어 단자 Ctl-1, Ctl-2와 접속하는 전극 패드 C1 및 C2로부터 각각 2개의 경로로 접속 수단이 연장되어, 동작 영역(112) 상의 게이트 전극(105)에 접속한다. 즉, 제어 단자 패드 C1로부터 저항 R1-1, R1-2가 연장되어 FET1의 게이트 전극(105)에 접속한다. 또한, 제어 단자 패드 C2로부터 저항 R2-1, R2-2가 연장되어 FET2의 게이트 전극(105)에 접속한다.
저항 R1 및 저항 R2는 기판에 형성된 n+형 불순물 확산 영역이다. 또한, 각각 R1-1, R1-2, R2-1, R2-2는 각각 20KΩ의 저항값을 갖고 있으며, R1-1과 R1-2의 병렬 접속에서 R1로서는 총 10KΩ이다. 마찬가지로 R2-1과 R2-2의 병렬 접속에서 R2로서는 총 10KΩ이다. 즉 종래예의 도 10에서의 R1, R2의 저항값과 동일하게 되도록 설계되어 있다.
본 실시예에서 n+형 불순물 확산 영역에서만 저항 R1 및 R2를 형성하여, 상기한 저항값을 실현하고자 하면, 각각의 저항의 길이가 너무 길어져 칩 상의 점유 면적이 커지게 된다. 그 때문에, 저항 R1, R2는 그 일부를 시트 저항이 높은 채널 영역의 n층과 동일 농도의 n형 불순물 영역 CN으로 형성한다. 그리고 그것을 제어 단자 패드 C1, C2와 동작 영역(112) 상의 게이트 전극과의 접속 수단으로 한다. 또한, 가능하면 모두를 n+형 불순물 확산 영역으로 접속해도 되고, 모두를 n형 불순 물 영역 CN으로 접속해도 된다.
도 7에는, 도 6의 스위치 회로 장치의 일부의 단면도 및 회로 개요도를 도시한다. 도 7의 (a)는 도 6의 A-A선 단면도로서 1조의 FET를 도시한다. 또한, 스위치 회로 장치의 스위치 동작을 행하는 FET1, FET2는 모두 마찬가지의 구성이다.
도 7의 (a)와 같이, 기판(101)에는 n형의 동작층(102)과 그 양측에 소스 영역(103) 및 드레인 영역(104)을 형성하는 n+형의 불순물 영역이 형성되고, 동작층(102)에는 게이트 전극(105)이 형성되며, 불순물 영역에는 제1층째의 오믹 금속층으로 형성되는 드레인 전극(107) 및 소스 전극(106)이 형성된다. 또한 상술한 바와 같이 3층째의 패드 금속층(130)으로 형성되는 드레인 전극(117) 및 소스 전극(116)이 형성되어, 각 소자의 배선 등을 행하고 있다.
MESFET에서는, 게이트 쇼트키 접합의 용량이 작고, 게이트 전극 G-소스 전극 S 사이 또는 게이트 전극 G-드레인 전극 D 사이에, 게이트 전극 G측을 마이너스로 하여 서지 전압을 인가하는 경우가 가장 정전 파괴에 약하다. 이 경우, 동작 영역(108)과 동작 영역(108) 표면에 형성된 게이트 전극(105)과의 계면에 형성되는 쇼트키 배리어 다이오드(115)에 대하여 역 바이어스로 정전기가 인가되는 상태로 된다(도 1의 (b) 참조).
또한, 구체적으로는 FET에서, 가장 정전 파괴 전압이 낮은 것은 게이트 전극 G와 동작층(102)과의 쇼트키 접합 부분이다. 즉, 게이트 전극-드레인 전극 사이, 또는 게이트 전극-소스 전극 사이에 인가된 정전 에너지가 게이트 쇼트키 접합에 도달하였을 때, 도달한 정전 에너지가 게이트 전극과 소스 전극 사이, 또는 게이트 전극과 드레인 전극 사이의 정전 파괴 전압을 상회하는 경우, 게이트 쇼트키 접합이 파괴된다.
정전 파괴로부터의 보호는, 약한 접합인 게이트 전극(105)의 쇼트키 접합에 걸리는 정전 에너지를 경감하면 된다. 따라서, 본 실시예에서는, MESFET(100)의 2 전극 사이에 상기의 보호 소자(200)를 접속하고, 대응하는 2전극 사이로부터 인가되는 정전 에너지에 대하여, 그것을 일부 방전하기 위한 바이패스로 되는 경로를 형성함으로써, 정전 파괴로부터 약한 접합을 보호하는 것으로 하였다.
본 실시예에서는, 도 6과 같이, FETl(FET2)의 소스 전극 S-게이트 전극 G의 2전극 사이 및 드레인 전극 D-게이트 전극 G의 2전극 사이에 각각 보호 소자(200)를 접속한다. 즉 출력 단자 OUT1-제어 단자 Ctl-1 사이, 공통 입력 단자 IN-제어 단자 Ctl-1 사이, 출력 단자 OUT2-제어 단자 Ctl-2 사이, 공통 입력 단자 IN-제어 단자 Ctl-2 사이에 각각 보호 소자를 접속한다. 이에 의해, 대응하는 2전극 사이로부터 인가되는 정전 에너지에 대하여, 그것을 일부 방전하기 위한 바이패스로 되는 경로가 생긴다. 이 때문에, 약한 접합인 FET의 게이트 쇼트키 접합에 걸리는 정전 에너지를 경감할 수 있다.
도 7의 (b)는 전극 패드 부근의 B-B선 단면도를 도시한다. 또한, 스위치 회로 장치를 구성하는 각 전극 패드는 모두 동일한 구성이다.
도면과 같이 전극 패드(130)의 주변에는, 각 전극 패드(130)로부터 고주파 신호가 누설되지 않도록, 아이솔레이션 대책으로서, 제3 고농도 불순물 영역인 패 드 주변 n+ 영역(150)이 배치되어 있다. 각 전극 패드(130)의 가장 아래의 게이트 금속층(120)은 GaAs 반절연성 기판과 쇼트키 접합을 형성하고 있으며, 주변 n+ 영역(150)과 각 전극 패드는 쇼트키 접합을 형성하고 있다.
즉 저항 R1-1(R1-2도 동일함)의 일부와, 제3 고농도 불순물 영역이 되는 주변 n+ 영역(150)의 일부가 반절연성 기판(101)을 사이에 두고 보호 소자(200)가 되며, 예를 들면 제2 n+형 영역(202)이 반절연 기판(101)(절연 영역(203))을 개재하여 금속 전극(204)과 접속하는 구조이다. 주변 n+ 영역(150)의 단부로부터 0㎛ 내지 5㎛ 외측으로 이격하여 금속 전극(204)이 기판 표면과 쇼트키 접합을 형성한다. 이 경우 금속 전극(204)은 게이트 금속층(120)으로 이루어지는 공통 입력 단자 패드 I(출력 단자 패드 O1도 마찬가지임)의 일부이지만, 공통 입력 단자 패드 I에 접속하는 배선의 일부이어도 된다(도 3의 (b) 참조). 또한, 이 접속예는 일례로서, 도 3에 도시한 모든 접속 형태를 생각할 수 있다.
여기서, FET1측과 FET2측은 대칭으로, 모두 동일하기 때문에, FET1측을 예로 들어 설명한다. 도 25에 도시한 바와 같이, 종래의 스위치 회로 장치에서는, 공통 입력 단자 IN-제어 단자 Ctl-1 사이의 정전 파괴 전압이 140V로 가장 낮다. 즉, 공통 입력 단자 IN-제어 단자 Ctl-1 사이에 인가된 정전 에너지가 FET1의 게이트 전극(105)-드레인 전극(117) 사이, 또는 게이트 전극(105)-소스 전극(116) 사이에 도달하기 전에, 그 도달 과정에서, 정전 에너지를 감쇠시키면 된다.
정전 에너지를 감쇠시키는 하나의 방법으로서, R1의 저항값을 크게 하는 방법을 생각할 수 있지만, R1을 너무 크게 하면, 스위치 회로 장치의 스위칭 시간이 너무 커지게 된다. 따라서, 본 실시예에서는 보호 소자(200)를 이용하여 정전 에너지를 감쇠시키는 것으로 하였다.
여기서, 상술한 바와 같이 저항 R1은 n+형 불순물 영역으로 형성되어 있다. 제어 단자 패드 C1로부터 연장되는 저항 R1-1은, 공통 입력 단자 패드 I의 한변을 따라 연장된다. 또한, 다른 경로로, 제어 단자 Ctl-1로부터 연장되는 저항 R1-2는 출력 단자 패드 O1의 한변을 따라 연장된다. 양 저항은 모두 도중에서 n+층으로부터 n층에 접속하고, FET1의 게이트 전극(105)에 접속한다.
즉, 저항 R1-1을 공통 입력 단자 패드 I에 근접하여 배치함으로써, 저항 R1-1을 구성하는 n+형 영역과 근접하는 패드 주변 n+형 영역(150)의 이격 거리는 4㎛로 되며, 반절연성 기판(101)을 사이에 두고 보호 소자(200)로 된다. 저항 R1-1의 일부가 제1 n+형 영역(201)이고, 공통 입력 단자 패드 I 주변의 n+ 영역(150)의 일부가 제2 n+형 영역(202)이다. 즉, 공통 입력 단자 IN-제어 단자 Ctl-1 사이, 즉 FET1의 소스-게이트 전극 사이(또는 드레인-게이트 전극 사이)에 보호 소자(200)를 접속하게 된다.
또한, 보호 소자를 공통 입력 단자 패드 I에 근접시키고, 또한 정전기가 제어 단자 패드로부터 동작 영역 상의 게이트 전극을 향하는 경로 도중에서, 제어 단 자 패드에 가까운 위치에 접속할 수 있다. 이에 의해, 스위치 회로 장치에 외부로부터 인가된 정전 에너지를, 그것이 동작 영역 상의 게이트 전극에 전달되는 경로 중, 칩 내에서는 가장 초기 단계에서 감쇠시킬 수 있다.
마찬가지로, 저항 R1-2를 출력 단자 패드 O1에 근접하여 배치함으로써, 저항 R1-2를 구성하는 n+형 영역과 근접하는 패드 주변 n+형 영역(150)의 이격 거리는 4㎛로 되며, 반절연성 기판(101)을 사이에 두고 보호 소자(200)로 된다. 저항 R1-2의 일부가 제1 n+형 영역(201)이고, 공통 입력 단자 패드 I 주변의 n+ 영역(150)의 일부가 제2 n+형 영역(202)이다. 즉, 출력 단자 OUT1-제어 단자 Ctl-1 사이, 즉 FET1의 드레인-게이트 전극 사이(또는 소스-게이트 전극 사이)에 보호 소자(200)를 접속하였다.
또한, 보호 소자를 출력 단자 패드 O1에 근접시키고, 또한 정전기가 제어 단자 패드로부터 동작 영역 상의 게이트 전극을 향하는 경로 도중에서, 제어 단자 패드에 가까운 위치에 접속할 수 있다. 이에 의해, 스위치 회로 장치에 외부로부터 인가된 정전 에너지를, 그것이 동작 영역 상의 게이트 전극에 전달되는 경로 중, 칩 내에서는 가장 초기 단계에서 감쇠시킬 수 있다.
이와 같이, 제어 단자 Ctl-1로부터 공통 입력 단자 패드 I 및 출력 단자 패드 O1을 따라 2개의 경로로 접속 수단을 연장하고, 각각을 이용하여 보호 소자(200)를 접속함으로써, 출력 단자 OUT1-제어 단자 Ctl-1 사이, 공통 입력 단자 IN-제어 단자 Ctl-1 사이에 인가되는 정전 에너지를 각각 동일한 정도로, 또한 가 장 효율적으로 감쇠시킬 수 있다.
여기서, 보호 소자(200)가 패드를 따라 근접하고 있는 거리는 긴 쪽이 보다 많은 정전 에너지를 감쇠시킬 수 있기 때문에, 10㎛ 이상이 바람직하다. 도 6에서는, 보호 소자(200)는, 공통 입력 단자 패드 I1변을 따라 배치한 도면을 도시하였지만, 예를 들면 저항 R1-1의 배치를 바꿔, 공통 입력 단자 패드 I의 2변을 따라 L자 형상으로 배치하면, 패드와 근접하여 배치하는 보호 소자(200)의 길이를 벌 수 있기 때문에 정전 에너지의 감쇠에 보다 효과적이다. 당연히 출력 단자 패드 O1에 대해서도 마찬가지이다.
후에 상세하게 설명하지만, 상기와 같이 스위치 회로 장치의 공통 입력 단자 IN-제어 단자 Ctl-1 사이 및 공통 입력 단자 IN-제어 단자 Ctl-2 사이에, 보호 소자(200)를 접속함으로써, 이들 단자 사이의 정전 파괴 전압을 700V까지 향상시킬 수 있다.
예를 들면, 게이트 전극-게이트 패드 사이에 저항이 없는 경우에는, 게이트 길이 0.5㎛, 게이트 폭 600㎛의 FET이면, 게이트-소스 사이나 게이트-드레인 사이의 정전 파괴 전압을 측정하면 50V 정도 이하이다. 즉 FET의 동작 영역 상의 게이트 쇼트키 접합 그 자체의 정전 파괴 전압의 실력값은 50V 정도 이하라고 할 수 있다.
본 실시예의 FET도 게이트 길이가 0.5㎛, 게이트 폭이 600㎛로서, 통상 이 FET의 게이트 쇼트키 접합의 정전 파괴 전압도 50V 정도 이하이다. 그러나, 스위치 회로 장치에는 반드시 본 실시예와 같은 게이트 전극-게이트 패드(이 경우 제어 단자 패드) 사이의 저항 R1이 존재한다. 이 저항 R1에 의해, 정전 에너지가 일부 열로 되어 소비되기 때문에, 스위치 회로 장치로서 공통 입력 단자 IN-제어 단자 Ctl-1 사이(이하 저항 R1-2가 접속되는 출력 단자 OUT1-제어 단자 Ctl-1 사이도 마찬가지임)의 정전 파괴 전압을 측정하면, 보호 소자(200)를 접속하지 않아도 다소 정전 파괴 전압은 향상되어, 100V 정도 이하로 된다.
거기에 다시 보호 소자(200)를 접속하면, 정전 에너지가 바이패스되어 보호 소자(200)에 의해 방전된다. 즉, 보호 소자(200)에 의해 방전되는 정전 에너지만큼이 다시 추가로 공통 입력 단자 IN-제어 단자 Ctl-1 사이에 인가되어도, 동작 영역(112) 상의 게이트 쇼트키 접합이 정전 파괴되지 않으며, 보호 소자(200)에 의해 방전되는 분만큼, 정전 파괴 전압의 측정값이 커져 200V 이상으로 된다.
다시 말하면, 공통 입력 단자 IN-제어 단자 Ctl-1 사이에 인가되는 정전 에너지를, 저항 R1-1에 의해 일부 열로서 소비하면서, 또한 보호 소자(200)에서의 방전에 의해 소비한다. 그리고, 동작 영역(112) 상의 게이트 전극에 도달하기까지의 동안에, 동작 영역(112) 상의 게이트 쇼트키 접합의 파괴 전압 이하까지 감쇠할 수 있다.
도 8에는 도 6의 스위치 회로 장치의 정전 파괴 내압을 측정한 결과를 도시한다. 이에 따르면, 공통 입력 단자 IN-제어 단자 Ctl-1 사이 및 공통 입력 단자 IN-제어 단자 Ctl-2 사이의 정전 파괴 전압이 700V로 되어, 종래의 동일한 단자 사이에서 140V였던 것과 비교하면 대폭 향상되어 있다. 또한 출력 단자 OUT1-제어 단자 Ctl-1 사이 및 출력 단자 OUT2-제어 단자 Ctl-2 사이의 정전 파괴 전압도 마 찬가지로 700V로 종래의 450V∼500V에 비해 향상되어 있다.
이 메카니즘을, FET의 동작 영역(112) 상의 게이트 쇼트키 접합의 정전 파괴 전압의 실력값을 예로 들어 50V로 하여 설명한다.
FET의 동작 영역(112) 상의 게이트 쇼트키 접합은 상술과 같이 50V에서 파괴된다. 또한, 종래에는, 공통 입력 단자 IN-제어 단자 Ctl-1 사이의 정전 파괴 전압은 도 25에 도시한 140V이다. 이것은, 보호 소자(200)를 형성하지 않고, 공통 입력 단자 IN-제어 단자 Ctl-1 사이에 인가되는 정전 에너지가 저항 R1-1에 의해 일부 감쇠하면서 동작 영역(112) 상의 게이트 전극에 도달하는 경우의 값이다. 즉 140-50=90V만큼의 정전 에너지가, 게이트 전극(105)-제어 단자 패드 C1 사이의 저항 R1-1에 의해 열로서 소비되며, FET의 동작 영역(112)의 게이트 쇼트키 접합에 50V가 인가된 시점에서 FET의 쇼트키 접합이 파괴되었다.
본 실시예에서는, 도 8과 같이 공통 입력 단자 IN-제어 단자 Ctl-1 사이에서, 정전 파괴 전압을 측정하였을 때 700V에서 파괴되었다. FET의 동작 영역(112)의 쇼트키 접합은 50V에서 파괴되며, 게이트 전극(105)-제어 단자 패드 C1 사이의 저항 R1-1에 의해 열로서 소비되는 정전 에너지는 90V만큼으로, 이것은 종래와 마찬가지이다.
즉, 700-50-90=560V만큼의 정전 에너지가 보호 소자(200)에서 방전되며, 이것도 열로 되어 소비되게 된다. 즉, 본 실시예의 패턴에 따르면, 동작 영역(112)의 쇼트키 접합의 정전 파괴 전압분+저항 R1-1에서의 감쇠분을 초과한 분(560V)을 보호 소자(200)에서 방전할 수 있다. 이 때문에, 동작 영역(112) 상의 게이트 전 극에 이르기까지 정전 에너지를 감쇠할 수 있기 때문에, 정전 파괴 전압이 700V까지 향상되었다고 할 수 있다.
여기서, 공통 입력 단자 패드 I, 제어 단자 패드 C1, C2, 출력 단자 패드 O1, O2의 주단부의 아래, 및 양 FET의 동작 영역(112)을 제외한 게이트 전극의 주 단부의 아래에도, 일점파선으로 도시한 바와 같이 주변 n+형 영역(150)이 형성되어 있다. 주변 n+형 영역(150)은 주단부뿐만 아니라, 각 패드 바로 아래 전면 및 양 FET의 동작 영역을 제외한 게이트 전극(105) 바로 아래 전면에 형성되어도 된다. 또한 주변 n+형 영역(150)은, 공통 입력 단자 패드 I, 제어 단자 패드 C1, C2, 출력 단자 패드 O1, O2에 인접하여 이들 주변에 형성되고, 이들 아래에는 형성되지 않아도 된다. 또한 양 FET의 동작 영역(112)을 제외한 게이트 전극에 인접하여 이들 주변에 형성되며, 이들 아래에는 형성되지 않아도 된다.
이들 주변 n+형 영역(150)은, 소스 및 드레인 영역 형성과 동시에 형성된 것이며, 이들 주변 n+형 영역(150) 및 저항 R1, R2가 상호 인접하는 부분의 이격 거리는 4㎛로 되어 있다.
즉, 이들 주변 n+형 영역(150)과 저항 R1, R2를 보호 소자(200)의 양 단자로 하여, 동일 칩 내에 복수 접속할 수 있다. 보호 소자(200)의 단자는, 금속 전극을 통하여 본딩 패드와 접속해도 되고, 본딩 패드와 동작 영역(112) 상의 게이트 전극 을 접속하는 저항 R1, R2 등의 배선 그 자체이어도 된다.
이상으로, 기판 상의 동작 영역 표면에 소스 전극, 게이트 전극, 드레인 전극을 갖는 FET와, 그 FET를 집적화한 스위치 회로 장치의 정전 파괴 전압 향상의 방법에 관한 본 발명의 적용에 대하여 설명하였다. 그러나, 본 발명을 적용하는 반도체 소자는, 그 소자가 갖는 전극의 수는 상기의 3개에 한정되지 않고, 예를 들면 총 전극 수가 4개인 이중 게이트 FET나, 총 전극 수가 5개로 되는 트리플 게이트 FET 등에 대해서도 적용할 수 있다.
여기서, 보호 소자(200)의 형상 및 접속 위치에 대하여 다시 설명한다. 보호 소자(200)에 정전기가 인가되었을 때에는 정전기 전류가 발생한다고 생각되기 때문에, 보호 소자(200)에 정전기 전류를 많이 흘리면 보다 보호 효과가 향상된다. 즉, 보호 소자(200)에 흐르는 정전기 전류를 보다 많이 흘릴 수 있도록 보호 소자(200)의 형상 및 접속 위치를 고려하면 된다.
상술한 바와 같이, 본 실시예의 보호 소자는, 제1 n+형 영역(201)과, 제2 n+형 영역을 대향 배치하고, 양 영역 주위에 절연 영역(203)을 배치한 구조이다.
도 9와 같이 제1 n+형 영역(201)은, 제2 n+형 영역(202)에 대향하는 1개의 측면과, 반대측의 측면을 갖는다. 제2 n+형 영역(202)도 마찬가지로, 제1 n+형 영역(201)에 대향하는 1개의 측면과, 반대측의 측면을 갖는다. 양 영역이 서로 대향하고 있는 하나의 측면을 대향면 OS로 칭한다.
또한, 본 실시예의 제2 n+형 영역(202)은 1개의 확산 영역에 한정되지 않는다. 즉, 제1 n+형 영역(201)에 대향 배치되며, 정전 에너지를 방전하기 위해 이용되는 모든 고농도 불순물 영역을 총칭한다. 즉, 제2 n+형 영역(202)은, 1개의 제1 n+형 영역(201)에 대향 배치되어 있으면, 하나의 불순물 확산 영역으로 구성되어도 되고, 분할된 복수의 불순물 영역의 집합이어도 된다.
또한, 제2 n+형 영역(202)은, 복수 종류로 나누어져 있는 경우 서로 직접은 연속하지 않고 불연속으로 되어 있어도 된다. 즉 동일한 피보호 소자의 동일한 단자에 접속되어 있고, 대향하는 제1 n+형 영역(201)이 공통인 제2 n+형 영역(202)은 제2 n+형 영역(202) 상에 금속 전극이 있는 경우, 정전기에 의한 전압에 의해 공핍층이 금속 전극에 도달하여 보호 소자 자체가 파괴되지 않을 정도로 충분히 높은 불순물 농도를 유지하고 있으면, 불순물 농도의 차이가 있어도 된다. 또한, 이들의 불순물 농도의 차이, 사이즈의 차이, 형상의 차이 등 어떤 종류의 차이가 있어도 이들을 총칭하여 제2 n+형 영역(202)으로 한다.
마찬가지로, 동일한 피보호 소자의 동일한 단자에 접속되어 있어, 대향하는 제2 n+형 영역(202)이 공통인 제1 n+형 영역(201)은 불순물 농도의 차이, 사이즈의 차이, 형상의 차이 등 어떤 종류가 있어도 이들을 총칭하여 제1 n+형 영역(201)으로 한다.
또한, 이하의 절연 영역(203)은, GaAs 기판(101)의 일부를 예로 들어 설명하지만, 기판에 불순물을 이온 주입하여 절연화한 절연화 영역에서도 마찬가지로 실시할 수 있다.
도 9는 ISE TCAD(ISE사제 TCAD)로 보호 소자(200)의 전압-전류 특성을 디바이스 시뮬레이션하였을 때의 단면 모델이다. 50㎛ 두께의 GaAs 반절연 기판 상에 도우즈량 5×13cm-2, 가속 전압 90KeV의 이온 주입과 어닐링에 의해 제1 n+ 영역(201), 제2 n+ 영역(202)을 형성하고, 보호 소자(200)를 형성한다. 즉, 이 구조에서는 제1 n+형 영역(201)과 제2 n+형 영역(202) 사이 및 양 영역의 주위가 모두 절연 영역(203)으로 된다.
제1 n+ 영역(201)은, 도 9에 도시한 바와 같이 양 영역의 대향면 OS에 대하여 이격하는 방향의 폭 α1을 5㎛ 정도 이하로 하고, 구체적으로는 3㎛로 한다. α1은 좁으면 좁을수록 좋지만, 보호 소자로서 기능하는 한계로서 0.1㎛ 이상은 필요하다. 또한, 본 실시예에서는 제2 n+형 영역(202)과 4㎛ 정도 이격하여 거의 평행하게 배치되지만, 방전하기 쉽게 하기 위해 평면 패턴에서 제1 n+형 영역의 끝을 뾰족한 형상으로 하여도, 즉, 제2 n+형 영역(202)과의 이격 거리가 변화되는 패턴이어도 된다. α1을 5㎛ 이하로 하는 근거에 대해서는 후술한다.
제1 n+형 영역(201) 및 제2 n+ 영역(202)에는, 도 9와 같이 금속 전극(204)이 접속된다. 또한, 금속 전극(204)과 제1 및 제2 n+형 영역의 접속 방법에는, 도 3 및 도 4에 도시한 것이 생각된다.
제2 n+형 영역(202)은, 예를 들면 패드의 아래에 형성된 확산 영역이고, 여기서는 그 폭 α2는 51㎛로 한다. 제1 및 제2 n+형 영역의 각각에 금속 전극(204)을 1㎛씩 내측에 형성하였다. 또한, 디바이스 사이즈로 되는 깊이(예를 들어 FET이면 게이트 폭)는 1㎛로 한다.
그리고 제1 n+ 영역(201)을 플러스, 제2 n+ 영역(202)을 마이너스로 하여, 220pF, 0Ω에서 정전기 전압 700V가 인가된 것을 상정하여 1A의 전류를 흘리는 시뮬레이션을 행하였다.
도 10, 도 11, 도 12에는, 각각 시뮬레이션에 의한 전자 전류 밀도, 홀 전류 밀도 및 재결합 밀도의 분포를 도시한다. 단위는 모두 cm-3이다. 또한, 도 10에는, 상부에 도 9에 도시한 단면 모델을 중첩하여 배치하였다. 도 11 및 도 12도 마찬가지이다.
도 10의 전자 전류 밀도 분포에서, p1 영역이, 제1 n+형 영역(201), 제2 n+형 영역(202) 양방에 걸치는 영역 중에서 가장 밀도가 높은 영역이다. 전자 전류와 홀 전류를 합한 전류가 토탈 전류이지만 홀 전류보다 전자 전류쪽이 훨씬 크기 때문에 전자 전류를 전류의 대표로 하며, 본 실시예에서는, 제1 및 제2 n+형 영역 주변, 혹은 기판 표면으로부터, p1의 1할 정도의 전자 전류 밀도로 되는 q1 영역 부근까지를 보호 소자(200)의 전류 경로로 정의한다. q1 영역 부근까지로 한 이유는, q1 영역보다 전류 밀도가 적은 영역에서는, 동작에 영향을 미치지 않는다고 생각되기 때문이다.
도 10으로부터도 명백해지는 바와 같이, α1의 폭이 좁은 것에 의해 전류는, 제1 n+ 영역(201)의 대향면 OS와 반대의 측면에도 많이 휘감겨 흐르고 있다. 이 휘감겨 들어가는 전류는 정전기가 인가되었을 때에도 마찬가지로 발생한다고 생각된다.
제1 n+ 영역(201)의 외측에 있는 q1 영역은 제1 n+ 영역(201)으로부터 가장 먼 장소로, X축으로 20㎛ 부근으로 되어 있다. 제1 n+ 영역(201)의 외측의 단의 X 좌표는 도 9와 같이 5㎛이고, 제1 n+ 영역(201)의 외측 15㎛까지는, 제1 n+ 영역(201), 제2 n+ 영역(202)의 양방에 걸치는 가장 전자 전류 밀도가 높은 영역의 1할 정도의 전자 전류가 흐르고 있다.
도 11의 홀 전류도 마찬가지로 제1 n+ 영역(201)의 외측으로 휘감겨 들어간다. 이 홀 전류 밀도 분포에서 X 좌표 20㎛ 부근의 q2 영역의 홀 전류 밀도는, 제1 n+ 영역(201), 제2 n+ 영역(202)의 양방에 걸치는 가장 밀도가 높은 홀 전류 밀 도의 p2 영역에 대하여 2% 정도의 홀 전류 밀도로 되어 있다.
도 12의 재결합도 마찬가지로 제1 n+ 영역(201)의 외측에 휘감겨 들어가는 현상이 있다. 도 12의 재결합 밀도 분포에서 X 좌표 20㎛ 부근의 q3 영역의 재결합 밀도는, 제1 n+ 영역(201), 제2 n+ 영역(202)의 양방에 걸치는 가장 밀도가 높은 재결합 밀도의 p3 영역에 대하여 1할 정도로 되어 있다.
도 13은 상기한 분포도에 기초하여, 제1 n+형 영역(201)과 제2 n+형 영역(202)의 주위의 절연 영역(203)에 형성되는 전류 경로를 도시한 모식도이다. 비교를 위해 도 13의 (a)에 α1과 α2가 동등한 폭으로, 51㎛ 전후로 넓은 경우(이하 a 구조로 칭함)의 모식도를 도시한다. 도 13의 (b)는, 도 9에 도시한, 제1 n+형 영역(201)을 제2 n+형 영역(202)과 비교하여 충분히 좁은 폭(α1<<α2 : 이하 b 구조로 칭함)으로 한 경우이다.
또한, 도 13의 (a)의 기초가 되는 분포도는, α1 및 α2가 동일하기 때문에 좌우 대칭으로 밀도가 분포되어 있다. a 구조에 대해서는 분포도의 도시는 생략하고, 모식도를 도시한다.
도 13의 (a)와 같이 α1 및 α2의 폭이 넓은(51㎛) 경우에는, 대향면 사이 및 저면부 부근에 화살표와 같이 전류 경로(p1 영역으로부터 q1 영역 부근까지)가 형성된다. 본 명세서에서는, 도면과 같이 기판 표면으로부터 소정 깊이에 형성되 며, 제1 n+ 영역(201) 및 제2 n+형 영역(202)의 대향면 OS 사이와, 양 영역의 저면 부근 사이의 절연 영역(203)에 형성되는 전자 전류 및 홀 전류의 경로를 제1 전류 경로 I1로 칭한다. 즉, a 구조의 보호 소자의 전류 경로는 제1 전류 경로 I1만이다.
한편, 도 13의 (b)와 같이, α1을 5㎛ 정도까지 좁게 하면, 전자 전류 및 홀 전류는, 대향면 OS 사이와 저면부 부근에 형성되는 제1 전류 경로 I1 외에, 제1 전류 경로 I1보다 깊은 영역에 경로가 형성된다. 이 경로는, 제1 n+ 영역(201)을 휘감아 들어가며, 대향면 OS와 반대측의, 제1 n+형 영역 외측의 측벽도 이용하여 전자 전류 및 홀 전류가 이동하고, a 구조와 비교하여 q1 영역이 하방에 형성된다.
본 명세서에서는 도면과 같이, 제1 전류 경로 I1보다 깊은 영역에 형성되며, 제2 n+형 영역(202)으로부터, 제1 n+형 영역(201)의 대향면 OS와는 반대측의 측면에 이르는 절연 영역에 형성되는 전자 전류 및 홀 전류의 경로를 제2 전류 경로 I2로 칭한다.
도 13의 (b)에서, 제2 전류 경로 I2는, 제2 n+형 영역(202)의 폭이 51㎛로 충분히 넓기 때문에, 제2 n+형 영역(202) 부근에서는 넓은 저면부의 수평 방향으로 전류 경로가 형성된다.
한편, 제1 n+형 영역(201)에서는, 폭 α1이 상술과 같이 5㎛ 정도로 좁기 때 문에, 제1 n+형 영역(201)을 휘감아 들어가는 경로로 전류가 흘러, 제1 n+형 영역(201)의 저면부뿐만 아니라, 대향면 OS와 반대측의 측면도 전류 경로로 된다.
즉, 상기한 도면으로부터도 명백해지는 바와 같이 a 구조인 경우에는 보호 소자의 전류 경로는, 제1 전류 경로 I1만이지만, b 구조의 보호 소자(200)는 가는 제1 n+ 영역(201)에 의해 제2 전류 경로 I2를 형성하고, 제1 전류 경로 I1과 제2 전류 경로 I2의 2개의 전류 경로를 형성하고 있다.
제2 전류 경로 I2는 제1 n+ 영역(201)의 외측의 측면으로부터 전류가 출입하고 있다. 또한, 제2 전류 경로 I2는 제1 전류 경로 I1에 비해, 제1 및 제2 n+형 영역보다 깊은 영역을 통과하여, 우회(멀리 돌아)하여 제1 n+형 영역(201)에 도달함으로써, 절연 영역(203) 내에 긴 경로를 얻을 수 있다. 이에 의해 절연 영역(203) 내의 트랩(GaAs인 경우 EL2)을 이용하여 전도도 변조 효과의 기회를 보다 많이 만들 수 있다.
즉, b 구조에서는, 제2 전류 경로 I2를 형성함으로써, 제1 전류 경로 I1만인 경우와 비교하여 전도도 변조 효율을 향상시켜, 보다 많은 전류를 흘리는 것을 가능하게 하고 있다. 제1 및 제2 n+형 영역 사이를 흐르는 전류값이 증가하는 것은, 정전기가 인가되었을 때, 정전기 전류를 보다 많이 흘릴 수 있게 되어, 보호 소자로서의 효과가 증가된다.
이와 같이, 고의로 전류 경로를 길게 우회시킴으로써 메인 캐리어가 그 극성과 반대 극성의 캐리어와 만나는 기회를 증가시켜 전도도 변조 효율을 향상시키는 방법은, IGBT 등의 전도도 변조 디바이스에서는 자주 채용되는 방법으로, 이하에 상술한다.
일반적으로 절연 영역을 절연 영역으로 되게 하는 것이 트랩의 존재이다. 도너 트랩이란 원래의 성질로서 플러스 전하를 갖고, 전자를 잡으면 중성으로 되어 전도도 변조의 매체로 되어 것으로, GaAs인 경우에는 EL2가 도너 트랩이다. 또한, 불순물 주입에 의한 절연화 영역(203b)에도 트랩은 존재한다.
도 14에, 도 9에 도시한 구조의 디바이스에서, 제1 n+형 영역(201)을 플러스로 하여 제1 n+형 영역(201)-제2 n+형 영역(202) 사이에 인가하는 전압을 높였을 때의 깊이 1㎛에서의 전압-전류 특성을 시뮬레이션한 결과를 도시한다. 이 도면에 도시한 바와 같이 브레이크 다운 전압은 20∼30V이다.
이와 같이, 보호 소자(200)는 20∼30V에서 브레이크 다운하고, 그 이상의 전압이 인가되면 바이폴라 동작으로 되어 전도도 변조가 발생한다. 보호 소자는, 수백V라는 정전기 전압이 인가된 경우에 브레이크 다운시켜 사용하기 때문에, 보호 소자(200)의 동작 상태는 초기 상태로부터 전도도 변조가 발생한다.
이 전도도 변조가 보다 많이 행해지면 그 만큼 브레이크 다운 후의 경사 증배가 보다 심하게 되어 전자-홀의 생성 재결합이 한창 행해지기 때문에 전류가 보다 많이 흐른다.
이와 같이, 보호 소자(200)에 제2 전류 경로 I2를 형성함으로써, 깊은 영역 및 대향면 OS와 반대측의 제1 n+형 영역(201)의 외측 방향에서의 전도도 변조 효율을 향상시킬 수 있다.
또한, 제2 전류 경로 I2를 형성하기 위해 제1 n+형 영역(201)의 폭을 5㎛ 이하로 좁게 하였기 때문에, 제1 전류 경로 I1에서도 제1 n+형 영역(201) 부근의 전자가 서로 섞여 서로 반발하여, a 구조에 비해 보다 깊은 경로를 주로 한 캐리어인 전자가 통과하도록 되기 때문에, 그 만큼 제1 전류 경로 I1 자신도, 종래보다 전도도 변조를 많이 받는다.
도 15에 도시한 그래프를 이용하여, b 구조의 토탈 전류값에 대한 제2 전류 경로 I2의 전류값의 비율을 구하였다. 이것은 제1 n+형 영역(201)을 플러스로 하고, 220pF, 0Ω에서 약 700V의 정전기가 인가된 것을 상정하여 깊이 1㎛에 1A의 전류를 흘린 시뮬레이션을 행한 경우의, 표면으로부터 2㎛의 깊이의 전자 전류 밀도의 X 좌표 의존성 그래프이다.
표면으로부터 2㎛의 깊이의 전자 전류 밀도에서, 제1 n+형 영역(201) 바로 아래에 상당하는 전자 전류 밀도를 제1 n+형 영역(201)의 X 방향의 폭으로 적분하여 그 값을 제1 전류 경로 I1분으로 하고, 제1 n+형 영역(201)보다 외측 부분에 상당하는 전자 전류 밀도를 그 외측 부분의 X 방향의 폭으로 적분한 값을 제2 전류 경로 I2분으로 하여, 제2 전류 경로 I2의 전류값의 비율을 계산하였다.
그 결과, 토탈의 전류값에 대한 제2 전류 경로 I2의 비율은 0.48(2.89/(3.08+2.89))로, 제1 전류 경로 I1과 동등한 전류값인 것을 알 수 있다.
또한, 후에 상술하지만 b 구조의 경우의 제1 전류 경로 I1 자체가 a 구조의 제1 전류 경로 I1보다 큰 전류값을 갖고 있다. 즉, b 구조에서는, 제2 전류 경로 I2는 자신의 제1 전류 경로 I1과 동등하기 때문에, 토탈로서 a 구조보다 훨씬 큰 전류가 흐르게 된다.
또한, 부차 효과로서 상술한 바와 같이 제1 전류 경로 I1과 제2 전류 경로 I2를 합쳐 a 구조보다 전류 경로가 대폭적으로 크게 확대되기 때문에, 결정 내의 온도가 종래보다 내려가고, 그 만큼 전자, 홀의 이동도가 상승되어, 그 만큼 전류를 보다 많이 흘릴 수 있다.
그 결과, 보호 소자(200) 전체로서의 전류값이 증가하기 때문에, 보호 효과가 높아지는 것이다.
도 16에는, 전자 전류, 홀 전류, 재결합 밀도의 확대를 비교한 표를 도시한다. 이것은, a 구조인 경우와 b 구조인 경우에 대하여 시뮬레이션하고, 그 결과 얻어진 도 10∼도 12와 마찬가지의 밀도 분포의 값을 일정 조건 하에서 비교한 것이다.
도 16의 (a)에서, y_2는, 각각의 밀도 분포도에서 표면으로부터 2㎛의 깊이에서 수평 방향으로 절단하였을 때의 단면으로, 각 밀도가 105cm-3으로 되는 곳의 X 방향의 폭을 ㎛의 단위로 나타낸 수치이다.
x_0은 도 19에 도시한 좌표에서 X=0㎛의 Y 방향의 단면에서 각 밀도가 105cm-3으로 되는 곳의 표면으로부터 깊이를 ㎛의 단위로 나타낸 수치이다.
승산이란 y_2의 값과 x_0의 값을 곱한 값으로, 각 밀도에서의 105cm-3의 포인트를 겹쳐서 서로 연결하였을 때에 가능한 도형의 면적을 의사적으로 비교하기 위한 값이다. 즉 승산이란 각각 전자, 홀, 재결합의 각 확대를 나타내는 지표이다.
또한, 표 중 a 구조란, 제1 n+ 영역(201), 제2 n+ 영역(202) 모두 51㎛(=α1=α2)의 폭이며, 제2 n+ 영역(202)을 플러스, 제1 n+ 영역을 마이너스로 하여 깊이 1㎛으로 한 a 구조로서, 0.174A 흘린 계산 결과이다.
b 구조-1은, 제1 n+ 영역(201)의 폭 α1을 3㎛, 제2 n+ 영역(202)의 폭 α2를 51㎛로 하여 제2 n+ 영역(202)을 플러스, 제1 n+ 영역을 마이너스로 한 b 구조로서, 깊이 1㎛에서 0.174A 흘린 계산 결과이다.
b 구조-2는, b 구조-1과 인가하는 극성을 반대로 하고, 제1 n+ 영역(201)의 폭 α1을 3㎛, 제2 n+ 영역(202)의 폭 α2를 51㎛로 하여 제1 n+ 영역을 플러스, 제2 n+ 영역을 마이너스로 한 b 구조로서, 깊이 1㎛에서 0.174A 흘린 계산 결과이다.
이상의 3개의 각 밀도에서의 모든 승산은 b 구조-1, b 구조-2 모두 a 구조보다 큰 값으로 되어 있다.
이것은 제1 n+ 영역(201)이 플러스이어도, 제2 n+ 영역(202)이 플라스이어도, 어느 극성에서도 b 구조쪽이 a 구조보다 전자 전류, 홀 전류, 재결합 모두 넓은 범위에 분포하는 것을 나타내고 있으며, 그 만큼 전도도 변조 효율이 높아지는 것을 나타내고 있다. 또한 전류가 넓은 범위에 걸쳐 흐르는 것은 온도가 저하되는 것을 나타내고 있어 그 만큼 이동도가 상승하고, 또한 전류가 증가되는 것을 나타내고 있다.
여기서, 도 16의 (b)에, b 구조-3으로 하여, 제1 n+ 영역(201)에 플러스를 인가한 경우에, 1A인 경우의 b 구조의 계산 결과를 도시한다. 도 16의 (a)의 3개의 계산은 계산 능력의 점에서 모두 0.174A의 전류로 통일하여 비교하였지만, 실제의 정전기의 전류는 정전기 전압 700V, 220pF, 0Ω인 경우 깊이 1㎛에서 1A 정도이다. 시뮬레이션에 의해 제1 n+ 영역(201)에 플러스를 인가한 경우에만 1A의 계산이 가능하였기 때문에 그 결과를 나타낸다.
도 16의 (a)의 b 구조-2와 비교하여, b 구조-3에서는 동일한 극성에서도 0.174A로부터 1A로 전류를 증가시켜 계산하면 각 승산의 값이 1자릿수 혹은 그 이상 증가하는 것을 알 수 있다.
이것으로부터, 도 16의 (c)와 같이, 보호 소자(200)에 의해 높은 정전기 전압이 인가되어, 도 10 및 그 모식도인 도 13의 (b)에 도시한 전류보다 많은 정전기 전류가 흐른 경우, 절연 영역(203)이 충분히 넓으면, 도 10에 도시한 q1 영역(가장 고밀도 영역의 1할 정도의 전류 밀도의 영역)은 더욱 하방 및 대향면 OS와 반대측의 외측 방향으로 넓어지게 되어, 즉 제2 전류 경로 I2가 넓어지게 된다. 제2 전류 경로 I2가 넓어지면 넓어질 수록, 전도도 변조 효율을 보다 상승시킬 수 있어, 통과하는 전류가 증가되어 q1 영역이 하방으로 넓어지기 때문에 더욱 제2 전류 경로 I2가 넓어진다. 이에 의해, 기판의 결정 온도가 저하되기 때문에, 캐리어의 이동도를 보다 상승시켜, 전류를 보다 많이 흘려 보호 효과를 더욱 향상시킬 수 있다.
즉, b 구조에서는, 인가되는 정전기의 전압이 높아지면 높아질 수록, 전도도 변조 효율이 점점 더 상승되어, 전류 경로가 크게 넓어지기 때문에, 전도도 변조 효과를 자동 조정할 수 있다.
또한 제1 전류 경로 I1도 정전기의 전압이 높아지면 높아질수록 깊은 곳에 전류가 흐르게 되어, 제2 전류 경로 I2와 마찬가지로 전도도 변조 효과를 자동 조정할 수 있다.
따라서, 후에 상술하지만 제2 전류 경로 I2로 될 수 있는 절연 영역(203)을 충분히 확보하면, 220pF, 0Ω에서 2500V의 정전기로부터도 피보호 소자를 파괴로부터 지킬 수 있는 구조로 되어 있다. 또한 기생 용량을 거의 갖지 않기 때문에 피보호 소자의 고주파 특성을 열화시키지 않는다. 즉 원래 정전 파괴 전압 100V 정도의 소자에 기생 용량 20fF의 본 보호 소자를 접속함으로써 정전 파괴 전압을 20배 이상 향상시킬 수 있다.
여기서, 도 17을 이용하여, b 구조의 α1이 5㎛ 이하가 바람직한 이유를 설명한다. 도 17은 도 16의 b 구조-2에서의 전자 전류 밀도를 제1 n+ 영역(201)의 폭 α1을 변화시켜 계산한 것이다.
제1 n+ 영역(201)의 폭 α1을 5㎛ 이하로 하면 급격하게 제2 전류 경로 I2의 비율이 상승한다. 즉 전류가 수평 방향과 깊이 방향으로 넓어지기 때문에, 그 만큼 전도도 변조 효율이 상승하고, 온도가 저하되어 캐리어의 이동도가 증가되기 때문에 전류값이 대폭 증가되어, 보호 소자로서의 보호 효과가 크게 증가된다.
여기서, 도 15에 도시한 α1=3㎛의 제2 전류 경로 I2의 비율이 0.48인 데 대하여, 상술한 도 17에서 동일한 제1 n+ 영역에서 제1 n+ 영역 폭 3㎛의 포인트의 I2 비율이 0.3밖에 없는 것은 도 17이 0.174A이고 도 15가 1A이기 때문에, 임의의 일정 전류값까지는 전류가 많은 쪽이 제2 전류 경로 I2의 비율이 커지는 것을 알 수 있다. 또한, 큰 디바이스를 시뮬레이션할 때의 계산 능력의 한계 때문에 0.174A에서 비교하였지만, 상대 비교이면 이 전류값으로 충분히 비교할 수 있다.
다음으로, 제1 n+형 영역(201)의 외측에 확보해야 할 절연 영역(203)의 폭 β에 대하여 설명한다. 상술한 바와 같이, 제2 전류 경로 I2는, 제1 n+형 영역(201)의 대향면 OS와 반대측의 절연 영역(203)에도 제2 전류 경로 I2가 넓어지기 때문에, 여기에 충분한 폭 β의 절연 영역(203)을 확보하면 된다.
도 18을 참조하여 b 구조의 β와 정전 파괴 전압에 대하여 설명한다. 절연 영역(203)을 충분히 확보하는 것은, 제2 전류 경로 I2로 될 수 있는 영역을 충분히 확보하게 되어 보호 효과가 높은 점에 대해서는 상술과 같다. 즉 도 18의 (a)의 평면도와 같이 대향면 OS와 반대측에 소정의 절연 영역 폭 β를 확보한다. 도 18의 (b)는 실제로 β의 값을 변동시켜 정전 파괴 전압을 조사한 결과를 도시한다.
측정한 피보호 소자는 게이트 길이 0.5㎛, 게이트 폭 600㎛의 GaAsMESFET의 게이트에 10KΩ의 저항을 직렬로 접속한 소자이다. 보호 소자(200) 접속 전에는, 소스 또는 드레인 전극과 저항단과의 사이의 정전 파괴 전압은 100V 정도이다. 그 사이에 b 구조의 보호 소자(200)의 제1 n+형 영역(201)과 제2 n+형 영역(202)의 양단을 병렬 접속하고, β의 값을 변화시켜 정전 파괴 전압을 측정하였다. 제1 n+형 영역(201)과 제2 n+형 영역(202) 사이의 용량은 20fF이다.
도 18의 (b)에 도시한 바와 같이 β를 25㎛까지 크게 하면 정전 파괴 전압은 2500V까지 향상되었다. 도 18의 (a)에 도시한 β가 15㎛일 때의 정전 파괴 전압은 700V이다. 이것은 정전기 전압을 700V로부터 2500V까지 상승시켰을 때 제1 n+형 영역(201)에서 제2 전류 경로 I2는 대향면 OS와 반대측의 외측 방향(β)으로 15㎛ 이상 신장되어 있는 것을 나타낸다.
정전기 전압이 높아지는 것은, 그 만큼 제2 전류 경로 I2가 넓어진다는 것이다. 즉, 절연 영역(203)이 충분히 확보되어 있지 않은 경우에는, 제2 전류 경로 I2의 확대가 제한되지만, 절연 영역(203)을 충분히 확보함으로써, 제2 전류 경로 I2를 충분히 넓힐 수 있다.
즉, b 구조에서는, 제1 n+형 영역(201)의 외측의 절연 영역(203) 폭 β를 10㎛ 이상, 적합하게는 15㎛ 이상 확보하면, 제2 전류 경로 I2를 보다 넓게 하여 전도도 변조 효율을 보다 상승시킬 수 있다.
a 구조에서는, 보호 소자를 접속한 경우에 2배∼3배 정도까지 밖에 정전 파괴 전압을 높일 수 없었지만, b 구조에서는 β가 15㎛인 경우 정전 파괴 전압이 700V, β를 25㎛까지 증가시키면 2500V로 되어, 정전 파괴 전압이 25배까지 상승되는 것이 확인되었다. 즉 b 구조에서는 소정의 β를 확보하면 종래의 보호 소자에 비해 적어도 약 10배의 전류를 흘릴 수 있다.
상술한 바와 같이 제1 전류 경로 I1에 흐르는 전류와 제2 전류 경로에 I2에 흐르는 전류는 거의 동등하며, 종래의 보호 소자에 흐르는 전류의 적어도 10배의 전류를 흘릴 수 있다는 것은, 제1 전류 경로 I1, 제2 전류 경로 I2 모두 각 전류 경로에 흐르는 전류는 종래의 각각 적어도 5배인 것을 알 수 있다.
이와 같이, β는 10㎛ 이상이 바람직하고, 이것은, 칩 상에 보호 소자(200)를 집적화할 때에는, 제1 n+형 영역(201) 외측에는, 폭 β의 절연 영역(203)을 확보하여 다른 구성 요소나 배선 등을 배치하는 것을 의미한다.
마찬가지로, 도 19와 같이, 제2 전류 경로 I2를 확보하기 위해 깊이 방향에도 충분한 절연 영역을 확보하는 것이 바람직하다. 도 19의 (a)는 단면도로서, 제1 n+형 영역(201) 및 제2 n+형 영역(202) 하방에 소정의 깊이 δ의 절연 영역(203)을 확보한다.
도 19의 (b)에, 제1 n+형 영역(201)을 플러스로 하고, 220pF, OΩ에서 700V의 정전기 전압이 인가된 것을 상정하여 1㎛의 깊이에 1A를 흘리는 시뮬레이션을 행하여, 좌표 X=0㎛에서의 Y 방향 단면의 전자 전류 밀도의 그래프를 도시한다. 이 그래프에서 표면으로부터 전자 전류 밀도를 깊이 방향으로 적분하였을 때, 깊이(Y) 19㎛까지의 적분(해칭 부분)이 전체 51㎛까지의 적분의 90%인 것을 알 수 있었다. 즉 절연 영역(203)의 깊이 δ는 20㎛ 이상이 적합하다.
이상, 보호 소자(200) 주변에 확보해야 할 절연 영역(203)의 사이즈(β나 δ)와, 제1 n+형 영역(201)의 폭(α1)에 대하여 설명하였지만, 칩 상의 배치에 따라서는, 충분한 β나 δ, 또는 대향면 OS 사이의 거리를 확보할 수 없는 경우가 있다.
그 경우에는, 도 20의 평면도와 같이, 제1 n+형 영역(201)을, 예를 들면 대향면 OS로부터 이격하는 방향으로 굴곡된 연장부(300)를 형성하고, 연장부(300)와 제2 n+형 영역 사이의 절연 영역(203) 사이에 소정의 폭 γ의 절연 영역(203)을 확보한다. 그리고 그 절연 영역(203)에 전도도 변조 효율이 높은 전자 전류 및 홀 전류의 경로가 되는 제3 전류 경로 I3을 형성하면 된다.
제3 전류 경로 I3은, 연장부(300) 및 제2 n+형 영역(202) 사이의 절연 영역(203)에 의해 큰 전류 경로를 확보할 수 있다. 도면에서는 평면적으로 도시하 고 있지만 지면에 수직인 방향(장치의 깊이 방향)으로도 제3 전류 경로 I3이 형성되기 때문에, 깊이 방향의 전류도 증가한다. 또한, 대향면 OS 사이의 깊이 방향(지면에 수직 방향)으로는, 제1 전류 경로 I1 및 제2 전류 경로 I2가 형성되며, 보호 소자의 전류 경로는 제1, 제2, 제3 전류 경로 I1∼I3으로 된다.
도 20의 (b)에 γ와 정전 파괴 전압의 비교를 실제로 측정한 값으로 도시한다. 피보호 소자, 보호 소자(200)의 접속 방법은 도 18에서 β의 값을 변동시켜 정전 파괴 전압을 측정하였을 때와 동일하다.
도 20의 (b)에 도시한 바와 같이 γ를 30㎛까지 크게 하면 정전 파괴 전압은 1200V까지 향상되었다. γ가 25㎛일 때의 정전 파괴 전압은 700V이다. 이것은 정전기 전압을 700V로부터 1200V까지 올렸을 때 제3 전류 경로 I3은, 연장부(300)와 제2 n+형 영역 사이의 상기 절연 영역에 25㎛ 이상 신장되어 있는 것을 나타낸다.
이와 같이, 연장부(300)를 형성한 경우라도, 정전기의 전압이 높아지면 높아질수록, 전류 경로 I3을 보다 넓게 하여 전도도 변조 효율을 보다 상승시킬 수 있다. 즉, 인가되는 정전기의 전압에 의해 전도도 변조 효과를 자동 조정할 수 있다. 이에 의해 절연 영역의 온도가 저감되어 캐리어의 이동도를 보다 상승시킬 수 있기 때문에, 전류를 보다 많이 흘려, 보호 효과가 향상된다.
즉 연장부(300)도 주위에 충분한 절연 영역(203)을 확보하는 것이 바람직하며, γ를 충분히 확보함으로써 제3 전류 경로 I3이 충분히 넓어지는 스페이스를 확보할 수 있어, 정전기 전압에 따른 정전기 전류를 보다 많이 흘릴 수 있다. 따라 서 폭 γ은 10㎛ 이상이 바람직하고, 20㎛ 이상 있으면 더욱 적합하다. 또한, 연장부(300)의 양방의 측면측에 γ를 확보하면 보다 효과가 향상된다.
또한, β을 확보한 후에 γ를 확보하는 것이 최적이지만, β가 불충분해도 γ를 확보함으로써 보호 소자의 효과가 향상된다.
도 21에는 제1 n+형 영역(201) 및 제2 n+형 영역(202)이 모두 5㎛ 이하인 경우(이하 c 구조로 칭함)의 전류 경로의 모식도를 도시한다.
c 구조는, b 구조에서의 제2 n+형 영역(202)의 폭 α2를, 제1 n+형 영역 α1과 동등하게 좁힌 구조로서, 상호 4㎛ 정도의 이격 거리로 대향 배치되며, 주위에 절연 영역(203)이 배치되어 있다. c 구조에서도, 제1 전류 경로 I1 및 제2 전류 경로 I2가 형성된다.
제1 전류 경로 I1은, 기판 표면으로부터 제1 및 제2 n+형 영역의 대향면 OS 사이 및 양 영역의 저면 부근 사이의 절연 영역(203)에 형성되며, 전자 전류 및 홀 전류의 경로로 된다.
제2 전류 경로 I2는, 제1 및 제2 n+형 영역보다 충분히 깊은 영역을 우회하여, 상호 양 영역의 대향면 OS와 반대측의 측면에 도달하여 형성된다. 즉, 제1 n+형 영역(201)도 제2 n+형 영역(202)도, 대향면 OS와 반대의 외측의 측면을 전류 경로로서 이용할 수 있어, 제1 전류 경로 I1보다 깊은 영역에 제2 전류 경로 I2가 형 성된다.
또한, 제1 n+형 영역(201)에, 도 22와 같이, 대향면 OS로부터 이격하는 방향으로 연장부(300a)를 형성하고, 연장부(300a)와 제2 n+형 영역(202)의 절연 영역에, 전도도 변조를 발생시키는 전자 전류 및 홀 전류의 경로가 되는 제3 전류 경로 I3을 형성해도 된다.
또한, 마찬가지로 제2 n+형 영역(202)에, 대향면 OS로부터 이격하는 방향으로 연장부(300b)를 형성하고, 연장부(300b)와 제1 n+형 영역(201)의 절연 영역에, 전도도 변조를 발생시키는 전자 전류 및 홀 전류의 경로가 되는 제3 전류 경로 I3을 형성해도 된다.
연장부(300a, 300b)는 어느 한쪽이어도 되고, 양 영역에 형성해도 된다. 또한, 도면에서는 이들을 대향면 OS로부터 이격하는 방향으로 굴곡시키고 있지만, 굴곡시키지 않고서 연장해도 된다. 이에 의해 도 22와 같이 전류 경로 I3이 형성되기 때문에, 전류값이 증가되어 보호 효과가 증대된다.
또한, β, γ, δ의 값은 상술한 값이 적합하지만, 그 이하이어도 a 구조와 비교하여 보다 큰 전류 경로를 확보할 수 있지만, 가능한 한 각 값을 확보하는 패턴으로 하는 쪽이 바람직하다.
즉, 보호 소자(200)를 구성하는 제1 n+형 영역(201)(c 구조인 경우에는 제2 n+형 영역(202)도) 주위의 절연 영역(203)에는, 제2 전류 경로 I2 또는 제3 전류 경로 I3을 저해하지 않도록 충분한 스페이스(β, γ)를 확보하고, 보호 소자(200)가 접속하는 피보호 소자나 다른 구성 요소 및 배선 등은, 제1 n+형 영역(201)으로부터 외측으로 10㎛ 정도 이상 이격하여 배치하면 된다. 또한, 칩 단부도 전류 경로를 저해하게 되기 때문에, 제1 n+형 영역(201)이 칩 단부에 배치되는 패턴인 경우에는, 칩 단부까지의 거리를 10㎛ 정도 이상 확보하면 된다.
보호 소자(200)의 패턴에 대하여, 도 6의 스위치 회로 장치를 참조하여 설명한다.
도 6의 스위치 회로 장치는, 공통 입력 단자 패드 I에 보호 소자(200)가 접속되어 있다. 또한, 각 전극 패드(70)의 주변에는 패드와 쇼트키 접합을 형성하는 주변 n+형 영역(150)이 배치되어 있다.
즉, 도 6에서, 저항 R1-1 및 R2-1을 각각 공통 입력 단자 패드 I에 근접하여 배치함으로써, 저항 R1-1, R2-1을 구성하는 n+형 영역과 주변 n+형 영역(150)의 이격 거리는 4㎛로 되며, 주위에 절연 영역(203)이 배치되어 보호 소자(200)로 된다. 저항 R1-1 및 R2-1의 일부가 제1 n+형 영역(201)이고, 공통 입력 단자 패드 I의 주변 n+형 영역(150)의 일부가 제2 n+형 영역(202)이다. 즉, 스위치 회로 장치의 제어 단자-공통 입력 단자 사이에 병렬로 보호 소자(200)를 접속한 것으로 된다.
이 패턴에서 저항 R1-1 및 R2-1의 폭이 α1이고, 이것을 5㎛ 이하로 한다. 또한, 도 6의 패턴은, 제2 n+형 영역(202)은 패드 하부 전면이 아니라 주변부만이다. 그러나, 상술한 바와 같이 이 패턴의 경우에는, 대향면 OS와 반대의 측면이 제2 전류 경로 I2로서 이용되지 않기 때문에, 이 경우 b 구조로 된다.
이 패턴에서, 제1 n+형 영역(201)이 되는 저항 R1-1, R2-1의 외측의 절연 영역(203)의 폭 β를 10㎛ 이상 확보하여, 다른 구성 요소를 배치한다. 이 패턴의 경우 β의 단은 제어 단자 패드 C1, C2의 주변 n+형 영역(150)으로 저항 R1-1, R2-1로부터의 거리를 10㎛ 이상 확보한다.
또한, β를 10㎛ 이상 확보할 수 없는 경우도 있으며, 그 만큼 전류 경로 I2에 흐르는 전류가 적어진다. 그 대책으로서는, 예를 들면 제1 n+형 영역(201)에 연장부를 형성하고, 연장부와 제2 n+형 영역(202) 사이의 절연 영역(203)에 제3 전류 경로 I3을 형성하면 된다.
도 6의 패턴에서는, 저항 R1-1 또는 R2-1을 굴곡한 연장부(300a)를 형성하고, 연장부(300a)로부터 칩 단의 방향으로, 절연 영역(203)의 폭(γ)을 10㎛ 이상 확보함으로써, 저항 R1-1 및 R2-1로부터 주변 n+형 영역(150)까지 칩 단부 방향을 우회하는 절연 영역(203)도 전류 경로 I3으로 된다.
즉, 제2 전류 경로 I2의 확보가 불충분해도, 제3 전류 경로 I3을 형성하여 정전기로부터 충분히 스위치 회로 장치의 제어 단자-공통 입력 단자 사이의 쇼트키 접합을 보호할 수 있다.
또한, 출력 단자 패드 O1과 저항 R1-2 및 출력 단자 패드 O2와 저항 R2-2로 구성하는 보호 소자(200)에 대해서도 마찬가지이다.
이와 같이, 본 실시예의 보호 소자(200)는, 제1 n+형 영역(201) 및 제2 n+형 영역의 적어도 어느 한쪽의 고농도 영역의 폭을 5㎛ 이하로 하고, 주위에 충분한 절연 영역(β, γ)을 확보하여, 피보호 소자가 되는 2단자 사이에 배치한다.
이상 절연 영역(203)이 GaAs인 경우를 예로 들어 설명하였지만, 절연 영역(203)은 상술과 같이 기판에 불순물을 주입·확산하여 절연화한 영역이어도 되고, 그 경우 실리콘 기판에서도 마찬가지로 실시할 수 있다.
이상으로 상술한 바와 같이, 본 발명에 따르면 이하의 수많은 효과가 얻어진다.
제1로서, 정전 파괴되기 쉬운, pn 접합 또는, 쇼트키 접합을 포함하는 FET의 특히 약한 접합으로 되는 전극 사이에, 고농도 영역-절연 영역-고농도 영역으로 되는 보호 소자를 접속함으로써, 외부로부터 인가되는 정전 에너지를 바이패스시킬 수 있다. 이에 의해 보호 소자 내부에서 정전 에너지가 방전되기 때문에, 보호 소자가 접속된 전극 사이에 이르는 정전 에너지가 감쇠하여, 정전 파괴로부터 FET를 보호할 수 있다.
제2로서, 피보호 소자의 단자로부터 동작 영역 상의 전극에 이르는 경로 도중에 보호 소자를 접속함으로써, 효과적으로, 동작 영역 상의 정전 파괴에 약한 접합을 정전 파괴로부터 보호할 수 있다.
제3으로서, 보호 소자가, IN, OUT 양 패드에 근접하고, 또한 정전 에너지가 인가되는 제어 단자 패드로부터 IN측, OUT측 모두 동일한 정도로 가까운 곳에 접속되어 있기 때문에, 정전 에너지를 가장 효과적으로 감쇠시킬 수 있어, IN-Ctl 사이, OUT-Ct1 사이의 양방의 정전 파괴 전압을 동일한 정도로 최대한 향상시킬 수 있다.
제4로서, 보호 소자는, 고농도 영역-절연 영역-고농도 영역으로 되며, pn 접합을 갖지 않기 때문에, 보호 소자 자체의 기생 용량이 거의 발생하지 않는다. 피보호 소자와 동일 기판에서 보호 소자를 형성하는 것이 가능하여, 기생 용량의 증가를 거의 수반하지 않고, 따라서 고주파 특성을 열화시키지 않아, 피보호 소자의 정전 파괴를 방지할 수 있다.
제5로서, 보호 소자는, 정전 에너지를 방전하는 면이, 수평면으로 되는 보호 다이오드와 달리, 수직면으로 되기 때문에, 칩 면적의 증대를 거의 초래하지 않고, 이것을 집적화할 수 있다.
제6으로서, 보호 소자(200)는, 보호 소자의 단자가 되는 제1 n+형 영역(201) 및 제2 n+형 영역의 적어도 어느 한쪽의 고농도 영역의 폭을 5㎛ 이하로 함으로써, 절연 영역(203)에 제2 전류 경로 I2가 형성되며, 전자 전류, 홀 전류, 재결합 모두 넓은 범위에 분포하여, 그 만큼 전도도 변조 효율이 높아진다.
제7로서, 제2 전류 경로 I2에 의해 전류가 넓은 범위에 걸쳐 흐르기 때문에 온도가 저하되고, 그 만큼 캐리어의 이동도가 향상되어, 더욱 전류가 증가된다.
제8로서, 제2 전류 경로 I2에 의해, 인가되는 정전기의 전압이 높아지면 높아질수록 전도도 변조 효율이 점점 더 향상되어, 전류 경로가 크게 넓어지기 때문에, 전도도 변조 효과를 자동 조정할 수 있다.
제9로서, 보호 소자의 한쪽의 단자로 되는 고농도 영역의 폭을 5㎛ 이하로 함으로써, 제1 전류 경로 I1도 정전기의 전압이 높아지면 높아질수록 보다 깊은 곳으로 전류가 흐르게 되어, 제2 전류 경로 I2와 마찬가지로 전도도 변조 효과를 자동 조정할 수 있다.
제10으로서, 제2 전류 경로 I2로 될 수 있는 절연 영역(203)을 충분히 확보함으로써, 정전 파괴 전압을 20배 이상 향상시킬 수 있다.
제11로서, b 구조에서는, 제1 n+형 영역(201)의 외측의 절연 영역(203) 폭 β를 10㎛ 이상 확보하면, 제2 전류 경로 I2를 보다 넓게 하여 전도도 변조 효율을 보다 상승시킬 수 있다. 구체적으로는 β를 25㎛ 확보하면 a 구조의 보호 소자에 비해 적어도 약 10배의 전류를 흘릴 수 있다.
제12로서, 칩 상의 배치에 의해, 충분한 β나 δ, 또는 대향면 OS 사이의 거리를 확보할 수 없는 경우에는, 제1 n+형 영역(201)에 연장부(300)를 형성하고, 연장부(300)와 다른 구성 요소 사이에 폭(γ) 10㎛ 이상의 절연 영역(203)을 확보하 고, 연장부(300)와 제2 n+형 영역(202) 사이에 전도도 변조 효율이 높은 전자 전류 및 홀 전류의 경로가 되는 제3 전류 경로 I3을 형성한다.
이에 의해, 연장부(300) 및 제2 n+형 영역(202) 사이에 보다 큰 전류 경로를 확보할 수 있다. 장치의 깊이 방향으로도 제3 전류 경로 I3이 형성되기 때문에, 깊이 방향의 전류도 증가한다.

Claims (32)

  1. 기판 상에 복수의 전극을 갖는 동작 영역과, 상기 전극과 접속하는 복수의 전극 패드를 갖는 소자와,
    1개의 상기 전극 패드로부터 복수의 경로로 연장되어 상기 동작 영역 상의 1개의 전극에 접속하는 접속 수단과,
    제1 고농도 영역과 제2 고농도 영역 사이에 절연 영역을 배치한 복수의 보호 소자를 구비하며,
    상기 각 경로 도중에서 상기 1개의 전극과 다른 상기 전극 사이에, 각각 적어도 1개씩 상기 보호 소자를 접속하여 상기 양 전극 사이의 정전 파괴 전압을 상기 보호 소자를 접속하기 전과 비교하여 20V 이상 향상시키는 것을 특징으로 하는 반도체 장치.
  2. 기판 상의 동작 영역 표면에 접속하는 게이트 전극, 소스 전극 및 드레인 전극과, 상기 각 전극과 접속하는 복수의 전극 패드를 갖는 소자와,
    1개의 상기 전극과 접속하는 상기 전극 패드로부터 복수의 경로로 연장되어 상기 동작 영역에 접속하는 접속 수단과,
    제1 고농도 영역과 제2 고농도 영역 사이에 절연 영역을 배치한 복수의 보호 소자를 구비하며,
    상기 각 경로 도중에서 상기 1개의 전극과 다른 상기 전극 사이에, 각각 적 어도 1개씩 상기 보호 소자를 접속하여 상기 양 전극 사이의 정전 파괴 전압을 상기 보호 소자를 접속하기 전과 비교하여 20V 이상 향상시키는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 복수의 보호 소자는, 상기 소자의 다른 전극과 접속하는 전극 패드와 각각 근접하여 배치하는 것을 특징으로 하는 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 제1 및 제2 고농도 영역의 적어도 한쪽은 금속 전극과 접속하고, 상기 금속 전극은 상기 소자의 전극과 접속하는 전극 패드 또는 상기 전극 패드에 접속하는 배선의 일부인 것을 특징으로 하는 반도체 장치.
  5. 제1항 또는 제2항에 있어서,
    복수의 상기 제1 고농도 영역은 상기 접속 수단과 접속하는 것을 특징으로 하는 반도체 장치.
  6. 제1항 또는 제2항에 있어서,
    복수의 상기 제2 고농도 불순물 영역은, 각각 상기 다른 전극과 접속하는 전극 패드의 주변에 형성된 제3 고농도 영역의 일부인 것을 특징으로 하는 반도체 장 치.
  7. 제1항 또는 제2항에 있어서,
    적어도 1개의 상기 접속 수단의 일부는 저항인 것을 특징으로 하는 반도체 장치.
  8. 제1항 또는 제2항에 있어서,
    복수의 상기 제1 고농도 영역은 상기 접속 수단의 일부인 것을 특징으로 하는 반도체 장치.
  9. 기판 상의 동작 영역 표면에 접속하는 소스 전극, 게이트 전극 및 드레인 전극 및 각 전극에 접속하는 전극 패드를 설치한 제1 및 제2 FET를 형성하고, 양 FET에 공통의 소스 전극 혹은 드레인 전극에 접속하는 단자를 공통 입력 단자로 하며, 양 FET의 드레인 전극 혹은 소스 전극에 접속하는 단자를 각각 제1 및 제2 출력 단자로 하고, 양 FET의 게이트 전극 중 어느 한쪽에 접속하는 단자를 각각 제1 및 제2 제어 단자로 하며, 상기 양 제어 단자에 제어 신호를 인가하여, 상기 양 제어 단자와 상기 게이트 전극을 접속하는 접속 수단인 저항을 통해 어느 한쪽의 FET를 도통시켜 상기 공통 입력 단자와 상기 제1 및 제2 출력 단자 중 어느 한쪽과 신호 경로를 형성하는 스위치 회로 장치와,
    적어도 1개의 상기 제어 단자와 접속하는 전극 패드로부터 복수의 경로로 연 장되어 상기 동작 영역 상의 상기 게이트 전극에 접속하는 접속 수단과,
    제1 고농도 영역과 제2 고농도 영역 사이에 절연 영역을 배치한 복수의 보호 소자를 구비하며,
    상기 복수의 각 경로 도중에서 각각 적어도 1개씩 상기 보호 소자를, 상기 게이트 전극-소스 전극 사이, 또는 상기 게이트 전극-드레인 전극 사이, 또는 그 양방에 접속하여, 상기 양 전극 사이의 정전 파괴 전압을 상기 보호 소자를 접속하기 전과 비교하여 20V 이상 향상시키는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서,
    상기 복수의 보호 소자는, 상기 공통 입력 단자와 접속하는 전극 패드 및 상기 제1 또는 제2 출력 단자와 접속하는 전극 패드와 각각 근접하여 배치하는 것을 특징으로 하는 반도체 장치.
  11. 제9항에 있어서,
    상기 제1 및 제2 고농도 영역의 적어도 한쪽은 금속 전극과 접속하고, 상기 금속 전극은 상기 스위치 회로 장치의 단자와 접속하는 전극 패드 또는 상기 전극 패드에 접속하는 배선의 일부인 것을 특징으로 하는 반도체 장치.
  12. 제9항에 있어서,
    복수의 상기 제1 고농도 영역은 상기 접속 수단과 접속하는 것을 특징으로 하는 반도체 장치.
  13. 제9항에 있어서,
    복수의 상기 제2 고농도 불순물 영역은, 각각 상기 공통 입력 단자와 접속하는 전극 패드 및 제1 또는 제2 출력 단자와 접속하는 전극 패드의 주변에 형성된 제3 고농도 영역의 일부인 것을 특징으로 하는 반도체 장치.
  14. 제9항에 있어서,
    상기 접속 수단의 일부는 저항인 것을 특징으로 하는 반도체 장치.
  15. 제9항에 있어서,
    복수의 상기 제1 고농도 영역은 상기 접속 수단의 일부인 것을 특징으로 하는 반도체 장치.
  16. 제1항 또는 제2항 또는 제9항에 있어서,
    상기 제1 고농도 불순물 영역은 2개의 측면을 갖고,
    상기 제2 고농도 불순물 영역은, 상기 제1 고농도 불순물 영역의 1개의 측면에 대향 배치되어 상기 제1 고농도 불순물 영역보다 그 폭이 충분히 넓고,
    상기 절연 영역은 상기 제1 및 제2 고농도 불순물 영역의 주위에 배치되며,
    상기 보호 소자는, 상기 제1 및 제2 고농도 불순물 영역의 대향면 사이 및 상기 양 영역의 저면 부근 사이의 상기 절연 영역에 형성되어 전자 전류 및 홀 전류의 경로가 되는 제1 전류 경로와,
    상기 제2 고농도 불순물 영역으로부터 상기 제1 및 제2 고농도 불순물 영역보다 충분히 깊은 영역을 우회하여 상기 제1 고농도 불순물 영역의 다른 측면에 이르는 상기 절연 영역에 형성되어 전자 전류 및 홀 전류의 경로가 되는 제2 전류 경로를 구비하는 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서,
    상기 제1 고농도 불순물 영역에 연장부를 형성하고, 상기 연장부와 상기 제2 고농도 불순물 영역 사이의 상기 절연 영역에, 전자 전류 및 홀 전류의 경로가 되는 제3 전류 경로를 형성하는 것을 특징으로 하는 반도체 장치.
  18. 제1항 또는 제2항 또는 제9항에 있어서,
    상기 제1 고농도 불순물 영역은 2개의 측면을 갖고,
    상기 제2 고농도 불순물 영역은 2개의 측면을 가지며 상기 제1 고농도 불순물 영역과 동등한 폭으로 상기 영역과 상호 1개의 측면을 대향 배치하며,
    상기 절연 영역은, 상기 제1 및 제2 고농도 불순물 영역 주위에 배치되고,
    상기 보호 소자는, 상기 제1 및 제2 고농도 불순물 영역의 대향면 사이 및 상기 양 영역의 저면 부근 사이의 상기 절연 영역에 형성되어 전자 전류 및 홀 전류의 경로가 되는 제1 전류 경로와,
    상기 제2 고농도 불순물 영역의 다른 측면으로부터 상기 제1 및 제2 고농도 불순물 영역보다 충분히 깊은 영역을 우회하여 상기 제1 고농도 불순물 영역의 다른 측면에 이르는 상기 절연 영역에 형성되어 전자 전류 및 홀 전류의 경로가 되는 제2 전류 경로를 구비하는 것을 특징으로 하는 반도체 장치.
  19. 제18항에 있어서,
    상기 제1 고농도 불순물 영역에 연장부를 형성하고, 상기 연장부와 상기 제2 고농도 불순물 영역 사이의 상기 절연 영역에, 전자 전류 및 홀 전류의 경로가 되는 제3 전류 경로를 형성하는 것을 특징으로 하는 반도체 장치.
  20. 제19항에 있어서,
    상기 제2 고농도 불순물 영역에 연장부를 형성하고, 상기 연장부와 상기 제1 고농도 불순물 영역 사이의 상기 절연 영역에, 전자 전류 및 홀 전류의 경로가 되는 제3 전류 경로를 형성하는 것을 특징으로 하는 반도체 장치.
  21. 제16항에 있어서,
    상기 제1 고농도 불순물 영역은 5㎛ 이하의 폭인 것을 특징으로 하는 반도체 장치.
  22. 제16항에 있어서,
    상기 제2 전류 경로는, 상기 제1 전류 경로보다 훨씬 높은 전도도 변조 효율을 갖는 것을 특징으로 하는 반도체 장치.
  23. 제16항에 있어서,
    상기 제2 전류 경로를 통과하는 전류값은, 상기 제1 전류 경로를 통과하는 전류값과 동등 이상인 것을 특징으로 하는 반도체 장치.
  24. 제16항에 있어서,
    제2 전류 경로는, 상기 제1 고농도 불순물 영역의 상기 다른 측면으로부터 10㎛ 이상의 폭을 확보하여 형성되는 것을 특징으로 하는 반도체 장치.
  25. 제16항에 있어서,
    상기 제2 전류 경로는, 상기 제1 및 제2 고농도 불순물 영역 바닥부로부터 깊이 방향으로 20㎛ 이상의 폭을 확보하여 형성되는 것을 특징으로 하는 반도체 장치.
  26. 제16항에 있어서,
    상기 제2 전류 경로는, 상기 정전기 에너지의 증가에 따라 전류 경로가 크게 넓어짐으로써 전도도 변조 효율이 향상되는 것을 특징으로 하는 반도체 장치.
  27. 제16항에 있어서,
    상기 제1 고농도 불순물 영역과 제2 고농도 불순물 영역 사이의 용량이 40 fF 이하이고, 상기 제1 및 제2 고농도 불순물 영역을 접속함으로써, 접속 전과 비교하여 정전 파괴 전압이 10배 이상 향상되는 것을 특징으로 하는 반도체 장치.
  28. 제17항에 있어서,
    상기 제3 전류 경로는, 상기 제1 전류 경로보다 훨씬 높은 전도도 변조 효율을 갖는 것을 특징으로 하는 반도체 장치.
  29. 제17항에 있어서,
    상기 제3 전류 경로는, 상기 연장부의 측면으로부터 10㎛ 이상의 폭을 확보하여 형성되는 것을 특징으로 하는 반도체 장치.
  30. 제17항에 있어서,
    상기 제3 전류 경로는, 상기 정전기 에너지의 증가에 따라 전류 경로가 크게 넓어짐으로써 전도도 변조 효율이 향상되는 것을 특징으로 하는 반도체 장치.
  31. 제1항 또는 제2항 또는 제9항 중 어느 한 항에 있어서,
    상기 절연 영역은, 상기 제1 및 제2 고농도 불순물 영역 주위에 접촉하여 배치되며,
    상기 제1 및 제2 고농도 불순물 영역의 적어도 한쪽에서, 상기 양 고농도 불순물 영역이 대향하는 면과 반대측의 상기 절연 영역을 10㎛ 이상 확보하는 것을 특징으로 하는 반도체 장치.
  32. 제1항 또는 제2항 또는 제9항 중 어느 한 항에 있어서,
    상기 절연 영역은, 상기 제1 및 제2 고농도 불순물 영역의 주위에 접촉하여 배치되며,
    상기 제1 및 제2 고농도 불순물 영역이 대향하는 면의 연장 방향으로 상기 절연 영역을 10㎛ 이상 확보하는 것을 특징으로 하는 반도체 장치.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2003264389A1 (en) * 2002-09-09 2004-03-29 Sanyo Electric Co., Ltd. Protective device
JP4535668B2 (ja) * 2002-09-09 2010-09-01 三洋電機株式会社 半導体装置
JP2004260139A (ja) * 2003-02-06 2004-09-16 Sanyo Electric Co Ltd 半導体装置
JP2005353992A (ja) * 2004-06-14 2005-12-22 Sanyo Electric Co Ltd 化合物半導体装置およびその製造方法
JP4939750B2 (ja) * 2004-12-22 2012-05-30 オンセミコンダクター・トレーディング・リミテッド 化合物半導体スイッチ回路装置
JP4939749B2 (ja) * 2004-12-22 2012-05-30 オンセミコンダクター・トレーディング・リミテッド 化合物半導体スイッチ回路装置
JP4939748B2 (ja) * 2004-12-22 2012-05-30 オンセミコンダクター・トレーディング・リミテッド 化合物半導体スイッチ回路装置
JP2006310512A (ja) * 2005-04-28 2006-11-09 Sanyo Electric Co Ltd 化合物半導体スイッチ回路装置
TW200642268A (en) * 2005-04-28 2006-12-01 Sanyo Electric Co Compound semiconductor switching circuit device
US7470958B2 (en) * 2005-07-28 2008-12-30 Panasonic Corporation Semiconductor device
JP5147169B2 (ja) * 2005-08-09 2013-02-20 オンセミコンダクター・トレーディング・リミテッド スイッチ回路装置
KR101316791B1 (ko) * 2007-01-05 2013-10-11 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 액정 표시 장치, 박막트랜지스터 기판의 제조 방법
JP5403903B2 (ja) * 2007-12-04 2014-01-29 ルネサスエレクトロニクス株式会社 半導体装置、その製造方法、および当該半導体装置を用いた信号送受信方法
JP5525736B2 (ja) * 2009-02-18 2014-06-18 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置及びその製造方法
CN105280632B (zh) * 2015-09-18 2018-06-05 京东方科技集团股份有限公司 一种静电防护电路及显示装置
US10487545B2 (en) 2016-03-03 2019-11-26 Dan Raz Ltd. Latch arrangement having a stop latch
RU2654352C1 (ru) * 2017-01-20 2018-05-17 Федеральное государственное унитарное предприятие "Ростовский-на-Дону научно-исследовательский институт радиосвязи" (ФГУП "РНИИРС") Трёхэлектродный полупроводниковый прибор
US10630072B2 (en) * 2017-12-28 2020-04-21 Texas Instruments Incorporated Voltage protection circuit
CN111587538B (zh) * 2018-01-11 2022-03-11 株式会社村田制作所 开关模块
CN109063289B (zh) * 2018-07-19 2022-12-30 北京顿思集成电路设计有限责任公司 半导体器件的评估方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06177330A (ja) * 1992-12-01 1994-06-24 Sharp Corp 半導体装置
JP2000294778A (ja) 1999-04-09 2000-10-20 Rohm Co Ltd 半導体装置
KR20000076814A (ko) * 1999-03-12 2000-12-26 니시무로 타이죠 반도체장치
US6462383B1 (en) 1999-01-20 2002-10-08 Nec Corporation Semiconductor device with embedded protection element
JP2002359256A (ja) 2001-05-31 2002-12-13 Fujitsu Ltd 電界効果型化合物半導体装置

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4387386A (en) * 1980-06-09 1983-06-07 The United States Of America As Represented By The Secretary Of The Army Microwave controlled field effect switching device
US4339285A (en) * 1980-07-28 1982-07-13 Rca Corporation Method for fabricating adjacent conducting and insulating regions in a film by laser irradiation
US4843440A (en) * 1981-12-04 1989-06-27 United States Of America As Represented By The Administrator Of The National Aeronautics & Space Administration Microwave field effect transistor
GB2137412B (en) * 1983-03-15 1987-03-04 Standard Telephones Cables Ltd Semiconductor device
DE3334167A1 (de) * 1983-09-21 1985-04-04 Siemens AG, 1000 Berlin und 8000 München Halbleiterdiode
US4626802A (en) * 1984-12-24 1986-12-02 Motorola, Inc. GaAs FET oscillator noise reduction circuit
JPS61292965A (ja) * 1985-06-21 1986-12-23 Hitachi Ltd 半導体集積回路装置
JPH07120672B2 (ja) * 1986-01-28 1995-12-20 日本電気株式会社 半導体装置
US4965863A (en) * 1987-10-02 1990-10-23 Cray Computer Corporation Gallium arsenide depletion made MESFIT logic cell
JP2723936B2 (ja) * 1988-12-16 1998-03-09 株式会社日立製作所 半導体素子
JP2864841B2 (ja) * 1992-02-04 1999-03-08 三菱電機株式会社 高周波高出力トランジスタ
US5374899A (en) * 1993-11-10 1994-12-20 Itt Corporation Self biased power amplifier employing FETs
JP3169775B2 (ja) 1994-08-29 2001-05-28 株式会社日立製作所 半導体回路、スイッチ及びそれを用いた通信機
JP2576433B2 (ja) * 1994-12-14 1997-01-29 日本電気株式会社 半導体装置用保護回路
JPH08236549A (ja) * 1995-03-01 1996-09-13 Oki Electric Ind Co Ltd 半導体装置
US5559363A (en) * 1995-06-06 1996-09-24 Martin Marietta Corporation Off-chip impedance matching utilizing a dielectric element and high density interconnect technology
US5654860A (en) * 1995-08-16 1997-08-05 Micron Technology, Inc. Well resistor for ESD protection of CMOS circuits
US5932917A (en) * 1996-04-19 1999-08-03 Nippon Steel Corporation Input protective circuit having a diffusion resistance layer
WO1997045877A1 (fr) * 1996-05-31 1997-12-04 Hitachi, Ltd. Dispositif semi-conducteur et sa fabrication
US5789799A (en) * 1996-09-27 1998-08-04 Northern Telecom Limited High frequency noise and impedance matched integrated circuits
KR19980043416A (ko) 1996-12-03 1998-09-05 문정환 이에스디(esd) 보호 회로
US5821827A (en) * 1996-12-18 1998-10-13 Endgate Corporation Coplanar oscillator circuit structures
KR100205609B1 (ko) 1997-01-06 1999-07-01 윤종용 정전기 보호 소자
US5841184A (en) * 1997-09-19 1998-11-24 The Whitaker Corporation Integrated emitter drain bypass capacitor for microwave/RF power device applications
JPH11220093A (ja) 1998-01-29 1999-08-10 Sanyo Electric Co Ltd 半導体集積回路
US6265756B1 (en) * 1999-04-19 2001-07-24 Triquint Semiconductor, Inc. Electrostatic discharge protection device
JP3831575B2 (ja) * 2000-05-15 2006-10-11 三洋電機株式会社 化合物半導体スイッチ回路装置
US6580107B2 (en) * 2000-10-10 2003-06-17 Sanyo Electric Co., Ltd. Compound semiconductor device with depletion layer stop region
AU2003264389A1 (en) * 2002-09-09 2004-03-29 Sanyo Electric Co., Ltd. Protective device
JP4535668B2 (ja) * 2002-09-09 2010-09-01 三洋電機株式会社 半導体装置
JP4236442B2 (ja) * 2002-10-17 2009-03-11 三洋電機株式会社 スイッチ回路装置
JP2004260139A (ja) * 2003-02-06 2004-09-16 Sanyo Electric Co Ltd 半導体装置
JP4128091B2 (ja) * 2003-02-20 2008-07-30 三洋電機株式会社 スイッチ回路装置
JP2005340550A (ja) * 2004-05-28 2005-12-08 Sanyo Electric Co Ltd 半導体装置
JP2005353991A (ja) * 2004-06-14 2005-12-22 Sanyo Electric Co Ltd 半導体装置
JP2005353993A (ja) * 2004-06-14 2005-12-22 Sanyo Electric Co Ltd 化合物半導体装置およびその製造方法
JP2005353992A (ja) * 2004-06-14 2005-12-22 Sanyo Electric Co Ltd 化合物半導体装置およびその製造方法
JP4939750B2 (ja) * 2004-12-22 2012-05-30 オンセミコンダクター・トレーディング・リミテッド 化合物半導体スイッチ回路装置
JP4939749B2 (ja) * 2004-12-22 2012-05-30 オンセミコンダクター・トレーディング・リミテッド 化合物半導体スイッチ回路装置
JP4939748B2 (ja) * 2004-12-22 2012-05-30 オンセミコンダクター・トレーディング・リミテッド 化合物半導体スイッチ回路装置
JP2006310512A (ja) * 2005-04-28 2006-11-09 Sanyo Electric Co Ltd 化合物半導体スイッチ回路装置
TW200642268A (en) * 2005-04-28 2006-12-01 Sanyo Electric Co Compound semiconductor switching circuit device
JP5112620B2 (ja) * 2005-05-31 2013-01-09 オンセミコンダクター・トレーディング・リミテッド 化合物半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06177330A (ja) * 1992-12-01 1994-06-24 Sharp Corp 半導体装置
US6462383B1 (en) 1999-01-20 2002-10-08 Nec Corporation Semiconductor device with embedded protection element
KR20000076814A (ko) * 1999-03-12 2000-12-26 니시무로 타이죠 반도체장치
JP2000294778A (ja) 1999-04-09 2000-10-20 Rohm Co Ltd 半導体装置
JP2002359256A (ja) 2001-05-31 2002-12-13 Fujitsu Ltd 電界効果型化合物半導体装置

Also Published As

Publication number Publication date
TWI236215B (en) 2005-07-11
JP2004260139A (ja) 2004-09-16
KR20040071601A (ko) 2004-08-12
US7262470B2 (en) 2007-08-28
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TW200417144A (en) 2004-09-01
US20040222469A1 (en) 2004-11-11
CN1519927A (zh) 2004-08-11

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