CN1519927A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN1519927A
CN1519927A CNA2004100040109A CN200410004010A CN1519927A CN 1519927 A CN1519927 A CN 1519927A CN A2004100040109 A CNA2004100040109 A CN A2004100040109A CN 200410004010 A CN200410004010 A CN 200410004010A CN 1519927 A CN1519927 A CN 1519927A
Authority
CN
China
Prior art keywords
electrode
zone
concentration dopant
current path
current
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004100040109A
Other languages
English (en)
Other versions
CN1326240C (zh
Inventor
dzҰ�ӷ�
浅野哲郎
榊原干人
平井利和
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Publication of CN1519927A publication Critical patent/CN1519927A/zh
Application granted granted Critical
Publication of CN1326240C publication Critical patent/CN1326240C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/38—Transceivers, i.e. devices in which transmitter and receiver form a structural unit and in which at least one part is used for functions of transmitting and receiving
    • H04B1/40—Circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01R—ELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
    • H01R31/00—Coupling parts supported only by co-operation with counterpart
    • H01R31/06—Intermediate parts for linking two coupling parts, e.g. adapter
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04M—TELEPHONIC COMMUNICATION
    • H04M1/00—Substation equipment, e.g. for use by subscribers
    • H04M1/60—Substation equipment, e.g. for use by subscribers including speech amplifiers
    • H04M1/6033—Substation equipment, e.g. for use by subscribers including speech amplifiers for providing handsfree use or a loudspeaker mode in telephone sets
    • H04M1/6041—Portable telephones adapted for handsfree use
    • H04M1/6058—Portable telephones adapted for handsfree use involving the use of a headset accessory device connected to the portable telephone
    • H04M1/6066—Portable telephones adapted for handsfree use involving the use of a headset accessory device connected to the portable telephone including a wireless connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12036—PN diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13063—Metal-Semiconductor Field-Effect Transistor [MESFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种半导体装置，可以解决在微波FET中，内在的肖特基接合电容或pn结电容小，这些接合对静电的防护弱。但是在微波器件中，通过连接保护二极管导致寄生电容增加，带来高频特性恶化而不能采用该方法的问题。本发明的半导体装置并联设置2条从栅极电极焊盘开始到工作区域上的施加电极的路径，1条通过源极电极焊盘附近，另1条通过漏极电极附近，通过在各个接近的部分将保护元件连接在栅极电极－源极电极间、栅极电极－漏极电极间，可以使FET的静电破坏电压从100V左右提高到700V。

Description

半导体装置
技术领域
本发明涉及半导体装置，特别涉及使静电破坏电压大幅度提高的半导体装置。
背景技术
从卫星广播接收机的出现开始的一般民用微波机器市场，由于便携电话的世界性的普及而一举扩大，现在，无线宽带用途的市场真正开始。在这些市场中，主要使用适合微波使用的镓·砷(GaAs)器件和将以往的Si设备精细化、立体结构化，谋求了低寄生电容化、低寄生电阻化Si微波器件。
图23是表示化合物半导体开关电路装置的电路图。第1FET1和第2FET2的源极电极(或漏极电极)连接到公共输入端子IN，FET1和FET2的栅极电极分别通过电阻R1、R2连接到第1和第2控制端子Ctl-1、Ctl-2，这样FET1和FET2的漏极电极(或源极电极)与第1和第2输出端子OUT1、OUT2连接。施加到第1和第2控制端子Ctl-1、Ctl-2的控制信号是互补信号，施加H电平信号的一侧的FET导通(ON)，施加到公共输入端子IN的输入信号传送到任一方的输出端子。电阻R1、R2分别具有10KΩ电阻值，对于成为交流接地的控制端子Ctl-1、Ctl-2的直流电位，通过栅极电极以防止高频信号漏出为目的进行配置。
图24表示将该化合物半导体开关电路装置集成化后的化合物半导体芯片的1例。
将在GaAs衬底上进行开关的FET1和FET2配置在中央部，电阻R1、R2连接到各FET的栅极电极。而且与公共输入端子IN、输出端子OUT1、OUT2、控制端子Ctl-1、Ctl-2对应的焊盘(pad)设置在衬底的周围。另外，以虚线表示的第2层的布线是在形成各FET的栅极电极的同时形成的栅极金属层(Ti/Pt/Au)20，以实线表示的第3层的布线是进行生成各元件的连接和焊盘的焊盘金属层((Ti/Pt/Au)30。与第1层衬底欧姆(ohmic)接触的欧姆金属层(AuGe/Ni/Au)生成各FET的源极电极、漏极电极和各电阻两端的取出电极，在图11中因为与焊盘金属层重叠，所以来图示。
在图24中表示的FET1在以一点划线包围的长方形的工作区域12中生成。从下侧伸出的梳齿状的3个第3层的焊盘金属层30是连接到输出端子OUT1的源极电极13(或漏极电极)，在它下面有由第1层欧姆金属层10形成的源极电极14(或漏极电极)。另外，从上侧伸出的梳齿状的3个第3层的焊盘金属层30是连接到公共输入端子IN的漏极电极15(或源极电极)，在它下面有由第1层欧姆金属层形成的漏极电极14(或源极电极)。该两电极以梳齿咬合的形状配置，在这之间由第2层栅极金属层20生成的栅极电极17在工作区域12上被配置为5个梳齿形状。另外，从上侧伸出的正中的梳齿的漏极电极15(或源极电极)与FET1和FET2共用，有助于进一步小型化。这里，所说的栅极宽度为600μm的意思是各FET的梳齿状的栅极电极17的栅极宽度的总和分别为600μm。
如上所述，在以往的开关电路装置中，没有特别的保护静电破坏的对应措施(例如，特愿2000-141387号说明书)。
图25表示测试的图24中表示的开关电路装置的静电破坏电压的结果。这里，静电破坏电压的测试，按以下的条件进行。在220pF的试验用电容器的两端施加试验用电压，在试验用电容器中积累了电荷以后，切断用于施加电压的布线。之后，试验用电容器中积累的电荷以不附加电阻分量和电感分量的状态向被试验元件(FET)的两端放电，之后测试FET是否破坏。如果没有破坏，则每次提高10V施加电压进行重复试验，将到达FET破坏的最开始的施加电压作为静电破坏电压的测试结果。
由该图可知，因为以往没有实施用于提高静电破坏电压的对策，所以特别施加控制信号的公共输入端子IN-控制端子Ctl-1间、公共输入端子IN-控制端子Ctl-2间的静电破坏电压最低都只有140V。
另外，根据静电破坏电压是哪个端子间的值而有差异。虽然决定该静电破坏电压的详细的机构还不明确，但在开关电路装置中，表示最低静电破坏电压的2端子间的值，一般来说如上所述在约100V以下，在操作中需要细心地注意。即，成为最低静电破坏电压的端子间的值，成为该元件全部静电破坏电压的控制值，所以提高该端子间的静电破坏电压成为课题。
另外，不限于该例，这些微波通信用器件与其他的音响用、图像用、电源用器件不同，这些器件中，内在的肖特基(Schottky)接合或pn结电容小，存在这些接合对静电来说防护弱的问题。
一般来说，为了在静电中保护器件，考虑在设备内在的容易被静电破坏的pn结、肖特基接合的两端，并联连接静电破坏保护二极管的方法。但是，在微波器件中，因为连接保护二极管带来寄生电容的增加，导致高频特性恶化，因此不能采用该方法。
发明内容
本发明是针对上述各种情况提出的解决方案，第1方案是一种半导体装置，包括：在衬底上具有多个电极的工作区域和与所述电极连接的多个电极焊盘的元件；连接部件，与从一个所述电极焊盘以多个路径延伸的所述工作区域上的1个电极连接；多个保护元件，在第1高浓度区域和第2高浓度区域之间配置绝缘区域，在所述各路径途中的所述1个电极和其他的所述电极之间，分别连接至少每次1个所述保护元件，将该两电极间的静电破坏电压与连接所述保护元件之前进行比较，使之提高20V以上。
第2方案是一种半导体装置，包括：具有连接到衬底上的工作区域表面的栅极电极、源极电极和漏极电极和与所述各电极连接的多个的电极焊盘的元件；连接部件，和从与一个所述电极连接的所述电极焊盘以多个路径延伸的所述工作区域连接；多个保护元件，在第1高浓度区域和第2高浓度区域之间配置绝缘区域，在所述各路径途中的所述1个电极和其他的所述电极之间，分别连接至少每次1个所述保护元件，将该两电极间的静电破坏电压与连接所述保护元件之前进行比较，使之提高20V以上。
另外，所述多个保护元件和与所述元件的其他的电极连接的电极焊盘分别接近地配置。
另外，所述第1和第2高浓度区域的至少一方与金属电极连接，所述金属电极是与所述元件的电极连接的电极焊盘或与该电极焊盘连接的布线的一部分。
另外，多个所述第1高浓度区域与所述连接部件连接。
另外，多个所述第2高浓度掺杂区域是设置在分别与所述其他电极连接的电极焊盘的周边的第3高浓度区域的一部分。
另外，至少一个所述连接部件的一部分是电阻。
另外，多个所述第1高浓度区域是所述连接部件的一部分。
第3方案是一种半导体装置，包括：开关电路装置，形成设置了与衬底上的工作区域表面连接的源极电极、栅极电极、漏极电极和与各电极连接的电极焊盘的第1和第2FET，将连接到该两个FET公共的源极电极或漏极电极的端子作为公共输入端子，将连接到该两个FET的漏极电极或源极电极的端子分别作为第1和第2输出端子，将连接到两FET的栅极电极的任意一个的端子分别作为第1和第2控制端子，向所述两控制端子施加控制信号，通过与所述两控制端子和所述栅极电极连接的连接部件的电阻，使任意一方的FET导通，形成所述公共输入端子和所述第1和第2输出端子的任意一方的信号路径，连接部件，从至少与1个所述控制端子连接的电极焊盘以多个路径延伸的所述工作区域上的所述栅极电极连接；多个保护元件，在第1高浓度区域和第2高浓度区域之间配置绝缘区域，在所述多个各路径途中，分别每次1个将所述保护元件连接到所述栅极电极-源极电极之间、或所述栅极电极-漏极电极之间、或连接到前面所述的两个之间，将该两电极间的静电破坏电压与连接所述保护元件之前进行比较，使之提高20V以上。
另外，所述多个保护元件分别和与所述公共输入端子连接的电极焊盘和所述第1和第2输出端子连接的电极焊盘接近配置。
另外，所述第1和第2高浓度区域的至少一方与金属电极连接，所述金属电极是与所述开关电路装置的端子连接的电极焊盘或与该电极焊盘连接的布线的一部分。
另外，多个所述第1高浓度区域与所述连接部件连接。
另外，多个所述第2高浓度掺杂区域，是在分别与所述公共输入端子连接的电极焊盘和与第1或第2输出端子连接的电极焊盘的周边设置的第3高浓度区域的一部分。
另外，所述连接部件的一部分是电阻。
另外，多个所述第1高浓度区域是所述连接部件的一部分。
另外，所述第1高浓度掺杂区域有2个侧面，所述第2高浓度掺杂区域相对所述第1高浓度掺杂区域的1个侧面配置，比该第1高浓度掺杂区域的宽度更宽，所述绝缘区域配置在所述第1和第2高浓度掺杂区域的周围，所述保护元件包括在所述第1和第2高浓度掺杂区域的相对面间和该两区域的底面附近间的所述绝缘区域中形成并成为电子电流和和霍尔电流的路径的第1电流路径，以及在从所述第2高浓度掺杂区域迂回经过比所述第1和第2高浓度掺杂区域还深的区域，到达所述第1高浓度掺杂区域的其他侧面的所述绝缘区域中生成并成为电子电流和和霍尔电流的路径的第2电流路径。
另外，在所述第1高浓度掺杂区域中设置延伸部，在该延伸部和所述第2高浓度掺杂区域间的所述绝缘区域中，形成成为电子电流和霍尔电流的路径的第3电流路径。
另外，所述第1高浓度掺杂区域有2个侧面，所述第2高浓度掺杂区域有2个侧面，并且以与所述第1高浓度掺杂区域同样的宽度来和该区域相互相对配置1个侧面，所述绝缘区域配置在所述第1和第2高浓度掺杂区域的周围，所述保护元件包括在所述第1和第2高浓度掺杂区域的相对面间和该两区域的底面附近间的所述绝缘区域中生成并成为电子电流和和霍尔电流的路径的第1电流路径，以及在从所述第2高浓度掺杂区域的其他侧面迂回经过比所述第1和第2高浓度掺杂区域还深的区域，到达所述第1高浓度掺杂区域的其他侧面的所述绝缘区域中生成并成为电子电流和和霍尔电流的路径的第2电流路径。
另外，在所述第1高浓度掺杂区域中设置延伸部，在该延伸部和所述第2高浓度掺杂区域间的所述绝缘区域中，生成成为电子电流和霍尔电流的路径的第3电流路径。
另外，在所述第2高浓度掺杂区域中设置延伸部，在该延伸部和所述第1高浓度掺杂区域间的所述绝缘区域中，生成成为电子电流和霍尔电流的路径的第3电流路径。
另外，所述第1高浓度掺杂区域是5μm以下的宽度。
另外，所述第2电流路径有比所述第1电流路径高得多的传导率调制效率。
另外，通过所述第2电流路径的电流值，在通过所述第1电流路径的电流值以上。
另外，第2电流路径在确保从所述第1高浓度掺杂区域的所述其他侧面开始10μm的宽度后形成。
另外，所述第2电流路径在确保从所述第1和第2高浓度掺杂区域底部开始深度方向20μm以上的宽度后生成。
另外，所述第2电流路径通过随着所述静电能量的增加而扩大电流路径来提高传导率调制效率。
另外，所述第1高浓度掺杂区域和第2高浓度掺杂区域间的电容在40fF以下，通过连接所述第1和第2高浓度掺杂区域，与连接前相比，静电破坏电压提高10倍以上。
另外，所述第3电流路径有比所述第1电流路径高得多的传导率调制效率。
另外，所述第3电流路径在确保从所述延伸部的侧面开始10μm以上的宽度后生成。
另外，所述第3电流路径通过随着所述静电能量的增加而扩大电流路径来提高传导率调制效率。
另外，所述绝缘区域与所述第1和第2高浓度掺杂区域的周围接触配置，在所述第1和第2高浓度掺杂区域的至少一方中，所述两高浓度掺杂区域确保相对的面和相反侧的所述绝缘区域在10μm以上。
另外，所述绝缘区域与所述第1和第2高浓度掺杂区域的周围接触配置，所述第1和第2高浓度掺杂区域在相对的面的延伸方向上确保所述绝缘区域在10μm以上。
如以上详述的那样，按照本发明可以得到以下各种效果。
第1，在包括容易静电破坏的pn结或肖特基接合的FET的特别脆弱的接合的电极间，通过连接高浓度区域-绝缘区域-高浓度区域组成的保护元件，可以使由外部施加的静电能量旁路。由此在保护元件内部静电能量放电，所以到达保护元件连接的电极间的静电能量衰减，可以在静电破坏下保护FET。
第2，从被保护元件的端子到工作区域上的电极的路径途中，通过连接保护元件，可以有效地在静电破坏中保护对静电破坏防护弱的接合。
第3，保护元件接近IN、OUT两个焊盘，并且从施加静电能量的控制端子焊盘连接到与IN侧、OUT侧同等程度接近的地方，所以可以使静电能量得到最有效的衰减，可以同程度地最大限度地提高IN-Ctl间、OUT-Ctl间两方面的静电破坏电压。
第4，保护元件由高浓度区域-绝缘区域-高浓度区域组成，没有pn结，所以几乎不产生保护元件自身的寄生电容。可以与被保护元件在同一衬底上制作保护元件，基本上不伴随寄生电容的增加，因此不会使高频特性恶化，可以防止被保护元件的静电破坏。
第5，保护元件放电静电能量的面与成水平面的保护二极管不同，是成垂直面，所以基本上不会导致芯片面积的增大，可以将其集成化。
第6，保护元件200通过将成为保护元件的第1n+型区域201和第2n+型的至少任意一方的高浓度区域的宽度设为5μm以下，在绝缘区域203中生成第2电流路径I2，电子电流、霍尔电流、再结合的任意一个都在宽范围内分布，其分传导率调制效率变高。
第7，通过第2电流路径I2电流在宽范围内流过，所以温度降低，该部分载流子的移动度升高，进而增加电流。
第8，通过第2电流路径I2，施加的静电的电压越高，传导率调制效率越升高，电流路径扩大，所以可以自动调节传导率调制效果。
第9，通过将成为保护元件一方的端子的高浓度区域的宽度设为5μm以下，第1电流路径I1也是静电电压越高电流在越深的地方流过，可以和第2电流路径I2同样自动调整传导率调制效果。
第10，通过充分保证成为第2电流路径I2的绝缘区域203，可以使静电破坏电压提高20倍以上。
第11，在b结构中，如果确保第1n+型区域201的外侧的绝缘区域203宽度β在10μm以上，则可以使第2电流路径I2更宽，传导率调制效率更上升。具体来说，如果确保β为25μm，则与比a结构的保护元件相比至少可以流过约10倍的电流。
第12，通过芯片上的配置，在不能充分确保β和δ，或相对面OS间的距离时，在第1n+型区域201中设置延伸部300，确保延伸部300和其他的结构要素之间的宽度(γ)10μm以上的绝缘区域203，形成成为延伸部300和第2n+型区域202间传导率调制效率高的电子电流和霍尔电流的路径的第3电流路径I3。
由此，通过延伸部300和第2n+型区域202的间隔可以确保大的电流路径。在装置的深度方向上也形成第3电流路径I3，所以在深度方向上的电流也增加。
附图说明
图1是用于说明本发明的电路概要图。
图2是用于说明本发明的概略图。
图3是用于说明本发明的断面图。
图4是用于说明本发明的断面图。
图5是用于说明本发明的断面图。
图6是用于说明本发明的平面图。
图7是用于说明本发明的断面图。
图8是用于说明本发明的特性图。
图9是本发明的器件模拟的断面模型图。
图10是本发明的电子电流密度分布图。
图11是本发明的霍尔电流密度分布图。
图12是本发明的再结合密度分布图。
图13是本发明的(A)a结构的电流路径概要图，(B)b结构的电流路径概要图。
图14是本发明的电流-电压特性图。
图15是本发明的模拟结果。
图16是本发明的(A)模拟结果，(B)模拟结果，(C)b结构的电流路径概要图。
图17是本发明的模拟结果。
图18是本发明的(A)平面概要图，(B)模拟结果。
图19是本发明的(A)断面概要图，(B)模拟结果。
图20是本发明的(A)平面概要图，(B)模拟结果。
图21是本发明的c结构的电流路径概要图。
图22是本发明的平面概要图。
图23是用于说明现有例的等价电路图。
图24是用于说明现有例的平面图。
图25是用于说明现有例的特性图。
具体实施方式
使用图1到图22详细说明本发明的实施例。
图1是表示被保护元件的化合物半导体开关电路装置100的电路图。第1FET1和第2FET2的源极电极(或漏极电极)连接到公共输入端子IN，FET1和FET2的栅极分别通过电阻器R1、R2连接到第1和第2控制端子Ctl-1、Ctl-2，这样，FET1和FET2的漏极电极(或源极电极)被连接到第1和第2的输出端子OUT1、OUT2。施加到第1和第2的控制端子Ctl-1、Ctl-2的控制信号是互补信号，施加了H电平信号侧的FET导通，使得向任意一方的输出端子传送施加到公共输入端子IN的输入信号。
电阻器R1、R2对于交流接地的控制端子Ctl-1、Ctl-2的直流电位通过栅极电极配置，目的是防止高频信号漏出。另外，虽然在后面叙述，但各电阻器R1、R2在从控制端子Ctl-1、Ctl-2开始的多个路径中延伸，连接到FET1和FET2的栅极电极。在本实施例中，例如设其路径为2个，从控制端子Ctl-1开始电阻器R1-1、R1-2延伸并连接到FET1的栅极电极，从控制端子Ctl-2开始电阻器R2-1、R2-2延伸并连接到FET2的栅极电极。
图1(A)中表示的电路是在图10表示的使用了GaAs FET的称为SPDT(Single Pole Double Throw)的化合物半导体开关电路装置的2个FET的栅极-源极电极和栅极-漏极电极之间，连接了保护元件200。控制端子Ctl-1连接到FET1的栅极电极，控制端子Ctl-2连接到FET2的栅极电极，Ctl-1和IN之间、Ctl-2和IN之间、Ctl-1和OUT1之间以及Ctl-2和OUT2之间分别连接保护元件200。
图1(B)是将图1(A)中的FET部分转换成内部等价电路的图。在GaAs MESFET100中，在考虑静电破坏电压时，栅极肖特基接合是反偏置状态。即，这时的等价电路成为栅极电极G-源极电极S之间以及栅极电极G-漏极电极D之间连接肖特基势垒二极管115的电路。
在静电破坏下的保护，可以通过减轻施加在弱接合的栅极电极105的肖特基接合上的静电能量进行。这里，在本实施例中，MESFET100的2电极间连接上述的保护元件200，对于对应的从2电极间施加的静电能量，通过设置用于将其一部分放电的成为旁路的路径，可以在静电破坏下保护弱的接合。
这里利用图2说明保护元件200。
图2是表示保护元件的概要图。
在本说明书中的保护元件200如图所示，是在靠近的第1高浓度掺杂区域201和第2高浓度掺杂区域202的2端子间设置了绝缘区域203的元件。第1和第2高浓度掺杂区域201、202通过在衬底101中进行离子注入和扩散来设置。在本说明书中，以下将这些高浓度掺杂区域作为第1n+型区域201和第2n+型区域202进行说明。第1和第2n+型区域201、202设置为使静电能量通过的距离，例如离开4μm左右，其掺杂浓度总共在1×1017cm-3以上。另外，第1和第2n+型区域201、202之间，接触设置绝缘区域203。这里所说的绝缘区域203不是对电完全绝缘，而是半绝缘性衬底的一部分或向衬底101中离子注入掺杂物并绝缘化后的绝缘化区域。而且，绝缘区域203的掺杂浓度最好在1×1014cm-3以下，电阻率在1×103Ωcm以上。
绝缘区域203的两端接触设置第1和第2n+型区域201、202，如果第1和第2n+型区域201、202的间隔距离是4μm左右，则可以将朝向第1和第2n+型区域201、202分别连接的被保护元件的2电极间、由外部施加的静电能量通过绝缘区域203放电。
该2个n+型区域的间隔距离4μm是适合通过静电能量的距离，如果间隔10μm以上，则不能确保保护元件间的放电。n+型区域的掺杂浓度和绝缘区域的电阻值也是同样。
在通常的FET工作中，没有施加如静电那样的高电压的情况，所以信号不能通过4μm的绝缘区域。而且，即使如微波那样的高频的信号也不能通过4μm的绝缘区域。因此，在通常的工作下，保护元件对特性不产生任何影响，所以和不存在一样。但是静电是瞬间施加高电压的现象，那时静电能量通过4μm的绝缘区域，在第1和第2n+型区域间放电。而且如果绝缘区域的厚度在10μm以上，则即使对于静电电阻也很大，放电变得困难。
这些第1n+型区域201和第2n+型区域202连接在被保护元件100的2个电极间。也可以原样将第1和第2n+型区域201、202作为保护元件200的端子，进一步设置金属电极204也可以。
在图3和图4中，表示了设置金属电极204的情况。该金属电极204与被保护元件的MESFET 100的电极连接的键合焊盘、或与键合焊盘连接的布线连接。图3是生成第1和第2n+型区域201、202与肖特基接合的金属电极204。这里为了方便，作为肖特基接合的金属电极204s、欧姆接合的金属电极204o进行说明。
图3(A)是金属电极204s与第1n+型区域201和/或第2n+型区域202表面生成肖特基接合的情况。考虑符合掩膜的精度和两n+区域201、202的电阻分量，从绝缘区域203端部开始离开0.1μm到5μm的间隔，在第1和第2n+型区域201、202表面设置。如果间隔5μm以上，则电阻分量变大，静电难以通过。金属电极204s最好仅在第1和第2n+型区域201、202上设置，其中一部分延伸到半绝缘衬底101，与衬底表面形成肖特基接合也可以。
另外，如图3(B)(C)，在第1和第2n+型区域201、202上，通过保护用氮化膜等绝缘膜205设置金属电极204s也可以。这时，金属电极204s延伸到半绝缘衬底101，通过衬底101与第1和第2n+型区域201、202连接。再有如图3(D)，两n+型区域201、202上不设置金属层，其外侧的半绝缘衬底101和金属电极204s形成肖特基接合的结构也可以。
在图3(B)(C)(D)的情况下，金属电极204s都没有与第1和/或第2n+型区域201、202直接连接。这样金属电极204s在从第1和/或第2n+型区域201、202端部开始0μm到5μm左右的外侧与衬底形成肖特基接合的结构也可以。即，如图3(B)(C)(D)那样，第1、第2n+型区域201、202和金属电极204s不必一定连接，如果是在5μm以内，则通过半绝缘衬底n+型区域和金属电极204s可以保证充分的连接。
另一方面在图4中，表示与第1和/或第2n+型区域形成欧姆接合的金属电极204o。
金属电极204o可以与第1和/或第2n+型区域201、202形成欧姆接合。因为半绝缘衬底101不能和金属电极204o形成欧姆接合，所以这时金属电极204o不能延伸到邻接的衬底101上。金属电极204o虽然与被保护元件的键合焊盘(或与键合焊盘连接的布线)120连接，但在欧姆接合时，如图那样，通过其他的金属层206使金属电极204o和焊盘(或布线)120连接。
与肖特基接合相比，欧姆接合的电阻分量小，容易通过静电。这意味着在静电破坏下欧姆接合比肖特基接合保护效果大。
但是欧姆接合大多是欧姆金属电极204o深入扩散到衬底内部，如果欧姆金属电极204o达到高浓度层的深度以上，则衬底的半绝缘区域和欧姆金属电极204o接触，这时反而使保护元件200自身容易被静电破坏。
例如，与第1n+型区域201和第2n+型区域202通过欧姆接合设置金属，如果将欧姆接合的距离至少设为10μm，欧姆金属电极204o扩散n+型区域201、202的深度以上并到达衬底的半绝缘区域，则在比n+区域的深度更深的部分中成为欧姆接合-绝缘区域-欧姆接合的结构，因为已知该结构对静电能量防护弱，所以这时有保护元件自身被静电破坏的危险。
因此在欧姆金属电极204o扩散这2个n+型区域的深度以上并到达衬底的半绝缘区域时，必需用肖特基接合，在欧姆金属电极204o没有达到n+区域的深度时，欧姆接合的保护效果大。
而且，如图4(B)，保护元件200的2端子不必同时是同样的金属电极结构，第1和第2n+型区域也可以是分别单独具有图3和图4(A)所示的结构。进而一方的端子具有金属电极204，另一方的端子不设有金属电极204也可以，但因为电阻分量小，所以最好尽可能设置，该部分可增加保护效果。
另外，这些金属电极204也可以是键合焊盘的一部分或与键合焊盘连接的布线的一部分，虽然在后面详细说明，但通过利用这些，可以防止由于连接保护元件200导致的芯片面积的增大。
这里，利用图5对与FET100在同一衬底使集成化的保护元件200的种类进行说明。上述的FET100的工作区域108可以是以下任意一种结构。从图5(A)到图5(D)的各图中，左图是FET的工作区域108，右图是保护元件200。
首先，如图5(A)所示，通过向半绝缘衬底101中进行离子注入，设置例如n型的工作层102，在其两端生成n+型的源极区域103和漏极区域104并作为工作区域108。进一步在源极区域103、漏极区域104上设置源极电极106、漏极电极107作为欧姆电极，成为在n型的工作层102上设置了肖特基接合栅极电极105的MES FET。这时因为可以简化工艺，所以最好保护元件200的2个端子201、202和工作区域108的源极区域103和漏极区域104同时生成，在半绝缘衬底101上设置4-的间隔。保护元件是第1n+型区域201-半绝缘区域203a-第2n+型区域202的结构。这时的保护元件200在静电破坏下保护栅极肖特基接合。
图5(B)的FET通过在半绝缘衬底101中进行离子注入设置例如n型的工作层102，在其两端生成n+型的源极区域103和漏极区域104并作为工作区域108。进一步在源极区域103、漏极区域104上设置源极电极106、漏极电极107作为欧姆电极，成为设置了与在n型的工作层102内生成的p+型栅极区域109欧姆接合的栅极电极105的接合型FET。这时因为可以简化工艺，所以最好保护元件200的2个端子201、202和工作区域108的源极区域103和漏极区域104同时生成，在半绝缘衬底101上设置4μm的间隔。保护元件是第1n+型区域201-半绝缘区域203a-第2n+型区域202的结构。这时的保护元件200在静电破坏下保护栅极pn结。
图5(C)的FET的工作层102是在半绝缘衬底101例如叠层n型外延层的工作层102，在其两端注入n+型掺杂物，生成源极区域103和漏极区域104。进一步在源极区域103、漏极区域104上设置源极电极106、漏极电极107作为欧姆电极，成为设置了与n型的工作层102欧姆接合的栅极电极105的MESFET。邻接的其他的元件通过掺杂物注入以绝缘化层125分离。这时，在同一芯片上集成的保护元件200表面也是n型外延层，所以在第1和第2n+型区域之间通过掺杂物注入层成为绝缘化区域203b。两端子的外侧也绝缘，所以通过同样的掺杂物注入以绝缘化层125分离。和保护元件的绝缘化区域203b元件分离的绝缘化层125可以通过同一工艺生成。而且，第1和第2n+型区域201、202可以和工作区域108的源极和漏极区域同时生成。保护元件是第1n+型区域201-半绝缘区域203a-第2n+型区域202的结构。这时的保护元件在静电破坏下保护栅极肖特基接合。
虽然未图示，但在上述n型外延式的工作层内生成p+型栅极区域，设置了与其欧姆接合的栅极电极的接合型FET，也和图5(B)同样考虑。这时，保护元件在静电破坏下保护栅极pn结。
进一步如图5(D)所示，不限于MESFET、接合型FET，也可以是HEMT(High Electron Mobility Transistor)。
即，在半绝缘衬底101中，是依次叠层n++AlGaAs层101a、非掺杂(non-dope)InGaAs层101b，n++AlGaAs层101c的结构。在由多个层组成的工作层102的两端设置的通过n+型离子注入的源极区域103和漏极区域104的上面，设置作为欧姆电极的源极电极106、漏极电极107，在工作层表面设置肖特基接合的栅极电极105。邻接的其他的元件通过掺杂物注入由绝缘化层125绝缘。另外，如图5(D)右图所示，在同一芯片上集成的保护元件200表面也是同样的衬底结构，所以保护元件是在源极区域103和漏极区域104同时生成的第1和第2n+型区域之间设置绝缘化区域203b的结构。进一步在两端子的外侧也绝缘，所以通过同样的掺杂物注入以绝缘化层125分离。和保护元件的绝缘化区域203b元件分离的绝缘化层125可以通过同一工艺生成。而且，第1和第2n+型区域可以和工作区域108的源极和漏极区域同时生成。这时，保护元件在静电破坏下保护栅极肖特基接合。
这里，在FET中栅极肖特基接合和栅极pn结对静电破坏防护最弱，所以虽然表示了在栅极电极G-源极电极S间、栅极电极G-漏极电极D之间连接保护元件的一例，但也可以在源极电极S-漏极电极D之间连接保护元件。
图6表示将图1所示的开关电路装置在1个芯片上集成的平面图。
进行开关的FET1和FET2设置在GsAs衬底101的中央部，电阻器R1、 R2连接到各FET的栅极电极105。电阻器R1、R2从控制端子Ctl-1、Ctl-2分别在2个路径延伸，与FET1、FET2的工作区域上的各栅极电极连接。
另外，分别与公共输入端子IN、输出端子OUT1、OUT2、控制端子Ctl-1、Ctl-2连接的电极焊盘I、O1、O2、C1、C2在衬底的周边分别设置在FET1和FET2的周围。而且，以虚线表示的第2层的布线是与各FET的栅极电极105形成时同时形成的栅极金属层(Ti/Pt/Au)120，以实线表示的第3层的布线是进行各元件的连接和焊盘的形成的焊盘金属层(Ti/Pt/Au)130。第1层的衬底中欧姆接触的欧姆金属层(AuGe/Ni/Au)形成各FET的源极电极、漏极电极和各电阻器两端的取出电极。在图6中，因为与焊盘金属层重叠，所以未图示。
在图6中表示的FET1和FET2在以点划线包围的工作区域112中生成。从下侧伸出的梳齿状的4个第3层的焊盘金属层103是连接到输出端子OUT1的源极电极116(或漏极电极)，其下是由第1层的欧姆金属层生成的源极电极106(或漏极电极)。另外从上侧伸出的梳齿状的4个第3层的焊盘金属层103是连接到公共输出端子IN的漏极电极117(或源极电极)，其下是由第1层的欧姆金属层形成的漏极电极106(或源极电极)。这两个电极以梳齿咬合的形状配置，其间以第2层栅极金属层120生成的栅极电极105在工作区域112上配置成7个梳齿形状。另外，从上侧伸出的正中的梳齿的漏极电极117(或源极电极)为FET1和FET2共用，希望进一步小型化。这里，栅极宽度为600μm的意思是各FET的梳齿状的栅极电极105的栅极宽度的总和分别是600μm。
按照本实施例，连接部件以从与控制端子Ctl-1、Ctl-2连接的电极焊盘C1和C2开始的各自两个路径延伸，连接到工作区域112上的栅极电极105。即，电阻器R1-1、R1-2从控制端子焊盘C1延伸，连接到FET1的栅极电极105。另外，电阻器R2-1、R2-2从控制端子焊盘C2延伸，连接到FET2的栅极电极105。
电阻器R1和电阻器R2是在衬底上设置的n+型掺杂物扩散区域。而且，各个R1-1、R1-2、R2-1、R2-2分别具有20KΩ的电阻值，以R1-1、R1-2并联连接作为R1则总共为10KΩ。同样，以R2-1、R2-2并联连接作为R2则总共为10KΩ。即设计为与现有例子的图10中R1、R2的电阻值相同。
在本实施例中，仅在n+型掺杂扩散区域生成电阻器R1和R2，如果假设实现上述的电阻值，则各个电阻的长度过长，在芯片上的占用面积变大。因此，在与表面(sheet)电阻高的沟道区域的n层同浓度的n型掺杂区域CN中形成电阻器R1、R2的一部分。这样，这就成为与控制端子焊盘C1、C2和工作区域112上的栅极电极的连接部件。而且，如果可能也可以全部在n+型掺杂扩散区域连接，也可以全部在n型掺杂区域CN中连接。
在图7中表示图6的开关电路装置的一部分的断面图和电路概要图。图7(A)表示图6的A-A线断面图的1组的FET。而且，进行开关电路装置的开关工作的FET1、FET2都是同样的结构。
如图7(A)所示，在衬底101中设置n型的工作层102和在其两侧生成源极区域103和漏极区域104的n+型掺杂区域，在工作层102中设置栅极电极105，在掺杂区域中设置以第1层的欧姆金属层形成的漏极电极107和源极电极106。进一步在其上面如前所述那样设置以3层的焊盘金属层130形成的漏极电极117和源极电极116，进行各元件的布线等。
在MESFET中，栅极肖特基接合的电容小，栅极电极G-源极电极S之间以及栅极电极G-漏极电极D之间，在将栅极电极G侧置为负电压并施加浪涌(surge)电压时，对静电破坏的防护最弱。这时，对于工作区域108和在工作区域108表面设置的栅极电极105的界面形成的肖特基势垒电阻115成为在反向偏置中施加静电的状态(参考图1(B))。
另外，具体来说，在FET中静电破坏电压最低的是栅极电极G和工作层102的肖特基接合部分。即，栅极电极-漏极电极之间或栅极电极-源极电极间施加的静电能量在到达栅极肖特基接合时，在到达的静电能量在栅极电极-源极电极间或栅极电极-漏极电极之间超出静电破坏电压时，造成对栅极肖特基接合的破坏。
静电破坏下的保护，只要减少施加在防护弱的接合的栅极电极105的肖特基接合的静电能量就可以。这里，在本实施例中，MOSFET100的2个电极之间连接上述的保护元件200，对于从对应的2电极间施加的静电能量，通过设置用于将其一部分放电的成为旁路的路径，可以在静电破坏下保护防护弱的接合。
在本实施例中，如图6所示，FET1(FET2)的源极电极S-栅极电极G的2电极间以及漏极电极D-栅极电极G的2电极间分别连接保护元件200。即，输出端子OUT-1-控制端子Ctl-1间、公共输入端子IN-控制端子Ctl-1间、输出端子OUT-2-控制端子Ctl-2间、公共输入端子IN-控制端子Ctl-2间分别连接保护元件。由此，对于从对应的2电极间施加的静电能量，可以形成用于将其一部分放电的成为旁路的路径。因此，可以减轻施加在防护弱的接合的FET的栅极肖特基接合的静电能量。
图7(B)表示电极焊盘附近的B-B线断面图。而且，构成开关电路装置的各电极焊盘都有相同的结构。
如图所示，在电极焊盘130的周边，为了不从各电极焊盘130泄漏高频信号，作为绝缘对策，在第3高浓度掺杂区域的焊盘周边配置n+区域150。各电极焊盘130的最下的栅极金属层120形成GaAs半绝缘性衬底和肖特基接合，周边n+区域150和各电极焊盘生成肖特基接合。
即，电阻器R1-1(R1-2也相同)的一部分和第3高浓度掺杂区域的周边n+区域150的一部分夹住半绝缘性衬底101并成为保护元件200，例如第2n+型区域202是通过半绝缘衬底101(绝缘区域203)与金属电极204连接的结构。从周边n+区域150的端部开始向外侧离开0μm到5μm，金属电极204与衬底表面生成肖特基接合。这时金属电极204是栅极金属层120组成的公共输入端子焊盘I(输出端子焊盘O1也同样)的一部分，但也可以是连接到公共输入端子焊盘I的布线的一部分。(参考图3(B))。而且，这样的连接例是一个例子，可以考虑图3所示的全部连接方式。
这里，FET1侧和FET2侧是对称的，全部相同，所以以FET1侧为例进行说明。如图25所示，在现有的开关电路装置中，公共输入端子IN-控制端子Ctl-1间的静电破坏电压最低为140V。即，施加到公共输入端子IN-控制端子Ctl-1间的静电能量在到达FET1的栅极电极105-漏极电极117之间或栅极电极105-源极电极116之间之前，在其到达过程中，使静电能量衰减就可以。
作为使静电能量衰减的方法之一，考虑加大R1的电阻值，但如果R1过大，则开关电路装置的切换时间过大。这里，在本实施例中，使用保护元件200使静电能量衰减。
这里，如前所述，电阻器R1在n+型掺杂区域生成。从控制端子焊盘C1延伸的电阻器R1-1沿着公共输入端子焊盘I的一边延伸。而且，在其他路径，从控制端子Ctl-1延伸的电阻器R1-2沿着输出端子焊盘O1的一边延伸。两电阻器一起在途中开始从n+层连接到n层，连接到FET1的栅极电极105。
即，通过将电阻器R1-1接近公共输入端子焊盘I配置，与构成电阻器R1-1的n+型区域接近的焊盘周边n+型区域1 50的间隔距离成为4μm，夹持半绝缘性衬底101成为保护元件200。电阻器R1-1的一部分是第1n+型区域201，公共输入端子焊盘I周边的n+区域150的一部分是第2n+型区域202。即，公共输入端子IN-控制端子Ctl-1之间，即FET1的源极-栅极电极之间(或漏极-栅极电极之间)连接保护元件200。
另外，保护元件接近公共输入端子焊盘I，并且静电从控制端子焊盘向工作区域上的栅极电极的路径途中，可以连接到接近控制端子焊盘的位置。由此，可以使从外部向开关电路装置施加的静电能量在其传输到工作区域上的栅极电极的路径中，在芯片内的最初阶段衰减。
同样，通过将电阻器R1-2接近输出端子焊盘O1设置，与构成电阻器R1-2的n+型区域接近的焊盘周边n+型区域150的间隔距离成为4μm，夹持半绝缘性衬底101成为保护元件200。电阻器R1-2的一部分是第1n+型区域201，公共输入端子焊盘I周边的n+区域150的一部分是第2n+型区域202。即，输出端子OUT1-控制端子Ctl-1之间，即FET1的漏极-栅极电极之间(或源极-栅极电极之间)连接保护元件200。
另外，保护元件接近输出端子焊盘O1，并且静电从控制端子焊盘向工作区域上的栅极电极的路径途中，可以连接到接近控制端子焊盘的位置。由此，可以使从外部向开关电路装置施加的静电能量在其传输到工作区域上的栅极电极的路径中，在芯片内的最初阶段衰减。
这样，从控制端子Ctl-1沿着公共输入端子焊盘I和输出端子焊盘O1在2个路径延伸连接部件，通过分别使用它们连接保护元件200，可以使施加到输出端子OUT1-控制端子Ctl-1之间、公共输入端子IN-控制端子Ctl-1间之间的静电能量分别同程度地而且效果最好地衰减。
这里保护元件200随着接近焊盘的距离越长，可以使越多的静电能量衰减，所以希望是10μm以上。在图6中，表示了保护元件200在公共输入端子焊盘I的两边添加配置的图，但如果例如改变电阻器R1-1的配置，在公共输入端子焊盘I的两边添加呈L字型配置，则可改动接近焊盘配置的保护元件200的长度，所以可以更有效地衰减静电能量。当然对输出端子焊盘O1也同样。
虽然在后面详细说明，但如上所述的开关电路装置的公共输入端子IN-控制端子Ctl-1之间以及公共输入端子IN-控制端子Ctl-2之间，通过连接保护元件200，可以使这些端子间的静电破坏电压向上提高到700V。
例如，栅极电极-栅极焊盘之间没有电阻时，如果是栅极长0.5μm、栅极宽度600μm的FET，则如果测定栅极-源极间和栅极-漏极间的静电破坏电压在50V以下。就是说FET的工作区域上的栅极肖特基接合，其静电破坏电压的实际值在约50V以下。
本实施例的FET也是栅极长0.5μm、栅极宽度600μm，通常该FET的栅极肖特基接合的静电破坏电压也在约50V以下。但是，开关电路装置中一定会存在本实施例那样的栅极电极-栅极焊盘(这时控制端子焊盘)间的电阻器R1。由于该电阻器R1，静电能量的一部分作为热量消耗，所以如果测试作为开关电路装置公共输入端子IN-控制端子Ctl-1间(以下连接电阻R1-2的输出端子OUT1-控制端子Ctl-1之间也同样)的静电破坏电压，则即使不连接保护元件200，静电破坏电压也多少有所提高，达到约100V以下。
这里如果进一步连接保护元件200，则静电能量被旁路并在保护元件200放电。即，即使由保护元件200放电的静电能量部分进一步追加，施加到公共输入端子IN-控制端子Ctl-1之间，工作区域112上的栅极肖特基接合也不会产生静电破坏，仅是由保护元件200放电的部分，静电破坏电压的测定值变大达到200V以上。
就是说，在将公共输入端子IN-控制端子Ctl-1之间施加的静电能量的一部分由电阻器R1-1作为热量消耗以后，进一步由在保护元件200中的放电消耗。这样，在达到工作区域112上的栅极电极之前的期间，可以衰减到工作区域112上的栅极肖特基接合的破坏电压以下。
在图8中，表示测试了图6的开关电路装置的静电破坏耐压的结果。按照这一结果，公共输入端子IN-控制端子Ctl-1间以及公共输入端子IN-端子Ctl-2间的静电破坏电压为700V，如果与现有的相同端子间为140V的情况相比有大幅度提高。进一步输出端子OUT1-控制端子Ctl-1间和输出端子OUT2-控制端子Ctl-2之间的静电破坏电压也同样为700V，比现有的450V～500V有所提高。
下面将FET的工作区域112上的栅极肖特基接合的静电破坏电压的实际值作为例如50V说明该机构。
FET的工作区域112上的栅极肖特基接合如上所述在50V下破坏。而且，以往公共输入端子IN-控制端子Ctl-1间的静电破坏电压如图25所示为140V。这是没有设置保护元件200，公共输入端子IN-控制端子Ctl-1间实际的静电能量的一部分由电阻器R1-1衰减后到达工作区域112上的栅极电极时的值。即140-50＝90V部分的静电能量在栅极电极105-控制端子焊盘C1间的电阻器R1-1中作为热量消耗，FET的工作区域112上的栅极肖特基接合中施加50V的时刻，FET的肖特基接合被破坏。
在本实施例中，如图8所示，在公共输入端子IN-控制端子Ctl-1之间测试静电破坏电压时在700V下产生破坏。FET的工作区域112的肖特基接合在50V下破坏，栅极电极105-控制端子焊盘C1间的电阻器R1-1中作为热量消耗的静电能量是90V的部分，这与现有状况相同。
即，700-50-90＝560V部分的静电能量在保护元件200被放电，这也成为热量被消耗。即，按照本实施例的模式，超过工作区域112的肖特基接合的静电破坏电压部分+电阻器R1-1中的衰减部分的部分(560V)可以在保护元件200中放电。因此，在到达工作区域112上的栅极电极之前可以衰减静电能量，所以可以说静电破坏电压提高到700V。
这里，公共输入端子焊盘I、控制端子焊盘C1、C2、输出端子焊盘O1、O2的周围端部下面，以及除了两FET的工作区域112的栅极电极的周围端部下面，也如点划线所示设置了周边n+型区域150。周边n+型区域150不仅是周围端部，也可以设置在各焊盘正下方全部面和除了两FET的工作区域的栅极电极105的正下方全部面中。进一步周边n+型区域150与公共输入端子焊盘I、控制端子焊盘C1、C2、输出端子焊盘O1、O2邻接并设置在周边、设置在其下方也可以。而且与除了两FET的工作区域112的栅极电极邻接并设置在周边、设置在其下方也可以。
这些周边n+型区域150与源极和邻接区域同时生成，这些周边n+型区域150和电阻器R1、R2相互邻接部分的间隔距离为4μm。
即这些周边n+型区域150和电阻器R1、R2作为保护元件200的两端子，可以在同一芯片上连接多个。保护元件200的端子可以通过金属电极与键合焊盘连接，也可以是与键合焊盘和工作区域112上的栅极电极连接的电阻器R1、R2等的布线。
以上就有关提高在衬底上的工作区域表面具有源极电极、栅极电极、漏极电极的FET和集成了该FET的开关电路装置的静电破坏电压的方法的本发明的应用进行了叙述。但是，应用本发明的半导体元件，其元件具有的电极数量不限于上述的3个、对例如总电极数为4个的双栅极FET和总电极数为5个的三栅极FET等也可以应用。
这里，对保护元件200的形状和连接位置作进一步说明。在向保护元件200施加静电时，考虑到产生静电电流，所以如果在保护元件200中流过更多电流，则可以进一步提高保护效果。即，最好考虑保护元件200的形状和连接位置以使得流过保护元件200的静电电流更多。
如上所述，本实施例的保护元件是第1n+型区域201和第2n+型区域相对配置，两区域周围配置绝缘区域203的结构。
如图9所示，第1n+型区域201具有与第2n+型区域202相对的1个侧面和相反的侧面。第2n+型区域202也同样，具有与第1n+型区域201相对的1个侧面和相反的侧面。两区域相对的1个侧面称为相对面OS。
而且，本实施例的第2n+型区域202不限于1个扩散区域。即，将与第1n+型区域201相对配置，用于放电静电能量的区域全部统称为高浓度掺杂区域。即，第2n+型区域202如果与1个第1n+型区域201相对配置，则可以由1个掺杂扩散区域构成，也可以是分割的多个掺杂区域的集合。
而且，第2n+型区域202在分为多个种类时，也可以是不使相互间直接连接，不连接也可以。即，连接到同样被保护元件的同样的端子，相对的第1n+型区域201或共同的第2n+型区域202在第2n+型区域202上有金属电极时，如果要保证足够高的掺杂浓度，以达到不会造成由静电产生的电压导致耗尽层到达金属电极破坏保护元件自身的程度，则掺杂浓度不同也可以。而且，即使有这些掺杂浓度的不同、尺寸的不同、形状的不同等任何种类的不同，仍总称这些为第2n+型区域202。
同样，连接到同样被保护元件的同样的端子，相对的第2n+型区域202或共同的第1n+型区域201，即使有掺杂浓度的不同、尺寸的不同、形状的不同等任何种类的不同，仍总称这些为第1n+型区域201。
另外，虽然以GaAs衬底101的一部分为例说明以下的绝缘区域203，但在衬底上离子注入掺杂物绝缘化的绝缘化区域也可以同样实施。
图9是器件模拟ISE TCAD(ISE公司制TCAD)中保护元件200的电压-电流特性的断面模型。在50μm厚的GaAs半绝缘衬底上通过剂量量5×13cm-2、加速电压90KeV的离子注入和退火生成第1n+型区域201、第2n+型区域202，生成保护元件200。即，在该结构中，第1n+型区域201和第2n+型区域202之间以及两区域的周围全都成为绝缘区域203。
如图9所示，第1n+型区域201对于两区域的相对面OS将间隔方向的宽度α1设为5μm以下，具体来说设为3μm。虽然α1越窄越好，可是作为保护元件的功能界限需要在0.1μm以上。而且，在本实施例中，虽然与第2n+型区域202间隔4μm左右并基本上平行设置，但是为了放电容易，在平面图形中使第1n+型区域的前端设为尖的，即，即使是与第2n+型区域202的间隔距离变化的图形也可以。对于将α1设为5μm以下的根据在后面叙述。
如图9所示，金属电极204连接到第1n+型区域201和第2n+型区域202中。而且，在金属电极204与第1n+型区域201和第2n+型区域202的连接方法中，也考虑图3和图4中表示的情况。
第2n+型区域202，例如是在焊盘的下面设置的扩散区域，这里其宽度α2设为51μm。分别在第1和第2n+型区域的内侧每1μm设置金属电极204。而且，器件尺寸的深度(例如如果是FET，则为栅极宽度)设为1μm。
这样设第1n+型区域201为正，第2n+型区域202为负，假设在220pF，0Ω下施加了700V静电电压的情况，进行了流过1A的电流的模拟。
在图10、图11、图12中，通过分别模拟显示了电子电流密度、霍尔电流密度和再结合密度的分布。任意一个的单位都是cm-3。而且，在图10中，在上部重叠配置了图9所示的断面模型。图11和图12也同样。
在图10的电子电流密度分布中，p1是跨过第1n+型区域201、第2n+型区域202这两个的区域中的密度最高的区域。电子电流和霍尔电流合起来的电流是全体电流，但由于电子电流比霍尔电流大得多，所以将电子电流作为电流的代表，在本实施例中，将第1和第2n+型区域的周边或从衬底表面开始到成为p1的10％左右的电子电流密度的q1区域附近，定义为保护元件200的电流路径。到q1区域附近的理由是因为考虑到在比q1区域电流密度小的区域，对工作没有影响。
由图10可明白，由于α1的宽度窄，电流在第1n+型区域201的相对面OS和相反的侧面大量流入的流动。认为该流入电流与施加静电时同样产生。
在第1n+型区域201的外侧的q1区域在从第1n+型区域201开始最远的地方，在X轴上20μm附近。第1n+型区域201的外侧的顶端的X坐标按照图9是5μm，到第1n+型区域201的外侧15μm为止，流过跨过第1n+型区域201、第2n+型区域202这两个的电子电流密度最高的区域的10％左右的电子电流。
图11的霍尔电流也一样在第1n+型区域201的外侧流入。在该霍尔电流密度分布中，X坐标20μm附近的q2区域的霍尔电流密度，对于跨过第1n+型区域201、第2n+型区域202这两个的密度最高的霍尔电流密度的p2区域为2％左右的霍尔电流密度。
图12的再结合也一样在第1n+型区域201的外侧流入。在图12的再结合密度分布中，X坐标20μm附近的q3区域的再结合密度，对于跨过第1n+型区域201、第2n+型区域202这两个的密度最高的再结合密度的p3区域为10％左右的霍尔电流密度。
图13是表示根据上述的分布图，在第1n+型区域201和第2n+型区域202的周围的绝缘区域203中生成的电流路径的模式图。为了比较，图13(A)中α1和α2是相同宽度，为51μm左右宽的情况(以下称为a结构)的模式图。图I3(B)是如图9所示，设第1n+型区域201比第2n+型区域202的宽度窄很多(α1＜＜α2：以下称为b结构)的情况。
而且，作为图13(A)的基础的分布图因为α1和α2相等，所以左右对称地密度分布。对于a结构省略分布图的图示，显示模式图。
如图13(A)所示，在α1和α2的宽度宽(51μm)的情况下，相对面间和底面部附近生成如箭头所示的电流路径(从p1区域到q1区域附近)。在本说明书中，如图所示，将从衬底表面到规定的深度形成，在第1n+型区域201和第2n+型区域202的相对面OS之间和两区域的底面附近间的绝缘区域203中生成电子电流和霍尔电流的路径称为第1电流路径I1。即，a结构的保护元件的电流路径仅是第1电流路径I1。
另一方面，如图13(B)所示，如果将α1缩窄到5μm左右，则电子电流和霍尔电流附加到在相对面OS间和底面部附近形成的第1电流路径I1，在比第1电流路径I1更深的区域中形成路径。该路径流入第1n+型区域201，利用相对面OS和反面的第1n+型区域外侧的侧壁，电子电流和霍尔电流移动，与a结构相比q1区域在下方生成。
本说明书中如图所示，将在比第1电流路径I1更深的区域生成，从第2n+型区域202到第1n+型区域201的相对面OS和反面的侧面的绝缘区域中形成的电子电流和霍尔电流的路径称为第2电流路径I2。
在图13(B)中，第2电流路径I2因为第2n+型区域202的宽度为51μm，足够宽，所以在第2n+型区域202附近生成宽底面部的水平方向的电流路径。
另一方面，在第1n+型区域201中，宽度α1如前所述5μm左右狭窄，所以以流入第1n+型区域201的路径电流流动，不仅是第1n+型区域201的底面部，而且相对面OS和反面的侧面也成为电流路径。
即，如由上图可知那样，在a结构的情况下保护元件的电流路径，虽然仅为第1电流路径I1，但b结构的保护元件200通过细的第1n+型区域201生成第2电流路径I2，生成第1电流路径I1和第2电流路径I2的2个电流路径。
第2电流路径I2从第1n+型区域201的外侧的侧面电流流入流出。而且，第2电流路径I2与第1电流路径I1相比，通过比第1和第2n+型区域更深的区域，通过迂回(绕远)到达第1n+型区域201，可以得到绝缘区域203内长的路径。由此，利用绝缘区域203内的陷阱(trap)(GaAs的情况下为EL2)可以产生更多的传导率调制效果的机会。
即，在b结构中，通过设置第2电流路径I2，与仅有第1电流路径I1的情况相比，可以提高传导率调制效率，可能流过更多的电流。流过第1和第2n+型区域间的电流增加，可以在施加静电时，使静电电流更多的流过，增加作为保护元件的效果。
这样，通过故意使电流路径更长地迂回，增加主载流子和与其极性相反的极性的载流子相遇的机会，使传导率调制效率提高的方法，是在IGBT等传导率调制器件中经常采用的方法，以下详细叙述。
一般来说如果是绝缘区域的话，绝缘区域关闭是因为存在陷阱。所谓施主陷阱(donor trap)作为原有的性质具有陷阱电荷，如果捕获电子则成为中性成为传导率调制的媒体，在GaAs的情况下，EL2是施主陷阱。而且在由掺杂注入的绝缘化区域(203b)中也存在陷阱。
在图14中表示模拟了在图9所示的结构的器件中，将第1n+型区域201设为正，在第1n+型区域201-第2n+型区域202之间施加的电压上升时的深度1μm中的电压-电流特性的结果。如该图所示，击穿(break down)电压为20～30V。
这样，保护元件200在20～30V下击穿，如果施加在其之上的电压，则产生成为双极工作的传导率调制。在施加数百V的静电电压时，使保护元件击穿使用，所以保护元件200的工作状态从初始状态开始产生传导率调制。
如果更多进行该传导率调制，则该部分击穿后的雪崩式倍增更剧烈，因为电子-霍尔的生成再结合频繁地进行，所以电流更多地流动。
这样，保护元件200中，通过生成第2电流路径I2，可以使深区域和相对面OS和反面的第1n+型区域201的外侧方向上的传导率调制效率提高。
而且，为了设置第2电流路径I2，将第1n+型区域201的宽度缩窄到5μm以下，所以即使在第1电流路径I1中，第1n+型区域201附近的电子混合并相互排斥，将比a结构更深的路径作为主要的载流子的电子通过，所以该部分第1电流路径I1自身也比原来受到更多传导率调制。
利用图15所示的曲线，求出对于b结构的全部电流值的第2电流路径I2的电流值的比率。这是对将第1n+型区域201设为正，设想在220pF、0Ω下施加约700V的静电，在深度1μm流过1A的电流的情况进行模拟时的从表面开始2μm的深度的电子电流密度的X坐标轴依赖性曲线图。
在从表明开始2μm的深度的电子电流密度中，将与第1n+型区域201正下方相当的电子电流密度以第1n+型区域201的X方向的宽度积分，将该值设为第1电流路径I1部分，将与第1n+型区域201更外侧相当的电子电流密度以其外侧部分的X方向的宽度积分的值设为第2电流路径I2部分，计算第2电流路径I2的电流值的比率。
其结果可知，对于全部的电流值的第2电流路径I2的比率是0.48(2.89/(3.08+2.89)，与第1电流路径I1的电流值相等。
再有，虽然在后面详细叙述，但b结构的情况的第1电流路径I1自身具有比a结构的第1电流路径I1还大的电流值。即，在b结构中，第2电流路径I2与自身的第1电流路径I1相等，所以作为全部电流比a结构大得多的电流流过。
另外，作为次要的效果如上所述，第1电流路径I1和第2电流路径I2合并比a结构更大幅度地扩大了电流路径，所以结晶内的温度比原来下降，该部分的电子、霍尔的移动度提高，可以更多地流过该部分电流。
其结果是因为作为保护元件200全体的电流值增加，所以提高了保护效果。
在图16中表示比较了电子电流、霍尔电流、再结合密度的分布的表。这是对a结构的情况和b结构的情况模拟，将其结果与得到的与图10～图12相同的密度分布的值在一定条件下进行比较的表。
在图16(A)中，y_2是在各个密度分布图中，在表面开始2μm的深度以水平方向切割时的断面中，将各密度为105cm-3的地方的X方向的宽度以μm为单位表示的数值。
x_0是在图19所示的坐标中，在X＝0μm的Y方向的断面中，将各密度为105cm-3的地方的从表面开始的深度以μm为单位表示的数值。
所谓乘法是y_2的值和x_0的值相乘的值，是用于模拟地比较将各密度中105cm-3的点描画连接时得到的图形的面积的值。即，乘法就是分别表示电子、霍尔、再结合的各分布的指标。
而且，在表中的a结构，是不论第1n+区域201或第2n+区域202都为51μm(＝α1＝α2)的宽度，将第2n+区域202设为正、第1n+区域201设为负，深度设为1μm的a结构，在流过0.174A时的计算结果。
b结构-1是第1n+区域201的宽度α1设为3μm，第2n+区域202的宽度α2设为51μm，第2n+区域202设为正，第1n+区域201设为负的b结构，在深度为1μm下流过0.174A时的计算结果。
b结构-2与b结构-1施加的极性相反，是第1n+区域201的宽度α1设为3μm，第2n+区域202的宽度α2设为51μm，第1n+区域201设为正，第2n+区域202设为负的b结构，在深度为1μm下流过0.174A时的计算结果。
在以上3个密度中，全部的乘法是b结构-1、b结构-2的值都比a结构大。
这就表明无论第1n+区域201是正还是第2n+区域202是正，在任一极性下在电子电流、霍尔电流、再结合的任意一方面，b结构都比a结构在更宽的范围内分布，表明该部分传导率调制效率变高。进而电流在宽的范围内流过表明温度降低，该部分的移动度上升，表明电流进一步增加。
这里，在图16(B)中，作为b结构-3，在向第1n+区域201施加正电压时，表示1A时的b结构的计算结果。图16(A)的3个计算是从计算能力的点开始任何一个都统一到0.174A的电流进行比较，但实际的静电的电流在静电电压为700V、220pF、0Ω，在深度为1μm下为1A左右。通过模拟仅能在第1n+区域201中施加正电压时进行1A的计算，所以表示该结果。
与图16(A)的b结构-2比较可知，如果在b结构-3中即使是同样的极性，电流从0.174A增加到1A计算，则乘法的值增加1位或1位以上。
由此可知，如图16(C)，由保护元件200施加高静电电压，在流过比图10和其模式图的图13(B)所示的电流多的静电电流时，如果绝缘区域203充分扩展，则在图10中表示的q1区域(为最高密度区域的10％左右的电流密度的区域)进一步向下方以及相对面OS和反面的外侧方向扩展，即第2的电流路径I2变宽。第2的电流路径I2越宽，就越可以使传导率调制效率升高，通过的电流增加，q1区域向下方扩展，因此第2的电流路径I2进一步扩展。由此，衬底的结晶温度降低，使得载流子的移动度进一步上升，可以流过更多的电流，进一步提高保护效果。
即，在b结构中，施加的静电的电压越高，传导率调制效率也越高，电流路径变得更宽，所以可以自动调整传导率调整效果。
而且，第1电流路径I1也是静电的电压越高电流在越深的地方流过，第2电流路径I2同样可以自动调整传导率调整效果。
因此，虽然在后面详述，但如果充分保证成为第2电流路径I2的绝缘区域203，则在220pF、0Ω下成为在2500V的静电下也可以防止破坏被保护元件的结构。而且因为基本不具有寄生电容，所以不会使被保护元件的高频特性恶化。即，通过原样在静电破坏电压100V左右的元件中连接寄生电容20fF的原保护元件，可以使静电破坏电压提高20倍以上。
这里利用图17说明希望b结构的α1在5μm以下的理由。图17是在图16的b结构-2中改变第1n+区域201的宽度α1而计算的电子电流密度。
如果将第1n+区域201的宽度α1设为5μm以下，则第2电流路径I2的比率急剧上升。即因为电流在水平方向和深度方向扩展，所以该部分的传导率调制效率上升，温度降低，载流子的移动度增加，所以电流值大幅度增加，作为保护元件的保护效果增大。
这里，对于在图15中表示的α1＝3μm的第2电流路径I2的比率为0.48，在上面的图17中，同样第1n+区域为+下，第1n+区域宽度3μm的点的I2比率仅是0.3是因为图17是在0.174A而图15是1A，可知到某固定值为止，电流多的一方第2电流路径I2的比率变大。而且，因为在模拟大的器件时的计算能力的限制的缘故在0.174A下比较，但如果是相对比较，则在该电流值下可以充分比较。
下面对第1n+区域201的外侧中应确保的绝缘区域203的宽度β进行说明。如上所述，第2电流路径I2因为第1n+区域201的相对面OS和反面的绝缘区域203中第2电流路径I2也扩展，所以这里最好确保足够的宽度β的绝缘区域203。
参照图18对b结构的β和静电破坏电压进行说明。充分确保绝缘区域203是充分确保第2电流路径I2的区域，对于保护效果高的点如前所述。即如图18(A)的平面图那样确保相对面OS和反面中规定的绝缘区域β。图18(B)实际上是表示使β的值变更并调查静电破坏电压的结果。
被测定的被保护元件是栅极长0.5μm、栅极宽度600μm的GaAsMESPET的栅极中串联连接了10KΩ的电阻的元件。保护元件200连接前，源极或漏极电极和电阻端之间的静电破坏电压在100V左右。这之间并列连接b结构的保护元件200的第1n+型区域201和第2n+型区域202的两端，使β的值变化并测试静电破坏电压。第1n+型区域201和第2n+型区域202之间的电容是20fF。
按照图18(B)所示，如果设β增大到25μm，则静电破坏电压提高到2500V。图18(A)中表示β为15μm时，静电破坏电压为700V。该情况是表示将静电电压从700V提高到2500V时，在第1n+型区域201中第2电流路径I2向相对面OS和反面的外侧方向(β)伸展15μm以上的情况。
所谓静电电压变高是指该部分第2电流路径I2变宽。即，在不能充分确保绝缘区域203时，虽然限制了第2电流路径I2的扩展，但通过充分确保绝缘区域203，可以充分扩展第2电流路径I2。
即，在b结构中，如果确保第1n+型区域201的外侧的绝缘区域203宽度β在10μm以上，最好是15μm以上，则可以进一步加宽第2电流路径I2，使传导率调制效率进一步上升。
在a结构中，在连接了保护元件时，只能将静电破坏电压提高到2倍～3倍左右，但在b结构中，β为15μm时的静电破坏电压为700V，如果β延伸到25μm则变为2500V，可以确认静电破坏电压上升到25倍。即在b结构中，如果确保规定的β，则与原有的保护元件相比至少可以流过约10倍的电流。
如前所述在第1电流路径I1中流过的电流和在第2电流路径I2中流过的电流基本相同，所谓可以流过在原有的保护元件中流过的电流的至少10倍的电流，是第1电流路径I1、第2电流路径I2一起在各电流路径中流过的电流分别是原有的5倍。
这样，希望β在10μm以上，这意味着在芯片上集成保护元件200时，在第1n+型区域201的外侧，确保宽度β的绝缘区域203并配置其他的结构要素和布线。
同样如图19，为了确保第2电流路径I2希望在深度方向上也确保足够的绝缘区域。图19(A)是断面图，确保第1n+型区域201和第2n+型区域202下方规定的深度δ的绝缘区域203。
在图19(B)中，将第1n+型区域201设为正、设定在220pF、0Ω下施加700V的静电电压的情况，对1μm的纵深度内流过1A进行模拟，显示在坐标X＝0μm中Y方向断面的电子电流密度的曲线。在该曲线中，在从表面向深度方向积分电子电流密度时，可知到深度(Y)19μm为止的积分(影线部分)是到全部51μm为止的积分的90％。即绝缘区域203的深度δ最好在20μm以上。
以上对保护元件200周边应确保的绝缘区域203的尺寸(β和δ)和第1n+型区域201的宽度(α1)进行了说明，但由于芯片上的配置，有不能确保足够的β和δ，以及相对面OS间的距离的情况。
在这种情况下，如图20的平面图，第1n+型区域201例如从相对面OS间隔的方向上设置曲折的延伸部300，在延伸部300和第2n+型区域间的绝缘区域203之间确保规定的宽度γ的绝缘区域203。这样在该绝缘区域203中形成成为传导率调制效率高的电子电流和霍尔电流的路径的第3电流路径I3就可以。
第3电流路径I3可以确保通过延伸部300和第2n+型区域202间的绝缘区域203的大电流路径。在图中虽然是平面显示，但在与纸面垂直的方向(装置的深度方向)也形成第3电流路径I3，所以深度方向的电流也增加。而且，相对面OS间的深度方向(与纸面垂直的方向)上形成第1电流路径I1和第2电流路径I2，保护元件的电流路径成为第1、第2、第3电流路径I1、I2、I3。
在图20(B)中，以实际测试的值表示γ和静电破坏电压的比较。被保护元件、保护元件200的连接方法与图18中使β的值改变并测试静电破坏电压时相同。
按照图20(B)所示，如果γ增大至30μm，则静电破坏电压提高到1200V。γ为25μm时的静电破坏电压为700V。这表示静电电压从700V升高到1200V时，第3电流路径I3在延伸部300和第2n+型区域间的前述绝缘区域延伸25μm以上。
这样，即使在设置了延伸部300的情况下，静电的电压越高，就越加宽电流路径I3并可以使传导率调制效率更提高。即，可以通过施加的静电的电压来自动调整传导率调整效果。由此绝缘区域的温度降低，可以使载流子的移动度更提升，所以更多地流过电流，保护效果提高。
即希望在延伸部300的周围也确保足够的绝缘区域203，通过充分确保γ，可以确保第3电流路径I3充分扩展的空间，可以更多地流过对应静电电压的静电电流。因此希望宽度γ在10μm以上，更好有20μm以上。而且，如果在延伸部300的两方的侧面侧中确保γ，则效果更提高。
而且，最好是在确保β的基础上确保γ，但即使β不充分，也可以通过确保γ使保护元件的效果提高。
在图21中表示第1n+型区域201以及第2n+型区域202总共在5μm以下时(以下称为c结构)的电流路径的模式图。
c结构是将b结构中的第2n+型区域202的幅度α2缩窄到与第1n+型区域α1同样的结构，相互间以4μm左右的间隔距离相对配置，周围配置绝缘区域203。即使在c结构中也形成第1电流路径I1和第2电流路径I2。
第1电流路径I1在从衬底表面开始的第1和第2n+型区域的相对面OS间和两区域的底面附近间的绝缘区域203中形成，成为电子电流和霍尔电流的路径。
第2电流路径I2迂回比第1和第2n+型区域还深得多的区域，到达相互两区域的相对面OS和反面的侧面形成。即，第1n+型区域201和第2n+型区域202都可以将相对面OS和相反的外侧的侧面利用作为电流路径，在比第1电流路径I1更深的区域中生成第2电流路径I2。
进一步如图22，在第1n+型区域201中，在从相对面OS间隔的方向设置延伸部300a，在延伸部300a和第2n+型区域202的绝缘区域中，形成成为引起传导率调制的电子电流和霍尔电流的路径的第3电流路径I3也可以。
而且同样在第2n+型区域202中，在从相对面OS间隔的方向设置延伸部300b，在延伸部300b和第1n+型区域201的绝缘区域中，形成成为引起传导率调制的电子电流和霍尔电流的路径的第3电流路径I3也可以。
延伸部300a、300b在任何一方可以，在两区域中设置也可以。而且，在图中将这些按照从相对面OS间隔的方向曲折，但也可以不使之曲折而延伸。由此形成如图22的电流路径I3，所以电流值增加，保护效果增大。
另外，α、β、γ的值最好是上述的值，但即使是在其之下，与a结构相比也可以确保更大的电流路径，最好是设为尽可能确保各值的图形(pattern)。
即，构成保护元件200的第1n+型区域201(c结构的情况下也有第2n+型区域202)的周围的绝缘区域203中，确保足够的空间(β、γ)使得不会妨碍第2电流路径I2或第3电流路径I3，保护元件连接的被保护元件和其他的结构要素和布线等，从第1n+型区域201向外侧间隔10μm左右以上配置就可以。而且，在芯片端部也会妨碍电流路径，所以在芯片端部配置第1n+型区域201的图形的情况下，确保到芯片端部的距离为约10μm以上就可以。
对于保护元件200的图形，参照图6的开关电路装置进行说明。
图6的开关电路装置，在公共输入端子连接保护元件200。而且，各电极焊盘70的周边中配置生成焊盘和肖特基接合的周边n+型区域150。
即，在图6中，通过将电阻R1-1和R2-1接近各个公共输入端子焊盘I配置，构成电阻R1-1和R2-1的n+型区域和周边n+型区域150的间隔距离为4μm，在周围配置绝缘区域203成为保护元件200。电阻R1-1和R2-1的一部分为第1n+型区域201，公共输入端子焊盘I的周边n+型区域150的一部分为第2n+型区域202。即，成为开关电路装置的控制端子-公共输入端子间并联连接保护元件200的情况。
在该图形中，电阻R1-1和R2-1的宽度是α1，将此设为5μm以下。另外，图6的图形，第2n+型区域202不是在焊盘下全部都是，而是仅在周边部。但是，如上所述在该图形的情况下，因为不能将相对面OS和相反的侧面利用作为第2电流路径I2，所以该情况成为b结构。
在该图形中，确保成为第1n+型区域201的电阻R1-1和R2-1的外侧的绝缘区域203的宽度β为10μm以上，配置其他结构要素。在该图形时，确保β的端从控制端子焊盘C1、C2的周边n+型区域150的电阻R1-1和R2-1开始的距离为10μm以上。
而且，也存在不能确保β为10μm以上的情况，在该部分的电流路径I2中流过的电流变少。作为其对策，例如在第1n+型区域201中设置延伸部，在延伸部和第2n+型区域202间的绝缘区域203中生成第3电流路径I3就可以。
在图6的图形中，设置曲折了电阻R1-1和R2-1的延伸部300a，从延伸部300a到芯片端的方向，通过确保绝缘区域203的宽度(γ)为10μm以上，从电阻R1-1和R2-1到周边n+型区域150迂回芯片端部方向的绝缘区域203也成为电流路径I3。
即，即使第2电流路径I2的确保不充分，也可以形成第3电流路径I3，在静电下充分保护开关电路装置的控制端子-公共输入端子间的肖特基接合。
而且，对于输出端子焊盘O1和电阻R1-2以及输出端子焊盘O2和电阻R2-2构成的保护元件200也同样。
由此，本实施例的保护元件200将第1n+型区域201和第2n+型区域的至少一方的高浓度区域的宽度设为5μm以下，在周围确保足够的绝缘区域(β、γ)，在成为被保护元件的2端子间配置。
以上以绝缘区域203为GaAs的情况为例进行说明，但绝缘区域203是如上述那样在衬底中注入、扩散掺杂物并绝缘化的区域就可以，该情况即使是硅衬底也可以同样实施。

Claims (32)

1、一种半导体装置，包括：
在衬底上具有多个电极的工作区域和与所述电极连接的多个电极焊盘的元件；
连接部件，与从一个所述电极焊盘以多个路径延伸的所述工作区域上的1个电极连接；
多个保护元件，在第1高浓度区域和第2高浓度区域之间配置绝缘区域，
在所述各路径途中的所述1个电极和其他的所述电极之间，分别连接至少每次1个所述保护元件，将该两电极间的静电破坏电压与连接所述保护元件之前进行比较，使之提高20V以上。
2、一种半导体装置，包括：
具有连接到衬底上的工作区域表面的栅极电极、源极电极和漏极电极和与所述各电极连接的多个的电极焊盘的元件；
连接部件，和从与一个所述电极连接的所述电极焊盘以多个路径延伸的所述工作区域连接；
多个保护元件，在第1高浓度区域和第2高浓度区域之间配置绝缘区域，
在所述各路径途中的所述1个电极和其他的所述电极之间，分别连接至少每次1个所述保护元件，将该两电极间的静电破坏电压与连接所述保护元件之前进行比较，使之提高20V以上。
3、如权利要求1或2所述的半导体装置，其特征在于：
所述多个保护元件和与所述元件的其他的电极连接的电极焊盘分别接近配置。
4、如权利要求1或2所述的半导体装置，其特征在于：
所述第1和第2高浓度区域的至少一方与金属电极连接，所述金属电极是与所述元件的电极连接的电极焊盘或与该电极焊盘连接的布线的一部分。
5、如权利要求1或2所述的半导体装置，其特征在于：
多个所述第1高浓度区域与所述连接部件连接。
6、如权利要求1或2所述的半导体装置，其特征在于：
多个所述第2高浓度掺杂区域是设置在分别与所述其他电极连接的电极焊盘的周边的第3高浓度区域的一部分。
7、如权利要求1或2所述的半导体装置，其特征在于：
至少一个所述连接部件的一部分是电阻。
8、如权利要求1或2所述的半导体装置，其特征在于：
多个所述第1高浓度区域是所述连接部件的一部分。
9、一种半导体装置，包括：
开关电路装置，形成设置了与衬底上的工作区域表面连接的源极电极、栅极电极、漏极电极和与各电极连接的电极焊盘的第1和第2 FET，将连接到该两个FET公共的源极电极或漏极电极的端子作为公共输入端子，将连接到该两个FET的漏极电极或源极电极的端子分别作为第1和第2输出端子，将连接到两FET的栅极电极的任意一个的端子分别作为第1和第2控制端子，向所述两控制端子施加控制信号，通过与所述两控制端子和所述栅极电极连接的连接部件的电阻，使任意一方的FET导通，形成所述公共输入端子和所述第1和第2输出端子的任意一方的信号路径，
连接部件，和从至少与1个所述控制端子连接的电极焊盘以多个路径延伸的所述工作区域上的所述栅极电极连接；
多个保护元件，在第1高浓度区域和第2高浓度区域之间配置绝缘区域，
在所述多个各路径途中，分别每次1个将所述保护元件连接到所述栅极电极一源极电极之间、或所述栅极电极一漏极电极之间、或连接到前面所述的两个之间，将该两电极间的静电破坏电压与连接所述保护元件之前进行比较，使之提高20V以上。
10、如权利要求9所述的半导体装置，其特征在于：
所述多个保护元件分别和与所述公共输入端子连接的电极焊盘和所述第1和第2输出端子连接的电极焊盘接近配置。
11、如权利要求9所述的半导体装置，其特征在于：
所述第1和第2高浓度区域的至少一方与金属电极连接，所述金属电极是与所述开关电路装置的端子连接的电极焊盘或与该电极焊盘连接的布线的一部分。
12、如权利要求9所述的半导体装置，其特征在于：
多个所述第1高浓度区域与所述连接部件连接。
13、如权利要求9所述的半导体装置，其特征在于：
多个所述第2高浓度掺杂区域，是在分别与所述公共输入端子连接的电极焊盘和与第1或第2输出端子连接的电极焊盘的周边设置的第3高浓度区域的一部分。
14、如权利要求9所述的半导体装置，其特征在于：
所述连接部件的一部分是电阻。
15、如权利要求9所述的半导体装置，其特征在于：
多个所述第1高浓度区域是所述连接部件的一部分。
16、如权利要求1、2、9的任意一项所述的半导体装置，其特征在于：
所述第1高浓度掺杂区域有2个侧面，
所述第2高浓度掺杂区域相对所述第1高浓度掺杂区域的1个侧面配置，比该第1高浓度掺杂区域的宽度更宽，
所述绝缘区域配置在所述第1和第2高浓度掺杂区域的周围，
所述保护元件包括在所述第1和第2高浓度掺杂区域的相对面间和该两区域的底面附近间的所述绝缘区域中形成并成为电子电流和和霍尔电流的路径的第1电流路径，以及
在从所述第2高浓度掺杂区域迂回经过比所述第1和第2高浓度掺杂区域还深的区域，到达所述第1高浓度掺杂区域的其他侧面的所述绝缘区域中生成并成为电子电流和和霍尔电流的路径的第2电流路径。
17、如权利要求16所述的半导体装置，其特征在于：
在所述第1高浓度掺杂区域中设置延伸部，在该延伸部和所述第2高浓度掺杂区域间的所述绝缘区域中，生成成为电子电流和霍尔电流的路径的第3电流路径。
18、如权利要求1、2、9的任意一项所述的半导体装置，其特征在于：
所述第1高浓度掺杂区域有2个侧面，所述第2高浓度掺杂区域有2个侧面，并且以与所述第1高浓度掺杂区域同样的宽度来和该区域相互相对配置1个侧面，
所述绝缘区域配置在所述第1和第2高浓度掺杂区域的周围，
所述保护元件包括：在所述第1和第2高浓度掺杂区域的相对面间和该两区域的底面附近间的所述绝缘区域中生成并成为电子电流和和霍尔电流的路径的第1电流路径，以及
在从所述第2高浓度掺杂区域的其他侧面迂回经过比所述第1和第2高浓度掺杂区域还深的区域，到达所述第1高浓度掺杂区域的其他侧面的所述绝缘区域中形成并成为电子电流和和霍尔电流的路径的第2电流路径。
19、如权利要求18所述的半导体装置，其特征在于：
在所述第1高浓度掺杂区域中设置延伸部，在该延伸部和所述第2高浓度掺杂区域间的所述绝缘区域中，形成成为电子电流和霍尔电流的路径的第3电流路径。
20、如权利要求19所述的半导体装置，其特征在于：
在所述第2高浓度掺杂区域中设置延伸部，在该延伸部和所述第1高浓度掺杂区域间的所述绝缘区域中，生成成为电子电流和霍尔电流的路径的第3电流路径。
21、如权利要求16或18所述的半导体装置，其特征在于：
所述第1高浓度掺杂区域是5μm以下的宽度。
22、如权利要求16或18所述的半导体装置，其特征在于：
所述第2电流路径有比所述第1电流路径高得多的传导率调制效率。
23、如权利要求16或18所述的半导体装置，其特征在于：
通过所述第2电流路径的电流值，在通过所述第1电流路径的电流值以上。
24、如权利要求16或18所述的半导体装置，其特征在于：
第2电流路径在确保从所述第1高浓度掺杂区域的所述其他侧面开始10μm的宽度后生成。
25、如权利要求16或18所述的半导体装置，其特征在于：
所述第2电流路径在确保从所述第1和第2高浓度掺杂区域底部开始深度方向20μm以上的宽度后形成。
26、如权利要求16或18所述的半导体装置，其特征在于：
所述第2电流路径通过随着所述静电能量的增加而扩大电流路径来提高传导率调制效率。
27、如权利要求16或18所述的半导体装置，其特征在于：
所述第1高浓度掺杂区域和第2高浓度掺杂区域间的电容在40fF以下，通过连接所述第1和第2高浓度掺杂区域，与连接前相比静电破坏电压提高10倍以上。
28、如权利要求17、19、20的任意一项所述的半导体装置，其特征在于：
所述第3电流路径有比所述第1电流路径高得多的传导率调制效率。
29、如权利要求17、19、20的任意一项所述的半导体装置，其特征在于：
所述第3电流路径在确保从所述延伸部的侧面开始10μm以上的宽度后形成。
30、如权利要求17、19、20的任意一项所述的半导体装置，其特征在于：
所述第3电流路径通过随着所述静电能量的增加而扩大电流路径来提高传导率调制效率。
31、如权利要求1、2、9的任意一项所述的半导体装置，其特征在于：
所述绝缘区域与所述第1和第2高浓度掺杂区域的周围接触配置，
在所述第1和第2高浓度掺杂区域的至少一方中，所述两高浓度掺杂区域确保相对的面和相反侧的所述绝缘区域在10μm以上。
32、如权利要求1、2、9的任意一项所述的半导体装置，其特征在于：
所述绝缘区域与所述第1和第2高浓度掺杂区域的周围接触配置，
所述第1和第2高浓度掺杂区域在相对的面的延伸方向上确保所述绝缘区域在10μm以上。
CNB2004100040109A 2003-02-06 2004-02-04 半导体装置 Expired - Fee Related CN1326240C (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP029858/03 2003-02-06
JP029858/2003 2003-02-06
JP2003029858 2003-02-06
JP2003429799A JP2004260139A (ja) 2003-02-06 2003-12-25 半導体装置
JP429799/2003 2003-12-25
JP429799/03 2003-12-25

Publications (2)

Publication Number Publication Date
CN1519927A true CN1519927A (zh) 2004-08-11
CN1326240C CN1326240C (zh) 2007-07-11

Family

ID=33133723

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100040109A Expired - Fee Related CN1326240C (zh) 2003-02-06 2004-02-04 半导体装置

Country Status (5)

Country Link
US (1) US7262470B2 (zh)
JP (1) JP2004260139A (zh)
KR (1) KR100582624B1 (zh)
CN (1) CN1326240C (zh)
TW (1) TWI236215B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101217024B (zh) * 2007-01-05 2012-06-20 三星电子株式会社 栅极驱动电路、具有其的液晶显示器以及制造薄膜晶体管基板的方法
CN103487743A (zh) * 2007-12-04 2014-01-01 瑞萨电子株式会社 半导体装置
CN111386509A (zh) * 2017-12-28 2020-07-07 德州仪器公司 电压保护电路
CN111587538A (zh) * 2018-01-11 2020-08-25 株式会社村田制作所 开关模块

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4535668B2 (ja) * 2002-09-09 2010-09-01 三洋電機株式会社 半導体装置
JP4804754B2 (ja) 2002-09-09 2011-11-02 オンセミコンダクター・トレーディング・リミテッド 保護素子
JP2004260139A (ja) * 2003-02-06 2004-09-16 Sanyo Electric Co Ltd 半導体装置
JP2005353992A (ja) * 2004-06-14 2005-12-22 Sanyo Electric Co Ltd 化合物半導体装置およびその製造方法
JP4939749B2 (ja) * 2004-12-22 2012-05-30 オンセミコンダクター・トレーディング・リミテッド 化合物半導体スイッチ回路装置
JP4939748B2 (ja) * 2004-12-22 2012-05-30 オンセミコンダクター・トレーディング・リミテッド 化合物半導体スイッチ回路装置
JP4939750B2 (ja) * 2004-12-22 2012-05-30 オンセミコンダクター・トレーディング・リミテッド 化合物半導体スイッチ回路装置
TW200642268A (en) * 2005-04-28 2006-12-01 Sanyo Electric Co Compound semiconductor switching circuit device
JP2006310512A (ja) * 2005-04-28 2006-11-09 Sanyo Electric Co Ltd 化合物半導体スイッチ回路装置
US7470958B2 (en) * 2005-07-28 2008-12-30 Panasonic Corporation Semiconductor device
JP5147169B2 (ja) * 2005-08-09 2013-02-20 オンセミコンダクター・トレーディング・リミテッド スイッチ回路装置
JP5525736B2 (ja) * 2009-02-18 2014-06-18 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置及びその製造方法
CN105280632B (zh) * 2015-09-18 2018-06-05 京东方科技集团股份有限公司 一种静电防护电路及显示装置
US10487545B2 (en) 2016-03-03 2019-11-26 Dan Raz Ltd. Latch arrangement having a stop latch
RU2654352C1 (ru) * 2017-01-20 2018-05-17 Федеральное государственное унитарное предприятие "Ростовский-на-Дону научно-исследовательский институт радиосвязи" (ФГУП "РНИИРС") Трёхэлектродный полупроводниковый прибор
CN109063289B (zh) * 2018-07-19 2022-12-30 北京顿思集成电路设计有限责任公司 半导体器件的评估方法

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4387386A (en) 1980-06-09 1983-06-07 The United States Of America As Represented By The Secretary Of The Army Microwave controlled field effect switching device
US4339285A (en) 1980-07-28 1982-07-13 Rca Corporation Method for fabricating adjacent conducting and insulating regions in a film by laser irradiation
US4843440A (en) 1981-12-04 1989-06-27 United States Of America As Represented By The Administrator Of The National Aeronautics & Space Administration Microwave field effect transistor
GB2137412B (en) 1983-03-15 1987-03-04 Standard Telephones Cables Ltd Semiconductor device
DE3334167A1 (de) 1983-09-21 1985-04-04 Siemens AG, 1000 Berlin und 8000 München Halbleiterdiode
US4626802A (en) 1984-12-24 1986-12-02 Motorola, Inc. GaAs FET oscillator noise reduction circuit
JPS61292965A (ja) 1985-06-21 1986-12-23 Hitachi Ltd 半導体集積回路装置
JPH07120672B2 (ja) * 1986-01-28 1995-12-20 日本電気株式会社 半導体装置
US4965863A (en) 1987-10-02 1990-10-23 Cray Computer Corporation Gallium arsenide depletion made MESFIT logic cell
JP2723936B2 (ja) * 1988-12-16 1998-03-09 株式会社日立製作所 半導体素子
JP2864841B2 (ja) 1992-02-04 1999-03-08 三菱電機株式会社 高周波高出力トランジスタ
JP2958202B2 (ja) * 1992-12-01 1999-10-06 シャープ株式会社 半導体装置
US5374899A (en) 1993-11-10 1994-12-20 Itt Corporation Self biased power amplifier employing FETs
JP3169775B2 (ja) 1994-08-29 2001-05-28 株式会社日立製作所 半導体回路、スイッチ及びそれを用いた通信機
JP2576433B2 (ja) * 1994-12-14 1997-01-29 日本電気株式会社 半導体装置用保護回路
JPH08236549A (ja) * 1995-03-01 1996-09-13 Oki Electric Ind Co Ltd 半導体装置
US5559363A (en) 1995-06-06 1996-09-24 Martin Marietta Corporation Off-chip impedance matching utilizing a dielectric element and high density interconnect technology
US5654860A (en) 1995-08-16 1997-08-05 Micron Technology, Inc. Well resistor for ESD protection of CMOS circuits
US5932917A (en) 1996-04-19 1999-08-03 Nippon Steel Corporation Input protective circuit having a diffusion resistance layer
WO1997045877A1 (fr) * 1996-05-31 1997-12-04 Hitachi, Ltd. Dispositif semi-conducteur et sa fabrication
US5789799A (en) 1996-09-27 1998-08-04 Northern Telecom Limited High frequency noise and impedance matched integrated circuits
KR19980043416A (ko) 1996-12-03 1998-09-05 문정환 이에스디(esd) 보호 회로
US5821827A (en) 1996-12-18 1998-10-13 Endgate Corporation Coplanar oscillator circuit structures
KR100205609B1 (ko) 1997-01-06 1999-07-01 윤종용 정전기 보호 소자
US5841184A (en) 1997-09-19 1998-11-24 The Whitaker Corporation Integrated emitter drain bypass capacitor for microwave/RF power device applications
JPH11220093A (ja) 1998-01-29 1999-08-10 Sanyo Electric Co Ltd 半導体集積回路
JP2000216277A (ja) 1999-01-20 2000-08-04 Nec Corp 半導体装置及びその製造方法
JP2000260948A (ja) * 1999-03-12 2000-09-22 Toshiba Corp 半導体装置
JP3869580B2 (ja) 1999-04-09 2007-01-17 ローム株式会社 半導体装置
US6265756B1 (en) 1999-04-19 2001-07-24 Triquint Semiconductor, Inc. Electrostatic discharge protection device
JP3831575B2 (ja) 2000-05-15 2006-10-11 三洋電機株式会社 化合物半導体スイッチ回路装置
US6580107B2 (en) 2000-10-10 2003-06-17 Sanyo Electric Co., Ltd. Compound semiconductor device with depletion layer stop region
JP4663156B2 (ja) 2001-05-31 2011-03-30 富士通株式会社 化合物半導体装置
JP4535668B2 (ja) * 2002-09-09 2010-09-01 三洋電機株式会社 半導体装置
JP4804754B2 (ja) * 2002-09-09 2011-11-02 オンセミコンダクター・トレーディング・リミテッド 保護素子
JP4236442B2 (ja) * 2002-10-17 2009-03-11 三洋電機株式会社 スイッチ回路装置
JP2004260139A (ja) * 2003-02-06 2004-09-16 Sanyo Electric Co Ltd 半導体装置
JP4128091B2 (ja) * 2003-02-20 2008-07-30 三洋電機株式会社 スイッチ回路装置
JP2005340550A (ja) * 2004-05-28 2005-12-08 Sanyo Electric Co Ltd 半導体装置
JP2005353992A (ja) * 2004-06-14 2005-12-22 Sanyo Electric Co Ltd 化合物半導体装置およびその製造方法
JP2005353991A (ja) * 2004-06-14 2005-12-22 Sanyo Electric Co Ltd 半導体装置
JP2005353993A (ja) * 2004-06-14 2005-12-22 Sanyo Electric Co Ltd 化合物半導体装置およびその製造方法
JP4939748B2 (ja) * 2004-12-22 2012-05-30 オンセミコンダクター・トレーディング・リミテッド 化合物半導体スイッチ回路装置
JP4939750B2 (ja) * 2004-12-22 2012-05-30 オンセミコンダクター・トレーディング・リミテッド 化合物半導体スイッチ回路装置
JP4939749B2 (ja) * 2004-12-22 2012-05-30 オンセミコンダクター・トレーディング・リミテッド 化合物半導体スイッチ回路装置
JP2006310512A (ja) * 2005-04-28 2006-11-09 Sanyo Electric Co Ltd 化合物半導体スイッチ回路装置
TW200642268A (en) * 2005-04-28 2006-12-01 Sanyo Electric Co Compound semiconductor switching circuit device
JP5112620B2 (ja) * 2005-05-31 2013-01-09 オンセミコンダクター・トレーディング・リミテッド 化合物半導体装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101217024B (zh) * 2007-01-05 2012-06-20 三星电子株式会社 栅极驱动电路、具有其的液晶显示器以及制造薄膜晶体管基板的方法
CN103487743A (zh) * 2007-12-04 2014-01-01 瑞萨电子株式会社 半导体装置
CN111386509A (zh) * 2017-12-28 2020-07-07 德州仪器公司 电压保护电路
CN111587538A (zh) * 2018-01-11 2020-08-25 株式会社村田制作所 开关模块
CN111587538B (zh) * 2018-01-11 2022-03-11 株式会社村田制作所 开关模块

Also Published As

Publication number Publication date
KR20040071601A (ko) 2004-08-12
CN1326240C (zh) 2007-07-11
TW200417144A (en) 2004-09-01
JP2004260139A (ja) 2004-09-16
TWI236215B (en) 2005-07-11
US7262470B2 (en) 2007-08-28
US20040222469A1 (en) 2004-11-11
KR100582624B1 (ko) 2006-05-23

Similar Documents

Publication Publication Date Title
CN1519927A (zh) 半导体装置
CN1262019C (zh) 半导体器件
CN1262016C (zh) 半导体器件
CN1055569C (zh) 半导体装置及其制造方法
CN1309166C (zh) 高频开关装置和半导体装置
CN1220270C (zh) 半导体器件及其制造方法
CN1794583A (zh) 化合物半导体开关电路装置
CN1874155A (zh) 化合物半导体装置
CN1231978C (zh) 绝缘栅型半导体装置
CN1794584A (zh) 化合物半导体开关电路装置
CN1961412A (zh) 半导体器件
CN1643698A (zh) 半导体器件
CN1591902A (zh) 绝缘栅型晶体管以及逆变器电路
CN1783495A (zh) 半导体装置
CN1449040A (zh) 半导体集成电路器件及其制造方法
CN1194416C (zh) 横向结型场效应晶体管
CN1866521A (zh) 电子电路、电子电路装置和制造电子电路的方法
CN1278422C (zh) 开关电路装置
CN1391289A (zh) 半导体器件
CN1722435A (zh) 半导体装置及其制造方法
CN1716638A (zh) 化合物半导体装置及其制造方法
US20100230774A1 (en) Diode Having High Breakdown Voltage and Low on-Resistance
CN100352058C (zh) 半导体器件
CN1702965A (zh) 半导体装置
CN109427706B (zh) 用于pfc应用的封装的快速反向二极管组件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20070711

Termination date: 20100204