CN1722435A - 半导体装置及其制造方法 - Google Patents

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Abstract

一种半导体装置及其制造方法，在单片形成HEMT和电阻元件时，电阻元件由于含有盖层，故薄膜电阻值低，在形成高的电阻值的电阻时，需要在芯片内长距离内回绕电阻，使芯片面积增大。以规定的形状设置除去盖层的凹槽部，在凹槽部两端连接电阻元件电极。由于电阻层仅为沟道层，且薄膜电阻值高，故可以以短的距离得到高的电阻值。由于不在芯片内在长的距离内回绕设置电阻既可得到足够高的电阻值，故可缩小芯片尺寸。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，特别是涉及抑制芯片占有面积增加的半导体装置及其制造方法。
背景技术
近年来，在手机等移动通信系统中，强烈要求终端设备的小型化及低耗电化。因此，对用于收发信系统的RF(高频)电路的各种单片式微波集成电路(MMIC)也强烈要求小型化、低耗电化。
其中，以HEMT(High Electron Mobility Transistor：高电子迁移率晶体管)为代表的具有异质结的器件和GaAs MESFET(Metal SemiconductorFET)、GaAs JFET(Junction FET)比较，其效率性、增益性、失真特性优良，因此，成为MMIC的主流设备。因此，强烈要求具有异质结的设备的小型化、低耗电化。
图16是表示HEMT和电阻元件形成于单片上的半导体装置的平面图。
在此，作为一例表示称为SPDT(Single Pole Double Throw)的开关电路装置，为大功率用途，而多段串联连接HEMT(FET)。
在GaAs衬底上配置进行开关的两个FET组F1、FET组F2。FET组F1例如串联连接FET1-1、FET1-2。FET组F2串联连接FET2-1、FET2-2。在构成各FET组的四个栅极电极上分别连接有电阻R1-1、R1-2、R2-1、R2-2。另外，对应共同输入端子IN、输出端子OUT1、OUT2、控制端子Ctl-1、Ctl-2的电极焊盘I、O1、O2、C1、C2设于衬底周边。虚线所示的第二层金属层是在各FET的栅极电极形成时同时形成的栅极金属层(Ti/Pt/Au)20，实线所示的第三层金属层是进行各元件的连接及焊盘的形成的焊盘金属层(Ti/Pt/Au)30。与衬底欧姆连接的第一层金属层的欧姆金属层(AuGe/Ni/Au)是形成各FET的源极电极、漏极电极及各电阻两端的取出电极的金属层，图16中由于和焊盘金属层重合，故未图示。
FET组F1及FET组F2相对于芯片的中心线对称配置，结构相同，故下面说明FET组F1。FET1-1中从上侧延伸的梳齿状的八条第三层金属层的焊盘金属层30是与共同输入端子焊盘I连接的源极电极25(或漏极电极)，在其下具有由第一层金属层的欧姆金属层形成的源极电极(或漏极电极)。另外，从下侧延伸的梳齿状的九条第三层焊盘金属层30是FET1-1的漏极电极26(或源极电极)，在其下具有由第一层金属层的欧姆金属层形成的漏极电极(或源极电极)。该两电极配置为将梳齿相互咬合的形状，在其间将由第二层金属层的栅极金属层20形成的栅极电极17配置成十六条梳齿形状。
配置该源极电极25、漏极电极26、栅极电极17的下方设置如点划线所示的作为杂质区域的动作区域12。
FET2-1中从上侧延伸的梳齿状的八条第三层金属层的焊盘金属层30是源极电极25(或漏极电极)，在其下具有由第一层金属层的欧姆金属层形成的源极电极(或漏极电极)。另外，从下侧延伸的梳齿状的九条第三层金属层的焊盘金属层30是与输出端子焊盘O1连接的漏极电极26(或源极电极)，在其下具有由第一层金属层的欧姆金属层形成的漏极电极(或源极电极)。该两电极配置为梳齿相互咬合的形状，在其间将由第二层金属层的栅极金属层20形成的栅极电极17配置成十六条梳齿形状。
栅极电极17在动作区域12外利用由栅极金属层20构成的配线(下面称为栅极配线)将梳齿聚束，介由由杂质区域构成的电阻R1-1、R1-2与控制端子焊盘C1连接(例如参照专利文献1)。
专利文献1：特开平11-136111号公报
图17表示图16的c-c线剖面图。HEMT的衬底通过在半绝缘性GaAs衬底31上顺序层积非掺杂的缓冲层32、作为电子供给层的n+型AlGaAs层33、作为沟道(电子渡越)层的非掺杂的InGaAs层35、作为电子供给层的n+型AlGaAs层33而构成。另外，在电子供给层33和沟道层35之间配置间隔层34。
在电子供给层33上层积作为阻挡层的非掺杂的AlGaAs层36，确保规定的耐压和夹断电压，进一步在最上层层积作为盖层的n+型GaAs层37。在盖层37上连接源极电极、漏极电极、或电阻的取出电极等金属层，由此，使欧姆性提高。
在此，在GaAsMESFET等中离子注入杂质，为将该注入的杂质离子活性化并使其具有导电性，以800℃～900℃程度的高温进行退火，形成杂质区域。但是，在HEMT等的具有异质结的器件中，和GaAsMESFET等不同，如上所述，使用在半绝缘性衬底上外延生长多个薄的动作层(电子供给层、沟道层)而成的衬底。因此，由于高温退火会破坏外延层的晶体结构，故不能通过这些方法形成杂质区域。
因此，在HEMT中，通过由绝缘化区域50分离衬底，形成杂质区域。
即，如图17(A)，在和HEMT相同的衬底上单片形成的电阻元件150通过由绝缘化区域50分离形成具有规定电阻值的图案(宽度和长度)(参照图16)，两端连接电阻元件电极61、62。此时，由于盖层37的杂质浓度最高且厚度也厚，故盖层37构成该电阻元件150的主要电流经路。
或，如图17(B)，在整个面上设置氮化膜等绝缘膜71，蒸镀NiCr等金属层70，进行构图，以形成规定的电阻值，来设置电阻元件电极73，形成电阻元件150。
但是，图17(A)的情况中，实质上作为电阻层的盖层37的薄膜电阻低。因此，要形成图16所示的开关电路装置的控制电阻(10KΩ)，需要使其宽度足够窄，或充分确保其长度。实际上由于受构图的微细化的限制，必须由长度确保所希望的电阻值。因此，在电阻增大时，在芯片上不能置于焊盘或元件的间隙，而必须单为配置电阻准备特别的空间，存在芯片面积增大的问题。
另一方面。在图17(B)的情况中，电阻层是NiCr层70，故薄膜电阻高。但是，需要进行NiCr层70的蒸镀、剥离及NiCr层70上层的绝缘膜71的形成及触点72的形成工序。这些需要和HEMT的制造工序分别进行，将电阻元件150集成为单片会使工序增长。
发明内容
本发明是鉴于上述这样的问题而开发的，本发明的第一方面提供一种半导体装置，在半导体衬底上层积缓冲层、电子供给层、沟道层、阻挡层及作为盖层的半导体层，有源元件及电阻元件单片形成，该半导体装置包括：以规定的图案除去所述盖层使该盖层下的所述半导体层露出的凹槽部；分别和所述凹槽部两端的所述盖层连接的电阻元件电极。
另外，所述沟道层比所述盖层的薄膜电阻高。
在所述凹槽部露出所述阻挡层。
在所述阻挡层上设置InGaP层。
在所述凹槽部露出所述InGaP层。
所述电子供给层、沟道层、阻挡层及盖层分别是n+AlGaAs层、非掺杂InGaAs层、非掺杂AlGaAs层及n+GaAs层。
所述有源元件是具有设于所述盖层的源极电极及漏极电极和设于所述阻挡层的栅极电极的晶体管。
本发明的第二方面提供一种半导体装置的制造方法，在半导体衬底上层积缓冲层、电子供给层、沟道层、阻挡层及作为盖层的半导体层，单片形成有源元件及电阻元件，该方法包括：蚀刻所述盖层，形成露出该盖层的下层的所述半导体层的对准标记及规定图案的凹槽部的工序；形成分别与残留于所述凹槽部两端的所述盖层连接的电阻元件电极的工序。
另外，通过干式蚀刻形成所述凹槽部。
在所述阻挡层上具有InGaP层，通过湿式蚀刻形成所述凹槽部。
所述电子供给层、沟道层、阻挡层及盖层分别是n+AlGaAs层、非掺杂InGaAs层、非掺杂AlGaAs层及n+GaAs层。
在所述有源元件形成区域的所述盖层形成源极电极及漏极电极，在所述阻挡层上形成栅极电极。
另外，所述电阻元件电极与所述源极电极及漏极电极在同一工序形成。
通过以上详述，根据本发明可得到如下数种效果。
第一，以规定的图案除去盖层，设置下层的半导体层露出的凹槽部，在凹槽部两端的盖层分别设置电阻元件电极。由此，可不包括盖层，而实现以薄膜电阻高的沟道层为电阻层的电阻元件。另外，由于电阻元件电极部分残留盖层，故可维持低的接触电阻值。
第二，由于沟道层比盖层的薄膜电阻高数倍，故可以比采用含有盖层的电阻层时短的距离得到相同的电阻值。因此，在芯片内回绕电阻的距离可减为数分之一，在连接高的电阻时可抑止芯片面积的增大。
第三，通过在阻挡层上设置InGaP层，可将InGaP层作为蚀刻停止层使用，可提高工艺的稳定性。
第四，在阻挡层上设置InGaP层，在凹槽部底部使表面稳定的InGaP层露出。由此，可可靠地保护其下的沟道层，提高可靠性。
第五，通过除去盖层，使阻挡层在凹槽部底部露出，可可靠地仅将沟道层作为电阻层。
另外，在阻挡层上的作为蚀刻停止层使用的InGaP层上掺杂了杂质时，也除去该InGaP层，将凹槽部底部作为阻挡层，由此，可进一步提高电阻元件的薄膜电阻。
第六，电子供给层、沟道层、阻挡层及盖层分别是n+型AlGaAs层、非掺杂InGaAs层、非掺杂AlGaAs层及n+型GaAs层，是适用于开关电路装置的衬底结构。即，可在使用了特性好的HEMT的开关电路装置中单片集成薄膜电阻高且占有面积小的电阻元件。
第七，根据本发明的制造方法，在形成对准标记的同时形成电阻元件的凹槽部，电阻元件电极可以和HEMT的电极同时形成。因此，可不增加特别的工序，而将HEMT和薄膜电阻高且占有面积小的电阻元件单片集成。
第八，由于阻挡层是AlGaAs层，盖层是n+型GaAs层，故可利用使用了规定气体的干式蚀刻选择性地进行蚀刻，可再现性好地形成凹槽部。
第九，通过在阻挡层上设置InGaP，可通过湿式蚀刻选择性地进行蚀刻。因此，即使不使用昂贵的干式蚀刻装置，也可以廉价且再现性好地形成凹槽部。
另外，可由表面稳定的InGaP层保护容易被氧化的阻挡层，可提高可靠性。
也可以改变蚀刻液，进一步选择性地蚀刻InGaP层，形成阻挡层露出的凹槽部，此时，也可以再现性好地形成凹槽部。
附图说明
图1用于说明本发明的电路概要图；
图2是用于说明本发明的平面图；
图3(A)、(B)是用于说明本发明的剖面图；
图4是用于说明本发明的剖面图；
图5是用于说明本发明的剖面图；
图6是用于说明本发明的剖面图；
图7是用于说明本发明的剖面图；
图8(A)、(B)是用于说明本发明的剖面图；
图9(A)、(B)是用于说明本发明的剖面图；
图10(A)、(B)是用于说明本发明的剖面图；
图11是用于说明本发明的剖面图；
图12是用于说明本发明的剖面图；
图13(A)、(B)、(C)是用于说明本发明的剖面图；
图14是用于说明本发明的剖面图；
图15(A)、(B)、(C)是用于说明本发明的剖面图；
图16是用于说明现有技术的平面图；
图17(A)、(B)是用于说明现有技术的剖面图。
符号说明
10  欧姆金属层
17  栅极电极
20  栅极金属层
22  配线
25  源极电极
26  漏极电极
27  栅极配线
30  焊盘金属层
31 GaAs衬底
32  缓冲层
33  沟道层
34  间隔层
35  电子渡越层
36  阻挡层
37  盖层
37s 源极区域
37d 漏极区域
40  周边杂质区域
50  绝缘化区域
51  氮化膜
100 电阻元件
101   凹槽部
102   接触部
103   电阻元件电极
104   电阻元件电极
110   HEMT
200   对准标记
150   电阻元件
PR    抗蚀剂
IN    共同输入端子
Ctl-1 控制端子
Ctl-2 控制端子
OUT1  输出端子
OUT2  输出端子
I     共同输入端子焊盘
C1    第一控制端子焊盘
C2    第二控制端子焊盘
O1    第一输出端子焊盘
O2    第二输出端子焊盘
具体实施方式
下面详细说明本发明的实施例。
首先，参照图1及图2说明本发明的第一实施例。
图1是表示HEMT和电阻元件被单片集成的半导体装置的图。在此，表示称为SPDT(Single Pole Double Throw)的开关电路装置，以为用于大功率用途而多段串联连接HEMT(FET)的装置为例进行说明。
施加在第一和第二控制端子Ctl-1、Ctl-2上的控制信号是互补信号，导通施加有H电平信号的侧的FET组，将施加在共同输入端子IN上的输入信号传递到任一输出端子上。为防止介由栅极电极对交流接地的控制端子Ctl-1、Ctl-2的直流电位泄漏高频信号而设置电阻。
FET1-1、FET1-2的栅极电极分别介由电阻R1-1、R1-2与控制端子Ctl-1连接，FET2-1、FET2-2的栅极电极分别介由电阻R2-1、R2-2与控制端子Ctl-2连接。
而且，在信号通过输出端子OUT1时，在控制端子Ctl-1上施加例如3V偏压信号，在控制端子Ctl-2上施加0V偏压信号，相反，在向输出端子OUT2接通信号时，在控制端子Ctl-2上施加3V偏压信号，在Ctl-1上施加0V偏压信号。
图2是将图1的开关电路装置集成在一个芯片上的平面图。开关电路装置中，在衬底上配置进行开关的两个FET组F1、FET2组F2。FET组F1是例如将FET1-1、FET1-2串联连接的组。FET组F2是将FET2-1、FET2-2串联连接的组。在构成各FET组的四个栅极电极上分别连接有由杂质区域构成的电阻元件R1-1、R1-2、R2-1、R2-2。另外，分别对应共同输入端子IN、输出端子OUT1、OUT2、控制端子Ctl-1、Ctl-2的电极焊盘I、O1、O2、C1、C2设于衬底的周边。虚线所示的第二层金属层是在形成各FET的栅极电极的同时形成的栅极金属层(例如Pt/Mo)20，实线所示的第三层金属层是进行各元件的连接及焊盘的形成的焊盘金属层(Ti/Pt/Au)30。欧姆连接在衬底上的第一层金属层的欧姆金属层(AuGe/Ni/Au)是形成各FET的源极电极、漏极电极及各电阻两端的取出电极的金属层，在图2中由于和焊盘金属层重合，故未图示。
FET1组F1及FET2组F2相对于芯片的中心线对称地配置，由于结构相同，故下面说明FET1组F1。FET1-1中，从上侧延伸的梳齿状的8条第三层金属层的焊盘金属层30是与共同输入端子焊盘I连接的源极电极25(或漏极电极)，在其下具有由第一层金属层的欧姆金属层形成的源极电极(或漏极电极)。另外，从下侧延伸的梳齿状的9条第三层金属层的焊盘金属层30是FET1-1的漏极电极26(或源极电极)，在其下具有由第一层金属层的欧姆金属层形成的漏极电极(或源极电极)。该两电极配置成梳齿相互咬合的形状，在其间由第二层金属层的栅极金属层20形成的栅极电极17配置成16条梳状形状。
FET1-2中，从上侧延伸的梳齿状的8条第三层金属层的焊盘金属层30是源极电极25(或漏极电极)，在其下具有由第一层金属层的欧姆金属层形成的源极电极(或漏极电极)。另外，从下侧延伸的梳齿状的9条第三层金属层的焊盘金属层30是与输出端子焊盘O1连接的漏极电极26(或源极电极)，在其下具有由第一层金属层的欧姆金属层形成的漏极电极(或源极电极)。该两电极配置成梳齿相互咬合的形状，在其间由第二层金属层的栅极金属层20形成的栅极电极17配置成16条梳状形状。
如上所述，开关电路装置的动作区域12是利用由绝缘化区域50分离点划线的区域而形成的杂质区域。而且，源极电极25及漏极电极26与动作区域12的源极区域、漏极区域连接，栅极电极17与动作区域12的一部分肖特基接合。
另外，栅极电极17在动作区域12外由栅极配线27将各梳齿聚束。和电阻元件100一端的电阻元件电极连接。另一端的电阻元件电极和设于绝缘化区域50上的焊盘金属层形成的配线22连接，与控制端子焊盘C1连接。
在各焊盘及栅极配线27之下及周边，用于提高绝缘的周边杂质区域40由绝缘化区域50分离而形成。
电阻元件100也是通过绝缘化区域50分离而形成的区域，但电阻元件100表面的盖层的一部分被蚀刻除去。
图3是图2的局部剖面图，图3(A)是图2的a-a线剖面图，图3(B)是图2的b-b线剖面图。
如图3(A)，衬底是如下形成的衬底，在半绝缘性GaAs衬底31上层积非掺杂的缓冲层32，在缓冲层32上顺序层积作为电子供给层的n+型AlGaAs层33、作为沟道层(电子渡越)层的非掺杂InGaAs层35、作为电子供给层的n+型AlGaAs层33。在电子供给层33和沟道层35之间配置间隔层34。
缓冲层32是未添加杂质的高电阻层，其膜厚为数千程度。在电子供给层33上层积作为阻挡层36的非掺杂的AlGaAs层，确保规定的耐压和夹断电压。再在最上层层积作为盖层的n+型GaAs层37。
电子供给层33、阻挡层36、间隔层34使用带隙比沟道层35大的材料。另外，在电子供给层33上添加2～4×1018cm-3程度的n型杂质(例如Si)。
根据这样的结构，由作为电子供给层33的n+型AlGaAs层的施主杂质产生的电子向沟道层35侧移动，形成作为电流通路的通道。其结果是电子和施主离子以异质结界面为界空间地分离。电子在沟道层35渡越，但由于施主离子不存在，故库仑散射的影响非常少，可具有高电子迁移率。
本实施例的电阻元件100通过由绝缘化区域50分离形成在衬底上，具有蚀刻盖层37的一部分得到的凹槽部101。在凹槽部101两端残留作为接触部102的盖层，连接电阻元件电极103、104。电阻元件电极103由和HEMT的第一层金属层的源极、漏极电极相同的欧姆金属层10形成，电阻元件电极104由和第三层金属层的源极、漏极电极相同的焊盘金属层30形成。而且，在凹槽部101的底部露出阻挡层36。
这样，通过设置阻挡层36露出的凹槽部101，电阻元件电极103、104、接触部102、沟道层35构成电阻的电流经路，沟道层35构成电阻层。而且，由于沟道层35的薄膜电阻比盖层37的高数倍(例如400Ω/□)，由此，以短的距离实现具有高电阻值的电阻元件100。
因此，即使具有高的电阻值，也可以减小芯片上的电阻元件的占有面积，故可实现芯片的小型化。
如图3(B)，作为有源元件的HEMT110的动作区域12也由绝缘化区域50分离而形成在衬底上。
即，HEMT将由第一层金属层的欧姆金属层10形成的源极电极15、漏极电极16与动作区域12上的源极电极37s及漏极区域17d连接，并在其上层由焊盘金属层30形成源极电极25、漏极电极26。
另外，通过进行蚀刻除去在动作区域12上配置栅极电极17的部分的盖层37，露出非掺杂AlGaAs层36，肖特基连接第二层金属层的栅极金属层20，形成栅极电极17。
另外，这里省略图示，但周边杂质区域，也通过由绝缘化区域50分离而形成规定的形状。
参照图4～图11说明本发明半导体装置的制造方法。另外，下面的图中通过一个剖面表示对准标记200及电阻元件100、HEMT110的形成区域。
适于本发明的半导体装置的制造方法，是在半导体衬底上层积缓冲层、电子供给层、沟道层、阻挡层及作为盖层的半导体层，单片集成有源元件及电阻元件的方法，该方法包括：蚀刻盖层，形成露出盖层的下层的半导体层的对准标记及电阻元件的规定图案的凹槽部的工序；形成分别与残留于所述凹槽部两端的盖层连接的电阻元件电极的工序。
第一工序(图4)：首先，在半导体衬底上层积缓冲层、电子供给层、沟道层、阻挡层及作为盖层的外延层。
即，在半绝缘性GaAs衬底31上层积非掺杂的缓冲层32。缓冲层32是未添加杂质的高电阻层，其膜厚为数千，往往由多个层形成。
在缓冲层32上顺序层积电子供给层的n+型AlGaAs层33、间隔层34、沟道层的非掺杂InGaAs层35、间隔层34、电子供给层的n+型AlGaAs层33。在电子供给层33上添加2～4×1018cm-3程度的n型杂质(例如Si)。
在电子供给层35上，为确保规定的耐压和夹断电压，层积作为阻挡层36的非掺杂的AlGaAs层，进一步在最上层层积作为盖层的n+型GaAs层37。
第二工序(图5)：然后形成对准标记及电阻元件的凹槽部。即，在整个面上形成抗蚀剂(未图示)，进行选择性地开设用于掩模对位的对准标记200、及形成电阻元件100的区域的凹槽部101的光刻工艺。然后，利用蚀刻除去盖层37。由此，形成底部露出阻挡层36的对准标记200及电阻元件100的凹槽部101，除去抗蚀剂。
此时，由于n+型GaAs层37和AlGaAs层36可通过使用规定气体的干式蚀刻进行选择蚀刻，故可形成再现性好的凹槽部101。凹槽部101根据沟道层35的薄膜电阻(例如400Ω/□程度)蚀刻盖层37，形成例如(50μm)程度的长度，使其具有规定的电阻值(例如10KΩ)。
另外，HEMT的外延结构不限于本实施例所示的结构，在盖层37和阻挡层36之间进一步重复设置非掺杂的AlGaAs层36、n+型GaAs层37的外延结构的情况也可以同样实施。
而且，此时也同样反复利用干式蚀刻进行选择蚀刻。此时，有时也不将凹槽部101的底部作为阻挡层。
第三工序(图6)：在整个面上淀积氮化膜51后，形成抗蚀剂(未图示)，进行选择性地使绝缘化区域部分开口的光刻工艺。此时，使用形成规定图案的掩模，除开关电路装置中需要的杂质区域之外，使所有区域开口。然后，将该掩模与对准标记对准，进行光刻。然后，以显影为规定图案的抗蚀剂为掩模，从氮化膜51上离子注入B+。然后，除去抗蚀剂，在500℃下进行30秒程度的退火，形成到达缓冲层32的绝缘化区域50。绝缘化区域50不是完全电绝缘，是通过离子注入杂质(B+)在外延层上设置载流子陷阱并绝缘化了的区域。即，在绝缘化区域50上作为外延层也存在杂质，通过注入用于绝缘化的B+使其钝化。
由此，分离形成电阻元件的区域，凹槽部101两端的盖层37构成连接电阻元件电极的接触部102。然后，同时将形成HEMT的区域、形成周边杂质区域(未图示)的区域绝缘分离。
第四工序(图7)：除去整个面的氮化膜51，在整个面上再次形成抗蚀剂，为形成欧姆电极，进行选择性地使电极形成区域开口的光刻工艺。在整个面上蒸镀欧姆金属层(AuGe/Ni/Au)10，剥离后形成合金。
由此，在电阻元件100的接触部102上形成由欧姆金属层构成的第一层金属层的电阻元件电极103，同时，形成与HEMT的动作区域12的一部分连接的第一层金属层的源极电极15及漏极电极16。
第五工序(图8)：在整个面上再次淀积氮化膜51，为形成栅极电极，而设置新的抗蚀剂。进行选择性地使栅极电极部分的抗蚀剂开口的光刻工艺，除去开口部露出的氮化膜51(图8(A))。
然后，进一步通过干式蚀刻除去开口部露出的盖层37，在栅极电极形成区域使阻挡层36露出。详细的图示省略，但侧面蚀刻盖层37，使其从之后形成的栅极电极离开0.2μm的距离。蚀刻该栅极电极部分的盖层37直接形成源极区域37s、漏极区域37d(图8(B))。即，源极区域37s、漏极区域37d在栅极电极形成中自动形成。
第六工序(图9)：在整个面上蒸镀栅极金属层20。栅极金属层20例如为Ti栅极电极时，蒸镀Ti/Pt/Au，在为Pt埋入栅极电极时，蒸镀Pt/Mo(图9(A))。
然后，进行剥离，形成与阻挡层36形成肖特基结的栅极电极17(图9(B))。另外，虽图中省略，但在采用Pt埋入栅极电极时，剥离后进行热处理，形成局部埋入阻挡层36的栅极电极。另外，聚束栅极电极17的栅极配线28也利用本工序形成。
第七工序(图10)：在整个面上再次形成作为保护膜的氮化膜51(图10(A))。然后，为形成接触孔，设置新的抗蚀剂(未图示)，进行光刻。由此，蚀刻氮化膜51，在第一层金属层的电阻元件电极103、源极电极15、漏极电极16上形成接触孔(图10(B))。
第八工序(图11)：利用第三层金属层形成电极。即，设置新的抗蚀剂(未图示)，进行选择性地使电极形成区域开口的光刻工艺，蒸镀焊盘金属层(Ti/Pt/Au)30并进行剥离。
由此，在电阻元件区域形成第三层金属层的电阻元件电极104，完成电阻元件100。另外，在动作区域12形成第三层金属层的源极电极25及漏极电极26，同时形成TEMT110。
另外，虽图示省略，但也形成各焊盘电极及所希望的图案的配线22。
这样，在本实施例中，可将具有阻挡层36露出的凹槽部101的电阻元件100和TEMT110单片集成。由于通过凹槽部101除去盖层37的一部分，故电阻元件100的电阻层构成沟道层33。沟道层36与盖层37相比，薄膜电阻高，可利用短的图案得到高的电阻值。
另外，凹槽部101和掩模对位的对准标记200在同一工序形成。另外，电阻元件电极103、104可分别和HEMT的源极电极15、25及漏极电极16、26利用同一工序形成。因此，可不需要添加特别的工序，形成具有高的电阻值，且占有面积小的电阻元件100。
图12及图13表示本发明的第二实施例。第二实施例是如下结构，在第一实施例的阻挡层36上设置InGaP层40，在电阻元件100的凹槽部101底部露出InGaP层40。
由此，由于利用表面状态稳定的InGaP层40覆盖容易被氧化的AlGaAs阻挡层36，故与第一实施例相比，可得到可靠性良好的电阻。
另外，GaAs盖层37可在形成凹槽部101时通过湿式蚀刻简单地进行和InGaP层的选择比非常大的选择蚀刻。因此，可廉价地形成再现性好的凹槽部101。
参照图13说明第二实施例的制造方法。另外，和第一实施例重复的部分省略说明。
第一工序(图13(A))：在半绝缘性GaAs衬底31上层积非掺杂的缓冲层32。缓冲层32是未添加杂质的高电阻层，其膜厚为数千程度，往往由多层形成。
在缓冲层32上顺序形成电子供给层的n+型AlGaAs层33、间隔层34、沟道层的非掺杂InGaAs层35、间隔层34、电子供给层的n+型AlGaAs层33。在电子供给层33中添加2～4×1018cm-3程度的n型杂质(例如Si)。
在电子供给层35上为确保规定的耐压和夹断电压，层积作为阻挡层36的非掺杂的AlGaAs层，层积作为表面保护层及蚀刻停止层的n+型InGaP层40。InGaP层40的杂质浓度为2～3×1018cm-3程度。然后，在最上层层积作为盖层的n+型GaAs层37。
第二工序(图13(B)：然后，形成对准标记及电阻元件的凹槽部。即，在整个面上形成抗蚀剂(未图示)，进行选择性地使对准标记200及电阻元件100的凹槽部101的形成区域开口的光刻工艺。通过蚀刻除去从开口部露出的盖层37，形成对准标记200及凹槽部101。
n+型GaAs层37和n+型InGaP层40取湿式蚀刻的选择比很大，InGaP层40构成蚀刻停止层。因此，可通过湿式蚀刻形成再现性好的凹槽部101。由此，与通过进行干式蚀刻形成凹槽部101的第一实施例的情况相比，具有可廉价地形成凹槽部101的优点。
除沟道层35外，n+型InGaP层40也多少构成电阻的电流经路。凹槽部101根据上述两层合起来构成的电阻层的薄膜电阻，以具有所希望的电阻值的长度蚀刻盖层37，除去抗蚀剂。
第三及第四工序：利用和第一实施例相同的工序形成第一层金属层的电阻元件电极103及第一层的源极电极15及漏极电极16。
第五工序(图13(C))：在整个面上淀积氮化膜51，为形成栅极电极，设置新的抗蚀剂。进行选择性地使栅极电极部分的抗蚀剂开口的光刻工艺，除去在抗蚀剂的开口部露出的氮化膜51。然后，利用磷酸等湿式蚀刻盖层37。
然后，使用盐酸系蚀刻液蚀刻在开口部露出的n+型InGaP层40，在栅极电极形成区域使阻挡层36露出。
然后，利用和第一实施例相同的第六～第八工序，在利用栅极金属层20形成栅极电极17后，利用焊盘金属层30形成电阻元件电极104，同时，形成HEMT的第二源极电极25及第二漏极电极26，得到图12所示的最终结构。
图14及图15表示本发明的第三实施例。
如图14所示，第三实施例是在第一实施例的阻挡层36上设置InGaP层40，在电阻元件100的凹槽部101底部露出阻挡层36的结构。同样，在设有InGaP层40的第二实施例中，除沟道层35外，高浓度InGaP层也形成电阻层，故薄膜电阻比第一实施例低一些，但在第三实施例中，在凹槽部101中高浓度InGaP层40也会除去，故和第一实施例相同，可以仅使沟道层35作为电阻层。因此，薄膜电阻可和第一实施例相同，与第二实施例相比，可提高薄膜电阻值，可以以相同的长度提高电阻值。
参照图15说明第三实施例的制造方法。另外，和第一实施例重复的部分省略说明。
第一工序(图15(A))：在半绝缘性GaAs衬底31上层积非掺杂的缓冲层32。缓冲层32是未添加杂质的高电阻层，其膜厚为数千程度，往往由多层形成。
在缓冲层32上顺序形成电子供给层的n+型AlGaAs层33、间隔层34、沟道层的非掺杂InGaAs层35、间隔层34、电子供给层的n+型AlGaAs层33。在电子供给层33中添加2～4×1018cm-3程度的n型杂质(例如Si)。
在电子供给层35上为确保规定的耐压和夹断电压，层积作为阻挡层36的非掺杂的AlGaAs层，层积表面保护层及作为蚀刻停止层的n+型InGaP层40。InGaP层40的杂质浓度为2～3×1018cm-3程度。然后，在最上层层积作为盖层的n+型GaAs层37。
第二工序(图15(B)：然后，形成对准标记及电阻元件的凹槽部。即，在整个面上形成抗蚀剂(未图示)，进行选择性地使对准标记及凹槽部的形成区域开口的光刻工艺。通过磷酸等蚀刻液除去从开口部露出的盖层37。
然后，利用盐酸系蚀刻液除去在开口部露出的n+型InGaP层40，形成阻挡层36露出的对准标记200及凹槽部101。
湿式蚀刻中，n+型GaAs层37和n+型InGaP层40的蚀刻选择比大，另外，InGaP层40和作为阻挡层的AlGaAs层36的蚀刻选择比也大。因此，通过改变蚀刻液，可利用湿式蚀刻形成再现性好的凹槽部101。由此，与利用干式蚀刻形成凹槽部的第一实施例的情况相比，具有可廉价地形成凹槽部101的优点。
凹槽部101根据沟道层35的薄膜电阻，以具有规定电阻值的长度蚀刻盖层37及InGaP层40，除去抗蚀剂。
第三及第四工序：利用和第一实施例相同的工序形成第一层金属层的电阻元件电极103及第一层金属层的源极电极15及漏极电极16。
第五工序：在整个面上淀积氮化膜51，为形成栅极电极，设置新的抗蚀剂。进行选择地使栅极电极部分的抗蚀剂开口的光刻工艺，利用磷酸等湿式蚀刻在抗蚀剂开口部露出的盖层。然后，使用盐酸系蚀刻液蚀刻n+型InGaP层40，在栅极电极形成区域使阻挡层36露出。
然后，利用和第一实施例相同的第六～第八工序，在利用栅极金属层20形成栅极电极17后，由焊盘金属层30形成电阻元件电极104，同时，形成HEMT的第二源极电极25及第二漏极电极26，得到图14所示的最终结构。

Claims (13)

1、一种半导体装置，在半导体衬底上层积缓冲层、电子供给层、沟道层、阻挡层及作为盖层的半导体层，并将有源元件及电阻元件形成单片，其特征在于，包括：以规定的图案除去所述盖层并使该盖层下的所述半导体层露出的凹槽部；分别和所述凹槽部两端的所述盖层连接的电阻元件电极。
2、如权利要求1所述的半导体装置，其特征在于，所述沟道层比所述盖层的薄膜电阻高。
3、如权利要求1所述的半导体装置，其特征在于，在所述凹槽部露出所述阻挡层。
4、如权利要求1所述的半导体装置，其特征在于，在所述阻挡层上设置InGaP层。
5、如权利要求4所述的半导体装置，其特征在于，在所述凹槽部露出所述InGaP层。
6、如权利要求1所述的半导体装置，其特征在于，所述电子供给层、沟道层、阻挡层及盖层分别是n+型AlGaAs层、非掺杂InGaAs层、非掺杂AlGaAs层及n+型GaAs层。
7、如权利要求1所述的半导体装置，其特征在于，所述有源元件是具有设于所述盖层的源极电极及漏极电极和设于所述阻挡层的栅极电极的晶体管。
8、一种半导体装置的制造方法，在半导体衬底上层积缓冲层、电子供给层、沟道层、阻挡层及作为盖层的半导体层，将有源元件及电阻元件形成单片，其特征在于，包括：蚀刻所述盖层，使该盖层下层的所述半导体层露出的对准标记及规定图案的凹槽部的工序；形成分别与残留于所述凹槽部两端的所述盖层连接的电阻元件电极的工序。
9、如权利要求8所述的半导体装置的制造方法，其特征在于，通过干式蚀刻形成所述凹槽部。
10、如权利要求8所述的半导体装置的制造方法，其特征在于，在所述阻挡层上具有InGaP层，通过湿式蚀刻形成所述凹槽部。
11、如权利要求8所述的半导体装置的制造方法，其特征在于，所述电子供给层、沟道层、阻挡层及盖层分别是n+型AlGaAs层、非掺杂InGaAs层、非掺杂AlGaAs层及n+型GaAs层。
12、如权利要求8所述的半导体装置的制造方法，其特征在于，在所述有源元件形成区域的所述盖层形成源极电极及漏极电极，在所述阻挡层上形成栅极电极。
13、如权利要求12所述的半导体装置的制造方法，其特征在于，所述电阻元件电极和所述源极电极及漏极电极在同一工序形成。
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