CN1855718A - 化合物半导体开关电路装置 - Google Patents

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榊原干人
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Abstract

本发明提供一种化合物半导体开关电路装置，在内装有逻辑电路的化合物半导体开关MMIC中，存在有逻辑电路的E－FET、电容抗静电击穿弱的问题。在逻辑电路的逻辑电路L的控制端子Ctl－接地端子GND之间、点CP－接地端子GND之间以及电源端子VDD－接地端子GND之间分别连接保护元件(200)。由此，可防止构成倒相元件(70)的E－FET和电容Ci、Cr被来自外部的静电破坏。由于保护元件可由逻辑电路的必要结构要素构成，故不必附加特别的工序或结构即可实现。

Description

化合物半导体开关电路装置
技术领域
本发明涉及化合物半导体开关电路装置，特别是涉及保护具有逻辑电路的开关电路装置的逻辑电路不被静电破坏的化合物半导体开关电路装置。
背景技术
在手机等移动用通信设备中多使用GHz带的微波，在天线的切换电路或发送接收信号的切换电路等中多使用用于切换这些高频信号的开关元件。作为该元件，由于处理高频，故多使用使用了镓·砷(GaAs)的场效应晶体管(下面称为FET)，伴随与此，正在进行将上述开关电路自身集成化的单片式微波集成电路(MMIC)的开发。
而且，在现有的化合物半导体中，为了保护GaAsFET不被静电破坏，而在抗静电破坏弱的端子之间连接有pn结二极管(例如参照非专利文献1)。
非专利文献1：宮脇康雄他、3名、「イオン注入型低雑音デュアルゲ一トGaAsMESFET」、SANYO TECHNICAL REVIEW，三洋電機(株)，1986年8月，VOL.18.NO.2.P76-84
通过在开关MMIC上连接逻辑电路(倒相器)，可减少控制端子数。
但是，构成逻辑电路的增强型FET(下面称作E-FET)的尺寸小，耐静电极弱。另外，为了吸收噪音及防止振荡，在逻辑电路的输入信号侧连接电容Ci，在反转信号侧连接电容Cr。但是，这些电容Ci、Cr的耐静电也弱。
因此，目前通常在化合物半导体中连接有pn结二极管等保护二极管，以使GaAsFET不会被来自外部的静电破坏。
但是，在化合物半导体的形成工序中，需要另外设置用于pn结二极管的p型杂质区域。由于这会使制造工序复杂，故而存在成本高的问题。另外，需要另外设置用于配置pn二极管的空间，使芯片尺寸增大，进一步提高成本。
另外，在微波器件中，由于连接保护二极管，使得寄生电容增加，特性恶化。即，在开关MMIC的逻辑电路的情况下，存在开关速度减缓的问题。
发明内容
本发明是鉴于上述诸多情况而构成的，其提供一种化合物半导体开关电路装置，包括：多个开关元件，其设于化合物半导体衬底上；逻辑电路，其设于所述衬底上，对所述开关元件施加控制信号；反转信号线，其与所述逻辑电路和所述开关元件连接，对该开关元件施加反转信号，其中，所述逻辑电路由倒相元件、多个电容、输入电阻、电源端子、控制端子、接地端子构成，所述倒相元件的源极电极与所述接地端子连接，所述倒相元件的漏极电极与所述电源端子连接，所述多个电容的栅极电极经由所述输入电阻与所述控制端子连接，所述多个电容的一端分别与所述接地端子连接，另一端分别与所述控制端子及所述反转信号线连接，在所述控制端子及所述接地端子之间并联连接有在两个传导区域间配置有绝缘区域的保护元件。
根据本发明，通过在开关MMIC的逻辑电路中连接保护元件，可保护逻辑电路不被静电破坏。
另外，在本实施例中，通过作为逻辑电路所必要的结构要素，可在控制端子Ctl-接地端子GND之间、反转信号线-接地端子GND之间、电源端子VDD-接地端子GND之间分别连接保护元件。因此，不必追加p型杂质区域等用于保护元件的新结构要素，可完全保护逻辑电路不被静电破坏。
另外，由于可使用焊盘周边的传导区域，故可在焊盘-焊盘间的空出空间形成保护元件，不需要用于配置保护元件的特别的空间，可使芯片尺寸减小。
保护元件是在传导区域间配置有绝缘区域的元件，由于几乎不会产生寄生电容，故不会使开关MMIC的开关速度恶化。
附图说明
图1是用于说明本发明第一实施例的电路图；
图2是用于说明本发明第一实施例的平面图；
图3是用于说明本发明第一实施例的剖面图；
图4是用于说明本发明第一实施例的概要图；
图5是用于说明本发明第一实施例的剖面图；
图6是用于说明本发明第一实施例的剖面图；
图7是用于说明本发明第一实施例的剖面图；
图8是用于说明本发明第一实施例的剖面图；
图9是用于说明本发明第二实施例的电路图；
图10是用于说明本发明第二实施例的平面图；
图11是用于说明本发明第三实施例的电路图；
图12是用于说明本发明第三实施例的剖面图；
图13(A)、(B)是说明本发明第三实施例的剖面图；
图14是用于说明本发明第三实施例的剖面图；
图15是用于说明本发明第四实施例的剖面图；
图16是用于说明本发明第四实施例的剖面图；
图17是用于说明本发明第四实施例的剖面图；
图18是用于说明本发明第四实施例的剖面图；
图19是用于说明本发明第四实施例的剖面图。
附图标记
10：欧姆金属层；15：第二源极电极；16：第二漏极电极；17：栅极电极；20：栅极金属层；30、40：布线金属层；50：绝缘化区域；51：周边传导区域；52：传导区域；53：n+型杂质区域；60：氮化膜；70：倒相元件；100：动作区域；113：第一源极电极；115：第二源极电极；114：第一漏极电极；116：第二漏极电极；117、118：栅极电极；200：保护元件；201：第一n+型区域；202：第二n+型区域；203：绝缘区域；IN1：第一公共输入端子；IN2：第二公共输入端子；Ctl：控制端子；OUT1：第一输出端子；OUT2：第二输出端子；I1：第一公共输入端子焊盘；I2：第二公共输入端子焊盘；C：控制端子焊盘；O1：第一输出端子焊盘；O2：第二输出端子焊盘；CR：控制电阻；SW1：第一开关元件；SW2：第二开关元件；SW3：第三开关元件；SW4：第四开关元件；CP：点；V：电源端子焊盘；G1：第一接地端子焊盘；G2：第二接地端子焊盘；GND：接地端子；VDD：电源端子；Cr、Ci：电容；IL：输入信号线；RL：反转信号线；Ri：输入电阻；R1：负载电阻；L：逻辑电路
具体实施方式
参照图1～图19详细说明本发明的实施例。
首先，参照图1～图8说明本发明的第一实施例。图1是表示由多段连接有FET的四个开关元件构成的DPDT(Double Pole Double Throw：双极双投)开关MMIC之一例的电路图。
DPDT是用于CDMA移动电话等中的开关MMIC，其具有第一～第四开关元件SW1、SW2、SW3、SW4、两个第一RF端口(第一公共输入端子IN1、第二公共输入端子IN2)、两个第二RF端口(第一输出端子OUT1、第二输出端子OUT2)。通过第二RF端口相互连接由第一及第二开关元件SW1、SW2构成的SPDT开关、由第三及第四开关元件SW3、SW4构成的其它SPDT开关。
各开关元件SW1、SW2、SW3、SW4是分别将FET三段串联连接的FET组。例如，第一开关元件SW1串联连接FET1-1、FET1-2、FET1-3。第二开关元件SW2串联连接FET2-1、FET2-2、FET2-3。第三开关元件SW3串联连接FET3-1、FET3-2、FET3-3。第四开关元件SW4串联连接FET4-1、FET4-2、FET4-3。
第一开关元件SW1一端(FET1-3)的漏极电极(或源极电极)与第三开关元件SW3一端(FET3-3)的漏极电极(或源极电极)连接，第二开关元件SW2一端(FET2-3)的漏极电极(或源极电极)与第四开关元件SW4一端(FET4-3)的漏极电极(或源极电极)连接。
第一及第二开关元件SW1、SW2另一端(FET1-1、FET2-1)的源极电极(或漏极电极)与第一公共输入端子IN1连接，第三及第四开关元件SW3、SW4另一端(FET3-1、FET4-1)的源极电极(或漏极电极)与第二公共输入端子IN2连接。
另外，在第一、第三开关元件SW1、SW3中具有公共的第一输出端子OUT1，以及/或在第二、第四开关元件SW2、SW4中具有公共的第二输出端子OUT2。另外，在开关MMIC中，源极电极及漏极电极是等效的。因此，以下，即使源极电极和漏极电极相互调换，也是同样的。
第一开关元件SW1～第四开关元件SW4和逻辑电路L利用输入信号线IL及反转信号线RL连接。即，在第一开关元件SW1和第四开关元件SW4的FET的栅极电极上分别连接控制电阻CR，经由输入信号线IL与逻辑电路L连接。向逻辑电路L的控制端子Ctl输入的控制信号(输入信号)直接成为输入信号线IL的信号。
另外，第二开关元件SW2及第三开关元件SW3的栅极电极也分别与控制电阻CR连接，经由反转信号线RL与逻辑电路L连接。点CP是倒相元件70和反转信号线RL的连接点。另外，在反转信号线RL上施加已施加于控制端子Ctl上的控制信号(输入信号)的反转信号。
控制电阻CR以防止高频信号经由栅极电极相对成为交流接地的控制端子Ctl的直流电位及逻辑电路L的点CP的直流电位漏出的为目的进行配置。控制电阻CR的电阻值分别为5KΩ～10KΩ左右。
第一实施例的开关MMIC具有逻辑电路L。逻辑电路L为倒相器，其结构如下。
逻辑电路L由倒相元件70、电容Cr、Ci、输入电阻Ri、电源端子VDD、控制端子Ctl以及接地端子GND构成。倒相元件70的源极电极与接地端子GND连接，漏极电极与电源端子VDD连接，栅极电极经由输入电阻Ri与控制端子Ctl连接。
倒相元件70是将增强型(E型)FET(下面称作E-FET)和负载电阻R1连接而构成的。即，详细地说，E-FET的源极电极与接地端子GND连接，E-FET的漏极电极与点CP连接，在点CP上连接负载电阻R1的一端，将负载电阻R1的另一端与电源端子VDD连接。另外，E-FET的栅极经由输入电阻Ri与控制端子Ctl连接。
在成为输入信号侧的控制端子Ctl与接地端子GND之间，为了吸收噪音及防止振荡而连接有电容Ci。另外，在与反转信号线RL连接并构成反转信号侧的点CP与接地端子GND间，同样为了吸收噪音及防止振荡而连接有电容Cr。另外，输入电阻Ri是为了防止静电破坏、吸收噪音以及防止振荡而配置的。
逻辑电路L(倒相电路)的动作如下。施加于控制端子Ctl上的控制信号(输入信号)通过倒相器而反转，在点CP产生输入信号的反转信号。即，在控制端子Ctl为3V时，点CP为0V，在控制端子Ctl为0V时，点CP为3V。在逻辑电路L上连接保护元件200。后文对保护元件200进行叙述。
图1的DPDT开关MMIC的电路动作如下。在控制端子Ctl上施加3V时，将控制端子Ctl的输入信号向栅极电极输入的第一开关元件SW1及第四开关元件SW4导通。由此，第一公共输入端子IN1-第一输出端子OUT1之间及第二公共输入端子IN2-第二输出端子OUT2之间构成导通状态，分别形成信号路径。
另一方面，将点CP的信号、即反转信号0V向栅极电极输入的第二开关元件SW2及第三开关元件SW3截止。因此，第一公共输入端子IN1-第二输出端子OUT2之间及第二公共输入端子IN2-第一输出端子OUT1之间被切断。在控制端子Ctl上施加0V时，其反向动作。
在这样的DPDT中，可将第一RF端口和第二RF端口调换使用。此时，从公共输入端子向输出端子的高频信号的路径构成反向。
图2是将上述DPDT集成在化合物半导体衬底的一个芯片上的平面图。构成电路的各元件的图案配置与第一电路图的配置大致相同。FET也可以为MESFET(Metal Semiconductor Field Effect Transistor：金属半导体场效应晶体管)、GaAs JFET(Junction FET：镓砷结型场效应管)、HEMT(High ElectronMobility Transistor：高电子移动度晶体管)中的任一个，在此，主要使用HEMT进行说明。
HEMT的衬底结构是在例如半绝缘性GaAs衬底上层积了缓冲层、电子供给层、沟道(电子渡越)层、盖层等的结构。另外，在HEMT中，通过由到达缓冲层的绝缘化区域50进行分离，形成动作区域100、控制电阻CR、负载电阻R1及输入电阻Ri等传导区域。本实施例的传导区域例如为杂质区域。
第一开关元件SW1～第四开关元件SW4是分别将三个FET串联连接的FET组。在各开关元件SW1～SW4的栅极电极上分别连接有控制电阻CR。另外，与第一公共输入端子IN1、第二公共输入端子IN2、第一输出端子OUT1、第二输出端子OUT2连接的第一公共输入端子焊盘I1、第二公共输入端子I2、第一输出端子焊盘O1、第二输出端子焊盘O2设于衬底的周边。
由于各开关元件为相同的结构，故下面对第一开关元件SW1进行说明。
FET1-1、FET1-2、FET1-3分别由三个金属层形成。第一层金属层是与衬底欧姆接触的欧姆金属层(AuGe/Ni/Au)，第二层金属层是在衬底表面上形成肖脱基结的栅极金属层(例如Pt/Mo)20。另外，第三层金属层是布线金属层(Ti/Pt/Au)。布线金属层还具有第一层布线金属层30和第二层布线金属层40。
在动作区域100上由欧姆金属层形成第一源极电极及第一漏极电极。另外，在图2中，由于欧姆金属层与布线金属层30重叠，因而未作图示。梳状的栅极电极17由栅极金属层20形成，各梳齿配置于第一源极电极及第一漏极电极之间。
第二源极电极15及第二漏极电极16是与欧姆金属层重叠的第一层布线金属层(Ti/Pt/Au)30，其分别形成梳状。或者，各焊盘为将第一层布线金属层30设于衬底表面，并在其上层形成有第二层布线金属层40的双层结构。
FET1-1中，从左侧延伸的三个布线金属层30是与第一公共输入端子焊盘I1连接的第二源极电极15，在其下具有由欧姆金属层形成的第一源极电极。另外，从右侧延伸的三个布线金属层30是FET1-1的第二漏极电极16，在其下具有第一漏极电极。这两个电极被配置成使梳齿啮合的形状，在其间配置有五个栅极电极17。
在FET1-2中，从左侧延伸的三个第二源极15与FET1-1的第二漏极16连接。在此，该电极不超过高频信号的通过点，通常由于不必导出外部，故未设有焊盘。另外，从右侧延伸的四个第二漏极电极16与FET1-3的第二源极电极15连接。该电极也同样不超过高频信号的通过点，通常由于不必导出外部，故未设有焊盘。在这两个电极之下具有欧姆金属层。它们被配置成使梳齿啮合的形状，并在其间将栅极17配置成六个梳状。
多段地串联连接FET的开关电路装置与FET一段的开关电路装置相比，由于FET组在OFF时能够耐受大的电压振幅，因而构成高输出的开关电路装置。此时，在将FET串联连接时，成为连接部的FET的源极电极或漏极电极通常不必导出外部，因而不必设置焊盘。
FET1-3中，从左侧延伸的三个布线金属层30是第二源极电极15，在其下具有第一源极电极。另外，从右侧延伸的梳状的四个布线金属层30是与第一输出端子焊盘O1连接的第二漏极电极16，在其下具有第一漏极电极。这两个电极被配置成使梳齿啮合的形状，在其间配置有六个栅极电极17。栅极电极17经由控制电阻CR及由第一层布线金属层30形成的输入信号线IL与控制端子焊盘C连接。
第二源极电极15、第二漏极电极16在动作区域100外对各电极的梳齿进行布线，使其在氮化膜(在此未图示)上延伸。
如上所述，控制电阻CR利用由绝缘化区域50分离的传导区域构成，在本实施例中构成高电阻体。高电阻体是除去HEMT结构的盖层，仅以具有下层的高薄膜电阻值的半导体层为电阻层的结构。控制电阻CR为了防止高频信号的泄漏而必须为高电阻值，但通过由高电阻体构成，能够以短的距离提高电阻值。另一方面，负载电阻R1及输入电阻Ri为了得到精度良好的电阻值，而由未除去HEMT结构的盖层的传导区域(杂质区域)构成。
另外，在各焊盘I1、I2、O1、O2周边的衬底表面，为了防止高频信号的泄漏、提高绝缘性，而配置周边传导区域51。另外，在各焊盘-各FET之间、各焊盘-源(漏)极电极之间、控制电阻CR-控制电阻CR之间的衬底表面形成有浮置电位(フロ一テイング電位)的传导区域52。即使利用浮置电位的传导区域52也可以提高绝缘性。另外，对各梳齿进行布线，在延伸到氮化膜上的第二源极电极15及第二漏极电极16下方的衬底表面也设置传导区域52。这些周边传导区域51、传导区域52也是由绝缘化区域50分离的杂质区域。
另外，与第二开关元件SW2、第四开关元件SW4的栅极电极连接的反转信号线RL由第二层的布线金属层40形成，与逻辑电路L的点CP连接。
逻辑电路L沿芯片的一边配置分别与电源端子VDD、接地端子GND、控制端子Ctl连接的电源端子焊盘V、第一接地端子焊盘G1、控制端子焊盘C。另外，与它们并排而配置与接地端子GND连接的第二接地端子焊盘G2。而且，在这些焊盘之间配置输入电阻Ri及倒相元件70。
倒相元件70是由点CP将E-FET的漏极电极和负载电阻R1的一端连接的元件。E-FET和负载电阻R1由反转信号线RL连接。
E-FET与构成第一～第四开关元件SW1～SW4的FET相同。即，在由绝缘化区域50分离的动作区域100上设置由布线金属层30构成的梳状的第二源极电极115及梳状的第二漏极电极116。上述电极使梳齿相互啮合而进行配置，在其间配置由栅极金属层20构成的栅极电极17。另外，在第二源极电极115及第二漏极电极116的下层配置有由欧姆金属层构成的第一源极电极及第一漏极电极，但在此省略图示。E-FET的第二漏极116与由第二层布线金属层40构成的反转信号线RL连接。反转信号线RL在第一接地端子焊盘G1和电容Cr之间延伸，与负载电阻R1的一端连接。
另外，E-FET的第二源极电极115与第一接地端子焊盘G1连接。第一接地端子焊盘G1配置于负载电阻R1与E-FET之间。负载电阻R1的另一端与电源端子焊盘V连接。另外，E-FET的栅极117经由输入电阻Ri与控制端子焊盘C连接。负载电阻R1、输入电阻Ri是由绝缘化区域50分离了的传导区域(杂质区域)。
图2中，E-FET的下方为输入信号(控制信号)侧，E-FET的上方成为使输入信号反转的反转信号侧。沿输入信号侧的控制端子焊盘C及第二接地端子焊盘G2配置电容Ci。另外，沿反转信号侧的第一接地端子焊盘G1、电源端子焊盘V配置电容Cr。
电容Ci、Cr分别在衬底表面设置下部电极55i、55r(在此未作图示)，经由氮化膜60而配置有上部电极56i、56r。下部电极55i、55r由第一层布线金属层30形成，上部电极56i、56r由第二层布线金属层40形成。输入信号线IL的布线金属层40与电容Ci的上部电极56i接触。另外，反转信号线RL的布线金属层40与电容Cr的上部电极56r接触。另外，本实施例的电容Ci、Cr的下部电极55i、55r连续。
另外，输入信号侧的电容Ci的下部电极55i与第二控制端子焊盘G2连接。即，下部电极55i和第二控制端子焊盘G2的下层的布线金属层30连续。另外，反转信号侧的电容Cr的下部电极55r与第二控制端子焊盘G2连接。即，下部电极55r和第二控制端子焊盘G2下层的布线金属层30连续。
在电源端子焊盘V、第一及第二接地端子焊盘G1、G2、控制端子焊盘C周边的衬底表面，为了提高绝缘性而配置周边传导区域51。另外，在电容Ci、Cr的下部电极55i、55r周边的衬底表面也形成周边传导区域51。
另外，本实施例的周边传导区域51全部在各焊盘周边使其至少一部分与焊盘接触，或从焊盘离开0μm～5μm配置。在与焊盘接触时，从焊盘溢出而设置，也可以设于焊盘的整个下面。通过进行这样的配置，周边传导区域51可与各焊盘直流连接。另外，下部电极55i、55r的周边传导区域51也同样。
另外，在第一开关元件SW1及第二开关元件SW2(第二源极电极15)和逻辑电路L(电容Cr、Ci)之间的衬底表面也配置浮置电位的传导区域52，使绝缘提高。
图3是表示由一组源极电极、栅极电极、漏极电极构成的E-FET的图，是图2的a-a线截面。
衬底是在半绝缘性(半絶縁性)GaAs衬底131上层积非掺杂的缓冲层132，在缓冲层132上层积有成为电子供给层的n+型AlGaAs层133、成为沟道(电子渡越)层的非掺杂InGaAs层135、成为电子供给层的n+型AlGaAs层133的结构。电子供给层133具有第一电子供给层133a及第二电子供给层133b两层，分别配置于沟道层135的上下。另外，在沟道层135和各电子供给层138之间配置衬垫层134。
缓冲层132是未添加杂质的高电阻层，其膜厚为数千左右。在第二电子供给层133b上层积成为阻挡层136的非掺杂的AlGaAs层，确保规定的耐压和夹断电压。另外，在最上层层积有成为盖层的n+型GaAs层137。在盖层137中添加有高浓度的杂质，其杂质浓度为1～5×1018cm-3左右。
电子供给层133、阻挡层136、衬垫层134使用带隙比沟道层135大的材料。另外，在电子供给层133中添加有2～4×1018cm-3左右的n型杂质(例如Si)。
HEMT的动作区域100通过由到达缓冲层132的绝缘化区域50分离而形成。HEMT的外延结构含有盖层137。盖层137的杂质浓度为1～5×1018cm-3左右的高浓度，因此，配置有盖层137的区域在功能上成为高浓度的杂质区域。
下面，在本实施例中，HEMT的动作区域100是指，由绝缘化区域50分离并配置有HEMT的第一源极电极113、第二源极电极115、第一漏极电极114、第二漏极电极116以及栅极电极117的区域的半导体层。即，以包含构成电子供给层133、沟道(电子渡越)层135、衬垫层134、阻挡层136、盖层137等HEMT的各半导体层的全部的区域为动作区域100。
绝缘化区域50是没有完全电绝缘，而通过离子注入杂质(B+)，在外延层上设置载流子陷阱并将其绝缘化了的区域。即，在绝缘化区域50中，作为外延层也存在有杂质，但通过进行用于绝缘化的B+注入而不活性化。另外，在FET为GaAs MESFET的情况下，绝缘化区域50相当于未形成传导区域(杂质区域)的半导体衬底的一部分。
在动作区域100上，如图3所示，通过将添加有高浓度杂质的盖层137除去，设置源极区域137s及漏极区域137d。在源极区域137s及漏极区域137d上连接由欧姆金属层10形成的第一源极电极113、第一漏极电极114，并在其上层利用第一层布线金属层30形成第二源极电极115、第二漏极电极116。
另外，通过蚀刻将动作区域100的一部分的盖层137除去，使非掺杂AlGaAs层136露出，肖脱基连接栅极金属层20，形成栅极电极117。
另外，构成第一开关元件SW1～第四开关元件SW4的FET也为相同的结构。
在本实施例中，在逻辑电路L上连接保护元件200，下面，对保护元件200进行说明。
图4是表示保护元件200的概要图。保护元件200如图4所示，是在近接的第一传导区域201和第二传导区域202两个端子之间配置有绝缘区域203的元件。第一传导区域201及第二传导区域202设于衬底上。
在本实施例中，第一传导区域201及第二传导区域202例如为高浓度的杂质区域，下面，作为第一n+型区域201、第二n+型区域202进行说明。第一n+型区域201及第二n+型区域202离开使静电能量通过的距离d、例如4μm左右而设置。其杂质浓度都大于或等于1×1017cm-3。另外，在第一n+型区域201及第二n+型区域202之间抵接并配置绝缘区域203。
在此，绝缘区域203是未完全电绝缘，而在衬底上离子注入杂质并将其绝缘化了的绝缘化区域或半绝缘性衬底的一部分。绝缘区域203的杂质浓度为小于或等于1×1014cm-3左右为好，电阻率大于或等于1×1013Ωcm为好。
将保护元件200的两个端子与被保护元件连接。由此，可使从外部朝向保护元件200连接的被保护元件的两个端子之间施加的静电能量经由绝缘区域203放电。
第一n+型区域201及第二n+型区域202的离开距离4μm是适于通过静电能量的距离，在离开距离(绝缘区域203的厚度)大于或等于10μm的情况下，对静电来说，电阻大，不能可靠地进行保护元件200间的放电。另外，第一n+型区域201及第二n+型区域202的杂质浓度及绝缘区域的电阻值的上述数值也适于静电能量的放电。
在通常的FET动作中，由于未施加静电那样高电压，故信号不通过4μm的绝缘区域203。另外，即使在微波这样的高频波中也同样，信号不通过4μm的绝缘区域203。因此，在通常的动作中，保护元件200的特性不受任何影响。但是，静电为瞬间施加高电压的现象，此时，静电能量通过4μm的绝缘区域203，在第一n+型区域201及第二n+型区域202之间放电。
如图3所示在HEMT结构的情况下，配置有盖层137的区域是高浓度杂质区域。即，通过由宽度4μm的绝缘化区域50进行分离，使其两侧的杂质区域成为保护元件200的第一n+型区域201及第二n+型区域202。
第一及第二n+型区域201、202也可以直接作为保护元件200的端子，另外，也可以设置与它们连接的金属电极。
在本实施例中，将该保护元件200与逻辑电路L连接，构成逻辑电路L的E-FET的尺寸小，耐静电极弱。另外，电容Ci及Cr耐静电也弱。因此，使保护元件200与它们连接，防止静电破坏。
即，保护元件200在逻辑电路L的控制端子Ctl-接地端子GND之间、点CP-接地端子GND之间以及电源端子VDD-接地端子GND之间分别连接。
首先，对在控制端子Ctl-接地端子GND之间连接保护元件200的情况进行说明。在本实施例中，在控制端子Ctl-接地端子GND之间连接两个保护元件200。即，为控制端子焊盘C-第二接地端子G2之间、和控制端子焊盘C-电容Ci之间。
图5是表示在控制端子焊盘C-第二接地端子焊盘G2之间连接有保护元件200的情况的图，是图2的b-b线剖面图。
如上所述，在控制端子焊盘C及第二接地端子焊盘G2的周边，为了提高绝缘而配置周边传导区域51。在图5中，周边传导区域51设于两焊盘的整个下方的衬底表面，使其端部从两焊盘的端部溢出。两焊盘之下的氮化膜60被开口，将布线金属层30和周边传导区域51直流连接(肖脱基连接)。
另外，两个周边传导区域51由离子(B+)注入得到的绝缘化区域50分离。即，分别以两个周边传导区域51作为保护电子200的两个端子，通过使它们的离开距离d为4μm，可成为保护元件200。
在此，例如控制端子焊盘C的周边传导区域51为第一n+型区域201，第二接地端子焊盘G2的周边传导区域51为第二n+型区域202。而且，在它们之间配置绝缘化区域50，使其成为保护元件200的绝缘区域203。通过使绝缘化区域50的宽度d为4μm，可在控制端子焊盘C-第二接地端子焊盘G2之间连接保护元件200。另外，即使将第一n+型区域201及第二n+型区域202调换也是相同的。
如图2所示，控制端子焊盘C经由输入电阻Ri与E-FET的栅极电极117连接。另外，第二控制端子焊盘G2与电容Ci的下部电极55i连接。下部电极55i与电容Cr的下部电极55r连续，与第一接地端子焊盘G1连接。第一接地端子焊盘G1与E-FET的第二源极电极115连接。
即，在控制端子焊盘C-第二接地端子焊盘G2间连接保护元件200，使E-FET的栅极电极-源极电极之间以及电容Ci的上部电极56i-下部电极55i之间连接保护元件200。此时，控制端子焊盘C、第二接地端子焊盘G2成为保护元件200的金属电极。
如上所述，在保护FET不被静电破坏时，只要将作用在弱结、即栅极电极的肖脱基结上的静电能量减轻即可。根据本实施例，将在两个传导区域(高浓度杂质区域)之间配置有绝缘区域(下面为n-i-n型)保护元件200连接在逻辑电路L的控制端子Ctl-接地端子GND之间。由此，可保护逻辑电路的E-FET的栅极电极-源极电极间的肖脱基结不被静电破坏。同时，也可保护耐静电破坏弱的电容Ci不受静电影响。
另外，保护元件200为了提高绝缘而由配置于控制端子焊盘C、第二接地端子焊盘G2周边的周边传导区域51、和用于将它们分离的绝缘化区域50构成。其全部是逻辑电路L的基本构成要素。即，通过研究这些构成要素的配置，可由成为基本的构成要素保护不被静电破坏。即，与将pn结二极管作为保护二极管的情况不同，不附加特别的结构及工序即可实现。
图6是在控制端子Ctl-接地端子GND之间连接保护元件200的情况下，在控制端子焊盘C-电容Ci之间连接有保护元件200的图，是图2的c-c线剖面图。
电容Ci在下部电极55i和上部电极56i之间配置成为电介质的氮化膜60。而且，在下部电极55i的周边配置周边传导区域51。下部电极55i之下的氮化膜60被开口，将下部电极55i和周边传导区域51直流连接(肖脱基连接)。另一方面，在控制端子焊盘C的周边与图5同样，也配置周边传导区域51，并将它们直流连接。
例如，以控制端子焊盘C的周边传导区域51为保护元件200的第一n+型区域201，以下部电极55i的周边传导区域51为第二n+型区域202，将它们由4μm的宽度d的绝缘化区域50分离。由此，在控制端子焊盘C-电容Ci的下部电极(接地端子GND)之间连接有n-i-n型保护元件200。
控制端子焊盘C经由输入电阻Ri与E-FET的栅极电极17连接。另外，下部电极55i与电容Cr的下部电极55r连续，与第一接地端子焊盘G1及第二接地端子焊盘G2连接。第一接地端子焊盘G1与E-FET的第二源极电极115连接。
即，在控制端子焊盘C-电容Ci的下部电极55i之间连接保护元件200，使E-FET的栅极电极-源极电极之间连接保护元件200。
另外，图5及图6的任何情况中，由于保护元件200连接于电容Ci的两端(上部电极56i及下部电极55i)之间，故也可以防止电容Ci的静电破坏。
即，如图5及图6所示，通过连接保护元件200，可防止构成逻辑电路L的E-FET及电容Ci的静电破坏。
其次，参照图7说明在点CP-接地端子GND之间连接保护元件200的情况。图7是图2的d-d线剖面图。
与点CP连接的反转信号线RL(布线金属层40)在第一接地端子焊盘G1及电容Cr之间延伸并与负载电阻R1连接。在本实施例中，如图7所示，在负载电阻R1的接近点CP的部分和第一接地端子焊盘G1之间连接保护元件200。
负载电阻R1也是由绝缘化区域50分离的传导区域。另外，在第一接地端子焊盘G1的周边也配置周边传导区域51，将它们直流连接。即，以例如构成负载电阻R1的传导区域的一部分为第一n+型区域201，以第一接地端子焊盘G1的周边传导区域51为第二n+型传导区域202。而且，通过将它们由宽度4μm的绝缘化区域50分离，在点CP-第一接地端子焊盘G1之间连接保护元件200。
点CP与E-FET的第二漏极116连接。而且，第一接地端子焊盘G1与E-FET的第二源极电极115连接。即，在E-FET的源极-漏极间连接保护元件200，可保护其间不受静电影响。在FET中，耐静电破坏最弱的是栅极肖脱基结。但特别是，构成倒相元件70的E-FET的尺寸小，也同样保护源极-漏极间不受静电破坏为好。
此时，第一接地端子焊盘G1与电容Cr的下部电极55r连接。而且，负载电阻R1通过反转信号线RL与电容Cr的上部电极56r连接。
即，将保护元件200也与电容Cr的两端连接，也能够保护电容Cr不受静电影响。
另外，对在电源端子VDD-接地端子GND之间连接保护元件200的情况进行说明。
图8是表示在电源端子焊盘V-电容Cr之间连接有保护元件200的情况的图，是图2的e-e线剖面图。
该结构与图6相同。即，在电源端子焊盘V周边配置周边传导区域51，将它们直流连接。另一方面，在电容Cr的下部电极55r周边也配置周边传导区域51，将它们直流连接(肖脱基连接)。而且，分别将这些周边传导区域51作为第一n+型区域201、第二n+型区域202，由宽度4μm的绝缘化区域50分开。由此，在电源端子焊盘V-电容Cr之间连接保护元件200。
电容Cr的下部电极55r与第一接地端子焊盘G1连接。即，在电路上，在电源端子VDD-接地端子GND之间连接有保护元件200，可使施加在电源端子VDD上的静电从接地端子GND释放。
另外，电源端子焊盘V经由负载电阻R1与构成倒相元件70的E-FET的第二漏极116连接。即，防止静电施加在E-FET的漏极电极及电容Cr上。
这样，在本实施例中，由图2所示的图案形成逻辑电路L，在控制端子Ctl-接地端子GND之间、点CP-接地端子GND之间以及电源端子VDD-接地端子GND之间分别连接保护元件200。由此，防止由来自外部的静电破坏构成倒相元件70的E-FET和电容Ci、Cr。
其次，参照图9及图10说明本发明第二实施例。图9是电路图，图10是平面图。
第二实施例是未设置第二接地端子焊盘G2的情况。电容Ci的下部电极55i及电容Cr的下部电极55r连续，与第一接地端子焊盘G连接。即，即使为没有第一实施例(图2)的第二接地端子焊盘G2的情况，也可以使逻辑电路L正常动作。在第二实施例中，未连接图2的b-b线(图5)所示的保护元件200。但是，可通过图2的c-c线(图6)的保护元件200对控制端子Ctl-接地端子GND之间进行保护。
其它结构要素由于与第一实施例相同，故说明省略。
另外，参照图11～图14说明本发明的第三实施例。图11是开关电路装置的电路图，图12是开关电路装置的平面图，图13是开关电路元件的剖面图，图14是保护元件的剖面图。
第三实施例的倒相元件70是在E-FET上连接了耗尽型FET(下面称作D-FET)的被称为E/D型DCFL(Direct Coupled FET Logic：直接耦合晶体管逻辑)。
如图11所示，通过反转信号线RL将成为负载的D-FET和进行开关的E-FET串联连接。将E-FET的栅极电极与控制端子Ctl连接，将D-FET的栅极电极及源极电极与E-FET的漏极电极连接。另外，将D-FET的漏极电极与电源端子VDD连接。
如图12所示，使由布线金属层40构成的反转信号线RL从点CP延伸，将E-FET和D-FET连接。由于E-FET的平面图案与第一实施例的相同，故说明省略。
D-FET中，也在由绝缘化区域50分离的动作区域100上设置由布线金属层30构成的梳状的第二源极电极115及梳状的第二漏极电极116。其使梳齿交替啮合而配置，并且在其间配置由栅极金属层20构成的栅极电极118。另外，在第二源极电极115及第二漏极电极116的下层配置有由欧姆金属层构成的第一源极电极及第一漏极电极。
E-FET的第二漏极电极116与由第二层布线金属层40构成的反转信号线RL连接。反转信号线RL的第二层布线金属层40与第一层的布线金属层30连接，与D-FET的第二漏极电极116连接。
图13是构成倒相元件70的E-FET及D-FET的剖面图。图13(A)是相当于图12的a-a线的E-FET的剖面图，图13(B)是图12的a′-a′线的D-FET的剖面图。
HEMT的衬底通过在半绝缘性GaAs衬底131上层积多个半导体层而构成。多个半导体层是非掺杂的缓冲层132、电子供给层133、沟道(电子渡越)层135、第一非掺杂层141、第二非掺杂层142、第三非掺杂层143、稳定层144、盖层137。
电子供给层133具有第一电子供给层133a及第二电子供给层133b两层，其分别配置在沟道层135的上下。另外，在沟道层135和各电子供给层133之间配置衬垫层134。成为盖层的n+型GaAs层137层积于最上层。
缓冲层132是未添加杂质的高电阻层，其厚度为数千左右。
电子供给层133(第一电子供给层133a、第二电子供给层133b)使用带隙比沟道层35大的材料。另外，电子供给层133的n+型AlGaAs层的n型杂质(例如Si)的杂质浓度与夹断电压Vp、导通电阻Ron、耐压有关，在本实施例中为3.3×1018cm-3。
另外，在沟道层135的上下配置第一电子供给层133a及第二电子供给层133b。通过形成这样的双异质结的结构，可使载流子密度增大，使导通电阻Ron非常小。
第一非掺杂层141与第二电阻供给层133b抵接并设于其上，在其表面形成E-FET的栅极电极117。第一非掺杂层141的厚度以可确保E-FET的规定夹断电压Vp而进行设计。另外，第一非掺杂层141与第二电子供给层133b晶格状匹配。第一非掺杂层141为非掺杂的AlGaAs层，其厚度为85。当在靠近沟道层135的部分产生少量结晶变形时，则不能再现性良好地得到HEMT的特性。但是，第一非掺杂层141由于是与接近沟道层135的第二电子供给层133b相同的AlGaAs层，故可完全消除在靠近沟道层135的部分产生的结晶变形的要素。
第二非掺杂层142与第一非掺杂层141抵接并设于其上，与第一非掺杂层141晶格状匹配。第二非掺杂层142为非掺杂的InGaP层，其厚度为20。或者，第二非掺杂层142作为与其上抵接的第三非掺杂层143的蚀刻截止层而起作用。
第三非掺杂层143与第二非掺杂层142抵接并设于其上，与第二非掺杂层142晶格状匹配。第三非掺杂层143为非掺杂的AlGaAs层，其厚度为145。在第三非掺杂层143表面形成D-FET的栅极电极。另外，AlGaAs层与InGaP层相比，结晶成长稳定。因此，通过在AlGaAs层上形成栅极电极，也有可使D-FET的特性稳定的效果。
第一～第三非掺杂层的总厚度以可得到D-FET的规定夹断电压Vp而进行设计。
稳定层144与第三非掺杂层143抵接并设于其上，与第三非掺杂层143晶格状匹配。另外，稳定层144也与其上层的盖层137晶格状匹配。稳定层144是由于难以氧化故对来自外部的化学应力耐力强且可靠性稳定的非掺杂InGaP层或掺杂InGaP层，其厚度为100。稳定层144在制造工序中，在等离子蚀刻氮化膜时，覆盖动作区域100表面，可保护动作区域100不被等离子损伤。若稳定层144的厚度为100，则可充分保护动作区域不受等离子损伤。或者，稳定层144也可以作为GaAs层即盖层137的蚀刻截止层起作用。
在本实施例中，通过形成将成为蚀刻截止层的InGaP层和AlGaAs层反复层积的结构，从而可容易且再现性优良地实现规定的Vp。
另外，通过使InGaP层与GaAs层及非掺杂AlGaAs层晶格状匹配，可避免结晶的变形，且可防止裂纹等结晶缺陷。
盖层137的厚度大于或等于600，杂质浓度大于或等于2×1018cm-3，优选厚度为1000左右，杂质浓度大于或等于3×1018cm-3。
盖层137被构图为所希望的形状，成为分别接触第一源极电极115及第一漏极电极116的源极区域137s、漏极区域137d。在由欧姆金属层10形成的第一源极电极113及第一漏极电极114上分别接触由第一层布线金属层30形成的第二源极电极115、第二漏极电极116。
D-FET的栅极电极118及E-FET的栅极电极117被配置于源极区域137s、漏极区域137d之间。
稳定层144以与其上层的盖层137相同的图案被蚀刻。另外，在E-FET中，第二非掺杂层142、第三非掺杂层143也以与盖层137相同的图案被蚀刻。
HEMT的动作区域100由到达缓冲层132的绝缘化区域50与例如电阻等开关电路装置的其他元件分离。本实施例的动作区域100是指，由绝缘化区域50分离，配置HEMT的源极电极115、135、漏极电极116、136及栅极电极117、118的区域的半导体层。即，包含构成电子供给层133、沟道(电子渡越)层135、衬垫层134、第一稳定层141～144、盖层137等HEMT的各半导体层的全部的区域成为动作区域100。
E-FET的栅极电极117通过在源极区域137s及漏极区域137d间露出的动作区域100的第一非掺杂层141表面蒸镀栅极金属层20a而形成，蒸镀金属的最下层金属(Pt：白金)的一部分通过热处理而埋入动作区域100表面。埋入的Pt(下面将该区域称作埋入部117b)也作为栅极电极117起作用。在埋入部117b的底部例如位于第二电子供给层133b的情况下，栅极电极117及埋入部117b与第一非掺杂层141及第二电子供给层133b形成肖脱基结。
D-FET的栅极电极118通过在源极区域137s及漏极区域137d之间的动作区域100的第三非掺杂层143表面蒸镀栅极金属层20b而形成。而且，蒸镀金属的最下层金属(Pt)的一部分通过进行热处理而埋入动作区域100表面。埋入的Pt(埋入部118b)也作为栅极电极118起作用。
在这样的埋入栅极结构的情况下，由于向动作区域100扩散的Pt的端部构成具有规定的曲率半径的向外侧弯曲的形状，因此，具有将电场集中缓和，提高耐压的效果。
第三实施例中，在点CP-接地端子GND之间连接保护元件200的情况下，在D-FET的第二漏极116和第一接地端子焊盘G1之间连接保护元件200。另外，即使将D-FET的源极电极及漏极电极调换，也是等效的。
图14表示图12的f-f线的剖面图。
在与D-FET的第二漏极电极116连接的第一层布线金属层30(反转信号线RL)的下方形成传导区域53。传导区域53在此为高浓度的杂质区域(n+型杂质区域)，例如与周边传导区域51等同时由绝缘化区域50分离。
另外，在与n+型杂质区域53相对的第一接地端子焊盘G1的一边侧形成周边传导区域51。
经由设于布线金属层30下方的氮化膜60上的接触孔CH，使布线金属层30和n+型杂质区域53接触。二者进行肖脱基连接，并直流连接。另外，也可以使二者欧姆连接。另外，也可以将第一接地端子焊盘G1和周边传导区域51直流连接。
例如，以n+型杂质区域53为第一n+型区域201，以第一接地端子焊盘G1的周边传导区域51为第二n+型区域202。而且，通过将它们由宽度4μm的绝缘区域50分离，在点CP-第一接地端子焊盘G1之间连接保护元件200。
即，保护元件200也与电容Cr的两端连接，也可保护电容Cr不受静电影响。
由于其它结构要素与第一实施例相同，故说明省略。
参照图15～图19说明第四实施例。本发明的实施例不限于上述的HEMT结构，也可以适用于使用通过离子注入而在GaAs半绝缘衬底上形成传导区域(杂质区域)的GaAs MESFET来形成开关MMIC的情况。
平面图与图2及图12相同，图15～图18分别与图5～图8的剖面图对应，是由离子注入形成的情况。另外，图19与图14的剖面图对应，是由离子注入形成的情况。
虽然省略图示，但例如动作区域100是在非掺杂的GaAs衬底上通过离子注入而形成的n型杂质区域，源极区域137s及漏极区域137d是通过离子注入而形成的n+型杂质区域。另外，用于提高绝缘的周边传导区域51、浮置电位的传导区域52是与源极区域137s及漏极区域137d同时通过离子注入而形成的n+型杂质区域，控制电阻(高电阻体)是与动作区域100同时通过离子注入而形成的n型杂质区域。
即，如图15及图16所示，使控制端子焊盘C的周边传导区域51和第二接地端子焊盘G2的周边传导区域51分别为保护元件200的第一n+型杂质区域201、第二n+型杂质区域202(图15)。另外，使控制端子焊盘C的周边传导区域51和电容Ci的下层电极55i的周边传导区域51分别为保护元件200的第一n+型杂质区域201、第二n+型杂质区域202(图16)。而且，此时，使非掺杂GaAs衬底203的一部分成为绝缘区域203。通过使第一n+型杂质区域201及第二n+型杂质区域202以4μm的离开距离d配置，可将保护元件200连接在控制端子Ctl1-接地端子GND之间。
另外，如图17所示，使负载电阻R1也为通过离子注入而形成的n+型杂质区域。因此，由负载电阻R1的一部分和第一接地端子焊盘G1的周边传导区域51、及GaAs衬底的一部分即绝缘区域203构成保护元件200。由此，可将保护元件200连接在点CP-接地端子GND之间。
另外，如图18所示，利用电源端子焊盘V及电容Cr的下部电极55r的各周边传导区域51和GaAs衬底203的一部分，也可以构成保护元件200。由此，可将保护元件200连接在电源端子VDD-接地端子GND之间。
在第三实施例中，在采用GaAs MESET的情况下，如图19所示通过进行离子注入而形成与反转信号线RL直流连接的n+型杂质区域53。n+型杂质区域53可与源极区域137s及漏极区域137d同时形成。而且，由n+型杂质区域53和第一接地端子焊盘G1的周边传导区域51、及GaAs衬底的一部分即绝缘区域203构成保护元件200。由此，可将保护元件200连接在点CP-接地端子GND之间。
另外，在非掺杂的GaAs衬底上层积具有规定杂质浓度的外延层，通过由绝缘化区域将其分离，也可以形成上述的传导区域。
以上，以具有逻辑电路的DPDT开关MMIC为例进行了说明，但开关电路装置的结构不限于上述例子，如SP3T、SP4T、DP4T、DP7T，只要是输入端口及输出端口不同的开关电路装置即可。另外，在截止侧输出端子上也可以连接防止高频信号泄漏的分路FET。

Claims (14)

1、一种化合物半导体开关电路装置，包括：多个开关元件，其设于化合物半导体衬底上；逻辑电路，其设于所述衬底上，对所述开关元件施加控制信号；反转信号线，其与所述逻辑电路和所述开关元件连接，对该开关元件施加反转信号，其特征在于，
所述逻辑电路具有倒相元件，该倒相元件与电源端子、控制端子、接地端子及所述反转信号线连接，在所述控制端子及所述接地端子之间并联连接有在两个传导区域间配置有绝缘区域的保护元件。
2、如权利要求1所述的化合物半导体开关电路装置，其特征在于，所述倒相元件在连接点与所述反转信号线连接，在所述连接点和所述接地端子之间并联连接所述保护元件。
3、如权利要求1所述的化合物半导体开关电路装置，其特征在于，在所述电源端子及所述接地端子之间并联连接所述保护元件。
4、如权利要求1所述的化合物半导体开关电路装置，其特征在于，所述各端子与焊盘连接，该焊盘设于所述衬底表面并分别与所述各端子连接，所述传导区域的至少一个设于所述焊盘周边的所述衬底上，与所述焊盘直流连接。
5、如权利要求1所述的化合物半导体开关电路装置，其特征在于，所述两个传导区域分别配置在与所述控制端子连接的控制端子焊盘和与所述接地端子连接的接地端子焊盘的周边的所述衬底上。
6、如权利要求1所述的化合物半导体开关电路装置，其特征在于，所述逻辑电路具有多个电容，在所述衬底表面设置所述电容的下部电极，所述传导区域的一个设于所述下部电极周边的所述衬底上，与所述下部电极直流连接。
7、如权利要求6所述的化合物半导体开关电路装置，其特征在于，另一个所述传导区域设于与所述电源端子连接的电源端子焊盘周边的所述衬底表面上，与所述电源端子焊盘直流连接。
8、如权利要求6所述的化合物半导体开关电路装置，其特征在于，所述下部电极与连接所述接地端子的接地端子焊盘连接。
9、如权利要求6所述的化合物半导体开关电路装置，其特征在于，所述多个电容的所述下部电极在所述衬底表面连续。
10、如权利要求1所述的化合物半导体开关电路装置，其特征在于，设有多个所述接地端子，在各所述连接端子上连接不同的所述保护元件。
11、如权利要求2所述的化合物半导体开关电路装置，其特征在于，所述倒相元件通过由所述连接点连接增强型FET和负载电阻而构成，所述传导区域的一个是所述负载电阻的一部分。
12、如权利要求11所述的化合物半导体开关电路装置，其特征在于，另一个所述传导区域设于与所述接地端子连接的接地端子焊盘周边的所述衬底表面，与所述接地端子焊盘直流连接。
13、如权利要求1所述的化合物半导体开关电路装置，其特征在于，所述倒相元件通过由连接点连接增强型FET和耗尽型FET而构成。
14、如权利要求1所述的化合物半导体开关电路装置，其特征在于，所述逻辑电路具有输入电阻。
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