CN1783495A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN1783495A
CN1783495A CNA2005101188964A CN200510118896A CN1783495A CN 1783495 A CN1783495 A CN 1783495A CN A2005101188964 A CNA2005101188964 A CN A2005101188964A CN 200510118896 A CN200510118896 A CN 200510118896A CN 1783495 A CN1783495 A CN 1783495A
Authority
CN
China
Prior art keywords
impurity range
electrode
semiconductor device
conductivity type
impurity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005101188964A
Other languages
English (en)
Other versions
CN100426506C (zh
Inventor
幡手一成
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN1783495A publication Critical patent/CN1783495A/zh
Application granted granted Critical
Publication of CN100426506C publication Critical patent/CN100426506C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0886—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明得到高压侧浮动补偿电压的负变动而产生的锁定破坏容量高的半导体装置。在p－衬底(200)顶面内形成n型杂质区(121)。在n型杂质区(121)顶面内形成p阱(131)。另外，在n型杂质区(121)顶面内形成p+型源极区(126)和p+型漏极区(122)。在p阱(131)顶面内形成n+型漏极区(137)和n+型源极区(133)。在p－衬底(200)内形成比n型杂质区(121)更高浓度的n+埋入层(20)。n+埋入层(20)与n型杂质区(121)的底面相接，且形成得比n型杂质区(121)更深。

Description

半导体装置
技术领域
本发明涉及半导体装置，特别是涉及驱动变换器等功率器件的功率器件驱动装置。
背景技术
图55是表示功率器件及功率器件驱动装置的概略结构框图。另外，图56是表示图55所示的高压侧驱动部101主要部分的结构的电路图，图57是表示高压侧驱动部101的概略布局的俯视图。
图58和图59是表示高压侧驱动部101的传统结构的剖视图，分别相当于沿着图57所示的线B-B、A-A的位置相关的剖视图。
还有，与具备阴极负载二极管的高耐压IC相关的技术，例如公开于下述日本专利文献1中，与改善了锁定容量的高耐压半导体装置相关的技术，例如公开于下述日本专利文献2中，与采用RESURF(reduction In surface fields：表面域减少)结构的高耐压半导体装置相关的技术，例如公开于下述美国专利文献3中，与采用分割RESURF结构的高耐压半导体装置相关的技术，例如公开于下述日本专利文献4中，与抑制因寄生晶闸管而发生锁定的CMOS半导体装置相关的技术，例如公开于下述日本专利文献5中。
专利文献1：特开2002-324848号公报
专利文献2：特开平11-214530号公报
专利文献3：美国专利第4292642号说明书
专利文献4：特开平9-283716号公报
专利文献5：特开平5-152523号公报
发明内容
图55所示的功率器件和功率器件驱动装置中，再生期间(即根据来自连接到节点N30的负载的反电压使续流二极管D2导通的期间)，高压侧浮动补偿电压VS可能变动到比公共接地COM低的负电位。该高压侧浮动补偿电压VS的负变动，经由电容C1传达到高压侧浮动供给绝对电压VB，高压侧浮动供给绝对电压VB的电位也作负变动。
当高压侧浮动供给绝对电压VB进行负变动时，图58和图59中，该负变动传达到n型杂质区117、121和n-型杂质区110、143。结果，参照图58，通常都应该处于反向偏压状态的，在p型阱(以下称为“p阱”)111和n-型杂质区110之间的寄生二极管PD1、在p-型硅衬底(以下称为“p-衬底”)200和n型杂质区117之间的寄生二极管PD2以及在p-衬底200和n型杂质区121之间的寄生二极管PD3分别会导通。另外，参照图59，通常都应该处于反向偏压状态的，p+型分离区(以下称为“p+分离”)144和n-型杂质区143之间的寄生二极管PD4、在p-衬底200和n-型杂质区143之间的寄生二极管PD5以及p-衬底200和n型杂质区121之间的寄生二极管PD6分别会导通。
参照图59，当寄生二极管PD4～PD6导通时，电流流入n型杂质区121内。高压侧驱动信号输出用CMOS 12中设有：由n型杂质区121、p阱131及n+型源极区133构成的npn结构引起的寄生双极性晶体管PB(参照图60)；由P+型源极区126、n型杂质区121、p阱131及n+型源极区133构成的pnpn结构引起的寄生晶闸管PS1；以及由P-衬底200、n型杂质区121、p阱131及n+型源极区133构成的pnpn结构引起的寄生晶闸管PS2。因而，因寄生二极管PD4～PD6导通而流入n型杂质区121内的电流作为触发电流起作用，以使寄生双极性晶体管PB动作，或将寄生晶闸管PS1、PS2锁定。结果，因寄生双极性晶体管PB的动作或寄生晶闸管PS1、PS2的锁定导致在CMOS12上流过过大的电流，存在有时会损坏电路或部件(以下称为“锁定破坏”)问题。
本发明为解决上述问题构思而成，其第一目的是得到对于高压侧浮动补偿电压VS的负变动具有高的锁定破坏容量的半导体装置。
图60是为分析因寄生二极管PD6的导通而使寄生双极性晶体管PB和寄生晶闸管PS2动作的形态而制作的CMOS部的简易结构的剖视图。图60中，为便于说明，nMOSFET与pMOSFET的形成部位的关系与图59所示的关系相反。图60所示的VS电极和nMOS源电极(nS)均与图59所示的电极134相当，且图60所示的VB电极、pMOS背栅电极(pBG)及pMOS源电极(pS)也都与图59所示的电极128相当。图61(A)中简化示出图60所示的结构，图61(B)与图61(A)所示的pMOS背栅电极的形成部位相关，是从n+型杂质区127的顶面向P-衬底200的深度方向的杂质浓度剖视图。
图62是表示在图60所示的bulk电极上施加电压即VS电极上施加了负电压(以下称为“VS负电压”)时，流过bulk电极、pMOS源电极及nMOS源电极等各电极的电流值的曲线图。参照图62，随着增加VS负电压的负向施加，流过nMOS源电极的电流增加，当VS负电压为-40V左右时，流过nMOS源电极的电流会与流过pMOS源电极的电流大致相同。
图63是图62所示的VS负电压为-17V时的电流分布的示图。参照图63，可知当VS负电压为-17V时，nMOS源电极上不流过电流，图60所示的寄生晶闸管PS2不动作。
图64是图62所示的VS负电压为-43V时的电流分布的示图。参照图64，可知当VS负电压为-43V时，电流流过nMOS源电极，图60所示的寄生晶闸管PS2动作。
图65是与采用RESURF结构的传统高耐压半导体装置(参照上述专利文献3)相关，是从图58所示的结构中抽出形成高耐压MOS11的区域的结构并加以表示的剖视图。图65中为了便于说明，漏极区118与源极区112的形成部位的关系与图58所示的关系相反。
图66与图65所示的结构相关，是表示源电极114与连接在栅电极116a的电极116aa短路，且在漏电极119与源电极114之间施加高电压时的电场的曲线图。图66中示出n-型杂质区110顶面的电场(Si表面)和n-型杂质区110与p-衬底200的界面上的电场(n-/P-衬底结深度)。
参照图65和图66，Si表面上的电场的峰值有：与漏电极119的右端下方对应的部位上的峰值P1、与电极116aa的左端下方对应的部位上的峰值P2及与栅电极116a的左端下方对应的部位上的峰值P3。这样，采用RESURF结构的情况下，Si表面上发生多个电场峰值。
另外，参照图65和图66，n-/P-衬底结深度上的电场峰值有n型杂质区117的右下端部部位上的峰值P4。由于峰值P4上的电场值高于峰值P1～P3上的各电场值，在漏电极119与源电极114之间施加电压时，与峰值P4对应的部位最早达到击穿临界电场。因而，采用RESURF结构的情况下，根据n-/p-衬底结深度上的峰值P4确定半导体装置的耐压。
图67是从图59所示的结构中抽出形成高耐压二极管14的区域的结构并详细表示的剖视图。图67中为了便于说明，阳极与阴极的形成部位的关系与图59所示的关系相反。
图68与图67所示的结构相关，是表示阳极145与阴极142之间施加了高电压时的电场的曲线图。图68中示出n-型杂质区143顶面的电场(Si表面)和n型杂质区121与p-衬底200的界面上的电场(n/p-衬底结深度)。参照图67和图68，电场峰值为n型杂质区121的右下端部部位的峰值E0。
图69与图67所示的结构相关，是在阳极145与阴极142之间施加高电压时的电位分布(等电位线)和电流分布的示图。参照图69，可知与峰值E0对应的部位上，等电位线的曲率较大，并且相邻的各等电位线的间隔变窄。
图70是从采用分割RESURF结构的传统半导体装置(参照上述专利文献4)的图58所示的结构中，抽出形成高耐压MOS11的区域的结构并加以表示的剖视图。图70中为了便于说明，漏极区118与源极区112的形成部位的关系与图58所示的关系相反。由于要求600V以上的耐压的高耐压MOS的制作容易，采用分割RESURF结构。
图71与图70所示的结构相关，是表示与n+型杂质区127连接的VB电极(与图58所示的电极128相当)与漏电极119之间施加15V左右的电压，并使源电极114与电极116aa短路，然后在VB电极与源电极114之间施加了高电压时的电场的曲线图。图71中示出P-衬底200顶面的电场(Si表面)和n型杂质区121、117的各底面与P-衬底200的界面上的电场(n/p-衬底结深度)。
参照图70和图71，Si表面上的电场峰值为分割RESURF部中的p-衬底200的大致中央部位的峰值E2。另外，n/p-衬底结深度上的电场峰值有n型杂质区121右下端部部位上的峰值E1和n型杂质区117右下端部部位上的峰值E3。
图72与图70所示的结构相关，是在VB电极与漏电极119之间施加15V左右的电压，并使源电极114与电极116aa短路，然后在VB电极与源电极114之间施加高电压时的电位分布(等电位线)和电流分布的示图。参照图72，可知与峰值E1～E3对应的各部位上，等电位线的曲率较大，并且相邻的各等电位线的间隔变窄。
本发明的第二目的在于：通过缓和上述峰值E0～E3上的电场来实现半导体装置的高耐压化。
本发明第一方面的半导体装置是用以驱动设有第一电极、第二电极和控制电极的开关器件的半导体装置，其中设有：与所述第一电极连接的第一端子；经由电容性元件连接到所述第一电极的第二端子；第一导电型的半导体衬底；在所述半导体衬底的主面内形成的第二导电型的第一杂质区；在所述第一杂质区的主面内形成的所述第一导电型的第二杂质区；在所述第二杂质区的主面内形成，并包括与所述第一端子连接的所述第二导电型的源极/漏极区的第一晶体管；在所述第一杂质区的所述主面内形成，并包括与所述第二端子连接的所述第一导电型的源极/漏极区的第二晶体管；以及与所述第一杂质区的底面相接并在所述半导体衬底内形成的所述第二导电型的第三杂质区。
本发明第二方面的半导体装置中设有：第一导电型的半导体衬底；在所述半导体衬底的主面上形成的第一电极和第二电极；在所述半导体衬底的所述主面内形成，并与所述第一电极连接的所述第一导电型的第一杂质区；在所述半导体衬底的所述主面内形成，并与所述第二电极连接的第二导电型的第二杂质区；在所述半导体衬底的所述主面内形成，并包括夹于所述第一杂质区的侧面和所述第二杂质区的侧面之间的部分的所述第二导电型的第三杂质区；以及与所述第二杂质区的底面相接并在所述半导体衬底内没有比所述第二杂质区的所述侧面向所述第一杂质区侧突出地形成的所述第二导电型的第四杂质区。
本发明第三方面的半导体装置中设有：第一导电型的半导体衬底；在所述半导体衬底的主面上形成的第一电极和第二电极；在所述半导体衬底的所述主面内形成，并与所述第一电极的第二导电型的第一杂质区；与所述第一杂质区分开而在所述半导体衬底的所述主面内形成，并与所述第二电极连接，且具备与所述第一杂质区的侧面相对的侧面的所述第二导电型的第二杂质区；以及与所述第二杂质区的底面相接而在所述半导体衬底内形成，并包括不与所述第一杂质区的所述侧面相接的侧面的所述第二导电型的第三杂质区。
本发明第四方面的半导体装置是用以驱动具备第一电极、第二电极和控制电极的开关器件的半导体装置，其中设有：与所述第一电极连接的第一端子；经由电容性元件连接到所述第一电极的第二端子；第一导电型的第一杂质区；在所述第一杂质区的主面内形成的第二导电型的第二杂质区；在所述第二杂质区的主面内形成，并具备与所述第一端子连接的所述第一导电型的源极/漏极区的第一晶体管；在所述第一杂质区的所述主面内形成，并包括与所述第二端子连接的所述第二导电型的源极/漏极区的第二晶体管；以及与所述第一杂质区的底面相接而形成的所述第一导电型的第三杂质区。
本发明第五方面的半导体装置是用以驱动具备第一电极、第二电极和控制电极的开关器件的半导体装置，其中设有：与所述第一电极连接的第一端子；经由电容性元件连接到所述第一电极的第二端子；第一导电型的半导体衬底；在所述半导体衬底的主面内形成的第二导电型的第一杂质区；在所述第一杂质区的主面内形成的所述第一导电型的第二杂质区；在所述第二杂质区的主面内形成，并具备与所述第一端子连接的所述第二导电型的源极/漏极区的第一晶体管；在所述第一杂质区的所述主面内形成，并具备与所述第二端子连接的所述第一导电型的源极/漏极区的第二晶体管；以及所述第二导电型的第三杂质区，至少覆盖所述第一晶体管的所述源极/漏极区下方，且与所述第一杂质区的底面相接并在所述半导体衬底内形成，且具有高于所述第一杂质区的第一杂质浓度的第二杂质浓度。
依据本发明第一方面的半导体装置，能够提高半导体装置的锁定破坏容量。
依据本发明第二方面的半导体装置，能够实现半导体装置的高耐压化。
依据本发明第三方面的半导体装置，能够实现半导体装置的高耐压化。
依据本发明第四方面的半导体装置，能够提高半导体装置的锁定破坏容量。
依据本发明第五方面的半导体装置，能够提高半导体装置的锁定破坏容量。
附图说明
图1与本发明实施例1的半导体装置相关，是表示高压侧驱动部的结构的剖视图。
图2与本发明实施例1的半导体装置相关，是CMOS部的结构和杂质浓度剖视图。
图3与本发明实施例1的半导体装置相关，是表示施加VS负电压时流过的电流值的曲线图。
图4与本发明实施例1的半导体装置相关，是VS负电压为-52V时的电流分布的示图。
图5与本发明实施例1的半导体装置相关，是VS负电压为-109V时的电流分布的示图。
图6与本发明实施例1的变形例的半导体装置相关，是表示高压侧驱动部的结构的剖视图。
图7与本发明实施例1的变形例的半导体装置相关，是CMOS部的结构和杂质浓度剖视图。
图8与本发明实施例2的半导体装置相关，是表示高压侧驱动部的结构的剖视图。
图9与本发明实施例2的半导体装置相关，是CMOS部的结构和杂质浓度剖视图。
图10与本发明实施例2的半导体装置相关，是表示施加VS负电压时流过的电流值的曲线图。
图11与本发明实施例2的半导体装置相关，是VS负电压为-269V时的电流分布的示图。
图12与本发明实施例2的半导体装置相关，是VS负电压为-730V时的电流分布的示图。
图13与本发明实施例3的半导体装置相关，是表示高压侧驱动部的结构的剖视图。
图14与本发明实施例3的半导体装置相关，是CMOS部的结构和杂质浓度剖视图。
图15是表示本发明实施例3的半导体装置的结耐压与本发明实施例1的半导体装置的结耐压的比较结果的曲线图。
图16与本发明实施例4的半导体装置相关，是表示高耐压二极管部的结构的剖视图。
图17与本发明实施例4的半导体装置相关，是表示n埋入层的宽度与耐压的相关的曲线图。
图18与本发明实施例4的半导体装置相关，是高耐压二极管部的结构和杂质浓度剖视图。
图19与本发明实施例4的半导体装置相关，是表示在阳极-阴极间施加高电压时的电场的曲线图。
图20与本发明实施例4的半导体装置相关，是在阳极-阴极间施加高电压时的电位分布和电流分布的示图。
图21与本发明实施例4的半导体装置相关，是高耐压二极管部的结构和杂质浓度剖视图。
图22与本发明实施例4的半导体装置相关，是表示在阳极-阴极间施加高电压时的电场的曲线图。
图23与本发明实施例4的半导体装置相关，是在阳极-阴极间施加高电压时的电位分布和电流分布的示图。
图24与本发明实施例5的半导体装置相关，是表示高耐压二极管部的结构的剖视图。
图25与本发明实施例5的半导体装置相关，是表示n+埋入层的宽度与耐压的相关的曲线图。
图26与本发明实施例5的半导体装置相关，是表示耐压波形的曲线图。
图27与本发明实施例5的半导体装置相关，是高耐压二极管部的结构和杂质浓度剖视图。
图28与本发明实施例5的半导体装置相关，是表示在阳极-阴极间施加高电压时的电场的曲线图。
图29与本发明实施例5的半导体装置相关，是在阳极-阴极间施加高电压时的电位分布和电流分布的示图。
图30与本发明实施例5的半导体装置相关，是高耐压二极管部结构和杂质浓度剖视图。
图31与本发明实施例5的半导体装置相关，是表示在阳极-阴极间施加高电压时的电场的曲线图。
图32与本发明实施例5的半导体装置相关，是阳极-阴极间施加高电压时的电位分布和电流分布的示图。
图33与本发明实施例6的半导体装置相关，是表示高耐压MOS部的结构的剖视图。
图34与本发明实施例6的半导体装置相关，是表示n埋入层的宽度与耐压的相关的曲线图。
图35与本发明实施例6的半导体装置相关，是高耐压MOS部的结构和杂质浓度剖视图。
图36与本发明实施例6的半导体装置相关，是表示在VB-源极间施加高电压时的电场的曲线图。
图37与本发明实施例6的半导体装置相关，是在VB-源极间施加高电压时的电位分布和电流分布的示图。
图38与本发明实施例7的半导体装置相关，是表示高耐压MOS部的结构的剖视图。
图39与本发明实施例7的半导体装置相关，是表示n+埋入层的宽度与耐压的相关的曲线图。
图40与本发明实施例7的半导体装置相关，是高耐压MOS部的结构和杂质浓度剖视图。
图41与本发明实施例7的半导体装置相关，是表示在VB-源极间施加高电压时的电场的曲线图。
图42与本发明实施例7的半导体装置相关，是在VB-源极间施加高电压时的电位分布和电流分布的示图。
图43与本发明实施例8的半导体装置相关，是表示低压侧驱动部的结构的剖视图。
图44与本发明实施例9的半导体装置相关，是表示CMOS部的结构的剖视图。
图45与本发明实施例9的半导体装置相关，是表示n+埋入层的宽度与寄生晶闸管的动作开始电压的相关的曲线图。
图46与本发明实施例9的半导体装置相关，是表示施加VS负电压时流过的电流值的曲线图。
图47与本发明实施例9的半导体装置相关，是VS负电压为-140V时的电流分布的示图。
图48与本发明实施例9的半导体装置相关，是VS负电压为-150V时的电流分布的示图。
图49与本发明实施例9的半导体装置相关，是表示CMOS部的结构的剖视图。
图50与本发明实施例9的半导体装置相关，是表示CMOS部的结构的剖视图。
图51与本发明实施例9的半导体装置相关，是表示CMOS部的结构的剖视图。
图52与本发明实施例9的半导体装置相关，是表示施加VS负电压时流过的电流值的曲线图。
图53与本发明实施例9的半导体装置相关，是VS负电压为-17V时的电流分布的示图。
图54与本发明实施例9的半导体装置相关，是VS负电压为-40V时的电流分布的示图。
图55是表示功率器件和功率器件驱动装置的概略结构的框图。
图56是表示高压侧驱动部的主要部分的结构的电路图。
图57是表示高压侧驱动部的概略布局的俯视图。
图58与传统半导体装置相关，是表示高压侧驱动部的结构的剖视图。
图59与传统半导体装置相关，是表示高压侧驱动部的结构的剖视图。
图60与传统半导体装置相关，是表示CMOS部的结构的剖视图。
图61与传统半导体装置相关，是CMOS部的结构和杂质浓度剖视图。
图62与传统半导体装置相关，是表示施加VS负电压时流过的电流值的曲线图。
图63与传统半导体装置相关，是VS负电压为-17V时的电流分布的示图。
图64与传统半导体装置相关，是VS负电压为-43V时的电流分布的示图。
图65与传统半导体装置相关，是表示高耐压MOS部的结构的剖视图。
图66与传统半导体装置相关，是表示在漏极-源极间施加高电压时的电场的曲线图。
图67与传统半导体装置相关，是表示高耐压二极管部的结构的剖视图。
图68与传统半导体装置相关，是表示在阳极-阴极间施加高电压时的电场的曲线图。
图69与传统半导体装置相关，是在阳极-阴极间施加高电压时的电位分布和电流分布的示图。
图70与传统半导体装置相关，是表示高耐压MOS部的结构的剖视图。
图71与传统半导体装置相关，是表示在VB-源极间施加高电压时的电场的曲线图。
图72与传统半导体装置相关，是在VB-源极间施加高电压时的电位分布和电流分布的示图。
(符号说明)
20、23、27、30、31 n+埋入层，24、26、29 n埋入层，51、52 IGBT，100功率器件驱动装置，117、121 n型杂质区，126 p+型源极区，131、144b p阱，133 n+型源极区，145阳极，142阴极，143 n-型杂质区，119漏电极，128VB电极，200 p-衬底。
具体实施方式
本发明的功率器件和功率器件驱动装置的概略结构与图55所示的结构相同，本发明的高压侧驱动部101的主要部分的结构与图56所示的结构相同，本发明的高压侧驱动部101的概略布局与图57所示的布局相同。
参照图55，功率开关器件即N沟道绝缘栅极型双极性晶体管(以下称为“IGBT”)51、52开关主电源即高电压HV。节点N30与负载连接。续流二极管D1、D2在连接到节点N30上的负载产生反电压的情况下保护IGBT51、52。
功率器件驱动装置100驱动IGBT51、52，并根据控制IGBT51的高压侧控制输入HIN和控制IGBT52的低压侧控制输入LIN而动作。另外，功率器件驱动装置100中设有驱动IGBT51的高压侧驱动部101、驱动IGBT52的低压侧驱动部102及控制输入处理部103。
这里，例如IGBT51、52同时处于导通状态时，IGBT51、52中流过贯通电流，且无电流流过负载，成为并不理想的状态。控制输入处理部103通过控制输入HIN、LIN，对高压侧驱动部101和低压侧驱动部102进行防止发生那样的状态等的处理。
另外，功率器件驱动装置100具备：与IGBT51的发射极连接的VS端子；经由电容C1连接到IGBT51的发射极的VB端子；与IGBT51的控制电极连接的HO端子；与IGBT52的发射极连接的COM端子；经由电容C2连接到IGBT52的发射极的VCC端子；与IGBT52的控制电极连接的LO瑞子；以及GND端子。这里，VS是成为高压侧驱动部101的基准电位的高压侧浮动补偿电压。VB是成为高压侧驱动部101的电源的高压侧浮动供给绝对电压，由高压侧浮动电源(未图示)供给。HO是高压侧驱动部101的高压侧驱动信号输出。COM是公共接地端。VCC是成为低压侧驱动部102的电源的低压侧固定供给电压，由低压侧固定供给电源(未图示)供给。LO是低压侧驱动部102的低压侧驱动信号输出。GND为接地电位。
电容C1、C2是为了让供给高压侧驱动部101和低压侧驱动部102的电源电压与功率器件的动作带来的电位变动随动而设置的。
通过上述结构，进行基于控制输入HIN、LIN的功率器件对主电源的开关。
然而，高压侧驱动部101以电位相对电路的接地电位GND浮动的状态动作，因此采用包括用以对高压侧电路传达驱动信号的电平移位电路的结构。
参照图56，开关元件即高耐压MOS11起上述的电平移位电路的作用。开关元件即高压侧驱动信号输出用的CMOS电路(以下称为“CMOS”)12由pMOSFET和nMOSFET构成，且输出高压侧驱动信号HO。电平移位电阻13用以设定CMOS12的栅极电位，起到相当于负载电阻的作用。控制逻辑电路90由电阻、变换器和联锁器等构成。
高耐压MOS11根据高压侧控制输入HTN，进行对CMOS12的开关。CMOS12对高压侧浮动供给绝对电压VB和高压侧浮动补偿电压VS之间的电压进行开关，并对高压侧驱动信号输出HO输出驱动信号，驱动在外部连接的功率器件的高压侧开关元件(IGBT51)。
这里，在以下的说明中，将CMOS12和电平移位电阻13统称为“高压侧驱动电路”。
参照图57，由图56所示的CMOS12和电平移位电阻13构成的高压侧驱动电路，在称为高压区的区域R1内形成。另外，图56所示的高耐压MOS11在区域R2内形成。通过用与接地电位GND连接的铝布线16、17分别包围区域R1、R2的各外围，形成屏蔽。
以下，就本发明的半导体装置的实施例进行详细说明。
实施例1
图1是表示本发明实施例1的高压侧驱动部101的结构的剖视图，与图57所示的沿线B-B的位置的剖视图相当。参照图1，在p-衬底200的顶面内，形成p+分离201、n-型杂质区110和n型杂质区117、121。在n型杂质区121的顶面内，形成p阱131。P+分离201达到p-衬底200，p-衬底200的电位在电路上成为最低的电位(GND电位或COM电位)。另外，在高耐压MOS11的n+型源极区112下部形成p阱111，p阱111隔着栅极绝缘膜115a达到栅电极116a下部，形成高耐压MOS11的沟道区。还有，在p阱111的顶面内，与源电极114相接地形成P+型杂质区113和n+型源极区112。另外，在n型杂质区117的顶面内，与高耐压MOS11的漏电极119相接地形成n+型漏极区118。
高耐压MOS11的漏电极119与构成CMOS12的pMOSFET和nMOSFET的各栅电极125、136连接，并且，经由电平移位电阻13连接到pMOSFET的源电极128和VB端子。
另一方面，在形成CMOS12的n型杂质区121的顶面内，与pMOSFET的源电极128相接地形成P+型源极区126和n+型杂质区127，且与漏电极123相接地形成P+型漏极区122。漏电极123与HO端子连接。在n型杂质区121的顶面上，隔着栅极绝缘膜124形成pMOSFET的栅电极125。
另外，nMOSFET在p阱131内形成，在p阱131的顶面内，与nMOSFET的漏电极138相接地形成n+型漏极区137，且与源电极134相接地形成n+型源极区133和p+型杂质区132。源电极134与VS端子连接，漏电极138与HO端子连接。在p阱131的顶面上，隔着栅极绝缘膜135形成nMOSFET的栅电极136。
在P-衬底200内，形成杂质浓度高于n型杂质区121的n+型杂质区(以下称为“n+埋入层”)20。n+埋入层20与n型杂质区121的底面相接，且形成得比n型杂质区121深。作为一例，n+埋入层20的杂质浓度的峰值以1017cm-3为数量级。
图2(A)中，与传统半导体装置的图61(A)对应地示出本实施例1的CMOS部的简易结构。图2(A)中为了便于说明，nMOSFET与pMOSFET的形成部位的关系与图1所示的关系相反。图2(A)所示的pMOS背栅电极(pBG)与图1所示的源电极128相当。图2(B)与图2(A)所示的pMOS背栅电极的形成部位相关，示出从n+型杂质区127的顶面向p-衬底200的深度方向的杂质浓度剖视图。比较图2(B)与图61(B)可知：图2(B)的形成n+埋入层20的区域中n型杂质的杂质浓度高于图61(B)的形成n型杂质区121的区域，而且，形成了n+埋入层20时，n型杂质导入到p-衬底200内更加深的区域。
本实施例1的半导体装置中，与n型杂质区121的底面相接地形成n+埋入层20，因此与未形成n+埋入层20的传统半导体装置(参照图58)相比，降低因由p-衬底200、n型杂质区121和n+埋入层20、p阱131构成的pnp结构而产生的寄生pnp双极性晶体管的基极电阻。因而，即便在再生期间产生高压侧浮动补偿电压VS的负变动，寄生pnp双极性晶体管的动作也被抑制。结果，能够将因由p-衬底200、n型杂质区121和n+埋入层20、p阱131、n+型源极区133构成的pnpn结构而产生的寄生晶闸管的动作开始电压的绝对值高于传统半导体装置，而且能够提高CMOS12的锁定破坏容量。
以下，对该效果进行详细说明。图60中示出与传统半导体装置相关的CMOS部的简易结构，但在图60所示的n型杂质区121下方追加形成n+埋入层20的结构相当于本实施例1的半导体装置的结构。图3与追加形成n+埋入层20的图60的结构相关，是表示在VS电极上施加VS负电压时，流过bulk电极、pMOS源电极及nMOS源电极等各电极的电流值的曲线图。参照图3，当VS负电压为-80V左右时，流过nMOS源电极的电流与流过pMOS源电极的电流大致相同。
图4是图3所示的VS负电压为-52V时的电流分布的示图。参照图4可知：在VS负电压为-52V时电流不流过nMOS源电极，且因由p-衬底200、n型杂质区121和n+埋入层20、p阱131、n+型源极区133构成的pnpn结构而产生的寄生晶闸管不动作。
图5是图3所示的VS负电压为-109V时的电流分布的示图。参照图5，可知在VS负电压为-109V时，电流流过nMOS源电极，上述寄生晶闸管动作。
在传统半导体装置中VS负电压为-40V时寄生晶闸管动作(参照图64)，而在本实施例1的半导体装置中，VS负电压在-52V时寄生晶闸管也不动作(参照图4)。因而，与传统半导体装置相比，本实施例1的半导体装置提高了寄生晶闸管的动作开始电压的绝对值。
图6与图1对应，是表示本实施例1的变形例的高压侧驱动部101的结构的剖视图。取代图1所示的n+埋入层20，形成杂质浓度低于n+埋入层20的n型杂质区(以下称为“n埋入层”)21。作为一例，n埋入层21的杂质浓度的峰值为1015cm-3的数量级。n埋入层21与n+埋入层20同样，与n型杂质区121的底面相接并形成在p-衬底200内。
图7(A)与图2(A)对应，示出本实施例1的变形例的CMOS部的简易结构。另外，图7(B)与图2(B)对应，与图7(A)所示的pMOS背栅电极的形成部位相关，是从n+型杂质区127顶面向P-衬底200的深度方向的杂质浓度剖视图。比较图7(B)与图61(B)，可知形成了n埋入层21时，n型杂质导入到P-衬底200内的更加深的区域。
依据本实施例1的变形例的半导体装置，与n型杂质区121的底面相接地形成n埋入层21，因此与传统半导体装置相比，降低因由p-衬底200、n型杂质区121和n埋入层21、p阱131构成的pnp结构而产生的寄生pnp双极性晶体管的基极电阻。结果，根据与上述同样的理由，能够提高CMOS12的锁定破坏容量。
实施例2
图8与图1对应，是表示本发明实施例2的高压侧驱动部101的结构的剖视图。代替图1所示的n+埋入层20，形成杂质浓度高于n+埋入层20的n+型杂质区(以下称为“n+埋入层”)22。作为一例，n+埋入层22的杂质浓度的峰值以1018cm-3为数量级。n+埋入层22与n+埋入层20同样，与n型杂质区121的底面相接地形成在p-衬底200内。
图9(A)与图2(A)对应，示出本实施例2的CMOS部的简易结构。另外，图9(B)与图2(B)对应，与图9(A)所示的pMOS背栅电极的形成部位相关，是从n+型杂质区127顶面向p-衬底200的深度方向的杂质浓度剖视图。比较图9(B)与图2(B)，可知n+埋入层22的杂质浓度的峰值高于n+埋入层20。
依据本实施例2的半导体装置，与上述实施例1的n+埋入层20相比，n+埋入层22是高浓度，因此与上述实施例1的半导体装置相比，能够提高CMOS12的锁定破坏容量。
以下，对该效果进行详细说明。图10与图3对应，与追加形成n+埋入层22的图60的结构相关，是表示在VS电极上施加VS负电压时，流过bulk电极、pMOS源电极及nMOS源电极等各电极的电流值的曲线图。参照图10，当VS负电压为-400V左右时，流过nMOS源电极的电流与流过pMOS源电极的电流大致相同。
图11是图10所示的VS负电压为-269V时的电流分布的示图。参照图11，可知VS负电压为-269V时电流不流过nMOS源电极，由P-衬底200、n型杂质区121和n+埋入层22、p阱131、n+型源极区133构成的pnpn结构而产生的寄生晶闸管不动作。
图12是图10所示的VS负电压为-730V时的电流分布的示图。参照图12，可知VS负电压为-730V时电流流过nMOS源电极，上述寄生晶闸管动作。
在上述实施例1的半导体装置中VS负电压为-109V时寄生晶闸管动作(参照图5)，而本实施例2的半导体装置中VS负电压为-269V时寄生晶闸管也不动作(参照图11)。因而，与上述实施例1的半导体装置相比，本实施例2的半导体装置中提高了寄生晶闸管的动作开始电压的绝对值。
实施例3
图13与图1对应，是表示本发明实施例3的高压侧驱动部101的结构的剖视图。代替图1所示的n+埋入层20，形成了杂质浓度高于n型杂质区121的n+型杂质区(以下称为“n+埋入层”)23和杂质浓度低于n+埋入层23的n型杂质区(以下称为“n埋入层”)24。作为一例，n+埋入层23的杂质浓度的峰值以1018cm-3为数量级，n埋入层24的杂质浓度的峰值以1015cm-3为数量级。n+埋入层23与n+埋入层20同样，与n型杂质区121的底面相接并形成在p-衬底200内。另外，n埋入层24与n型杂质区121的底面相接，并覆盖n+埋入层23周围，在p-衬底200内形成。
图14(A)与图2(A)对应，示出本实施例3的CMOS部的简易结构。另外，图14(B)与图2(B)对应，与图14(A)所示的pMOS背栅电极的形成部位相关，是从n+型杂质区127顶面向p-衬底200的深度方向的杂质浓度剖视图。比较图14(B)与图9(B)就可知道本实施例3的n+埋入层23和n埋入层24具有与上述实施例2的n+埋入层22大致相同的杂质浓度剖视图。因而，本实施例3的半导体装置具有与上述实施例2的半导体装置大致相同的锁定破坏容量。
本实施例3的半导体装置中，覆盖高浓度的n+埋入层23的周围而形成低浓度的n埋入层24，n埋入层24与n型杂质区121接触。另外，本实施例3的半导体装置中，p-衬底200和n埋入层24之间施加了反向偏压时在n埋入层24内扩展的耗尽层的宽度，宽于上述实施例1中在p-衬底200和n+埋入层20之间施加反向偏压时在n+埋入层20内扩展的耗尽层的宽度。
因而，依据本实施例3的半导体装置，在p-衬底200与n型杂质区121、n+埋入层23及n埋入层24之间施加反向偏压时，在n型杂质区121内扩展的耗尽层与在n埋入层24内扩展的耗尽层在n埋入层24的曲面部中互相连接。而且，在n埋入层24内扩展的耗尽层的宽度宽于在n+埋入层20内扩展的耗尽层的宽度。结果，与上述实施例1的半导体装置相比，可有效缓和电场，因此能够提高结耐压。
图15是表示上述实施例1的半导体装置中的p-衬底200与n型杂质区121和n+埋入层20之间的结耐压和本实施例3的半导体装置中的p-衬底200与n型杂质区121和n埋入层24之间的结耐压的比较结果的曲线图。参照图15，可知与上述实施例1的半导体装置相比，本实施例3的半导体装置得到更高的结耐压。
实施例4
图16与传统半导体装置相关的图67对应，与本发明实施例4的半导体装置相关，是从图59所示的结构中抽出形成高耐压二极管14的区域的结构进行详细表示的剖视图。图16中为了便于说明，阳极与阴极的形成部位的关系与图59所示的关系相反。
参照图16，在p-衬底200的顶面内，形成p+分离114、与p+分离114连接的p阱144b、与p阱144b连接的n-型杂质区143以及与n-型杂质区143连接的n型杂质区121。在p阱144b的顶面内形成p+型杂质区144a，在n型杂质区121的顶面内形成n+型杂质区141。高耐压二极管14具备阳极145和阴极142，阳极145与p+型杂质区144a连接，阴极142与n+型杂质区141连接。在p阱144b上隔着栅极绝缘膜115a形成栅极116a，阳极145也与电极116a连接。在n型杂质区121上隔着绝缘膜115b形成电极116b，阴极142也与电极116b连接。
n型杂质区(以下称为“n埋入层”)26与n型杂质区121的底面相接并在P-衬底200内形成。作为一例，n埋入层26的杂质浓度的峰值以1015cm-3为数量级。n埋入层26的宽度L1小于n型杂质区121的宽度L2，结果，n埋入层26比n-型杂质区143的侧面(图16中的左侧面)还向阳极145侧突出地形成。
关于图16所示的结构，在阳极145和阴极142之间施加高电压时的电场的主要峰值成为n型杂质区121右下端部部位的峰值E0和n埋入层26右下端部部位的峰值E4。
图17是取图16所示的n埋入层26的宽度L1和n型杂质区121的宽度L2的关系(L1-L2)为横轴，表示L1-L2与耐压的相关的曲线图。参照图17所示的曲线图，可知L1＝L2或L1＞L2时，耐压低于传统半导体装置(参照图67)，而L1＜L2时得到高于传统半导体装置的耐压。
图18(A)中示出L1＞L2的条件下的本实施例4的高耐压二极管部的简易结构。另外，图18(B)与图18(A)中用箭头表示的部位相关，是从n型杂质区121的顶面向p-衬底200的深度方向的杂质浓度剖视图。
图19与图18(A)所示的结构相关，是表示在阳极145和阴极142之间施加高电压时的电场的曲线图。图19中示出n-型杂质区143顶面的电场(Si表面)、n型杂质区121底面与p-衬底200的界面上的电场(n/p-衬底结深度)、n埋入层26底面与p-衬底200的界面上的电场(n埋入/p-衬底结深度)。比较图19与传统半导体装置相关的图68，可知图18(A)所示的结构中与传统半导体装置相比峰值E0极低。但是，参照图19所示的曲线图，与峰值E0上的电场值相比，峰值E4上的电场值明显大。因而，在图18(A)所示的结构中，电场峰值成为n埋入层26右下端部部位的峰值E4。
图20与图18(A)所示的结构相关，是在阳极145与阴极142之间施加高电压时的电位分布(等电位线)和电流分布的示图。参照图20，可知与峰值E4对应的部位中，等电位线的曲率大，而且相邻的各等电位线的间隔变窄。另外，比较图20与传统半导体装置相关的图69，可知图20中的峰值E4部分的各等电位线的间隔窄于图69中的峰值E0部分的各等电位线的间隔。因而，预测图20中的峰值E4部分的电场值高于图69中的峰值E0部分的电场值，其结果为图18(A)所示的结构中对于传统半导体装置不能实现耐压的提高。
另一方面，图21(A)示出L1＜L2的条件下的本实施例4的高耐压二极管部的简易结构。另外，图21(B)与图21(A)中箭头表示的部位相关，是从n型杂质区121的顶面向p-衬底200的深度方向的杂质浓度剖视图。
图22与图21(A)所示的结构相关，是在阳极145和阴极142之间施加高电压时的电场的曲线图。图22与图19同样，示出Si表面上的电场、n/p-衬底结深度上的电场、n埋入/p-衬底结深度上的电场。比较图22与图68，可知图21(A)所示的结构中峰值E0稍低于传统半导体装置。另外，由图22所示的曲线图可知峰值E4上的电场值与峰值E0上的电场值大致相等。
图23与图21(A)所示的结构相关，是在阳极145和阴极142之间施加高电压时的电位分布(等电位线)和电流分布的示图。比较图23和图69，可知图21(A)所示的结构与传统半导体装置相比，峰值E0部分的等电位线的曲率非常小。从而，预测到峰值E0部分的电场值变小。另外，比较图23与图20，可知图21(A)所示的结构与图18(A)所示的结构相比，峰值E4部分的等电位线的曲率非常小。从而，预测到峰值E4部分的电场值变小。
这样，依据本实施例4的半导体装置(图21(A)所示的结构)，图23所示的峰值E0部分和峰值E4部分上的电场值小于图69所示的峰值E0部分上的电场值。结果，与传统半导体装置相比，能够提高达到临界电场强度的阳极-阴极间电压，并可实现半导体装置的高耐压化。
还有，在以上的说明中，以高耐压二极管为例就本实施例4的发明进行了说明，但本实施例4的发明并不受限于高耐压二极管，可在n沟道高耐压MOSFET、p沟道高耐压MOSFET、n沟道IGBT或p沟道IGBT上适用。
另外本实施例4的发明可与上述实施例1～3的发明组合使用。例如与上述实施例1的发明组合时，图1所示的n+埋入层20或图6所示的n埋入层21与图16所示的n埋入层26在n型杂质区121的底面相连接。
实施例5
图24与图16对应，是表示本发明实施例5的半导体装置的结构的剖视图。以图16所示的结构为基础，杂质浓度高于n埋入层26的n+型杂质区(以下称为“n+埋入层”)27在n埋入层26内形成。作为一例，n+埋入层27的杂质浓度的峰值以1018cm-3为数量级。n+埋入层27的宽度L3小于n埋入层26的宽度L1，结果，n+埋入层27形成得没有比n埋入层26的侧面(图24中右侧面)向阳极145侧突出。
图25是取图24所示的n埋入层26的宽度L1与n+埋入层27的宽度L3的关系(L3-L1)为横轴，表示L3-L1与耐压的相关的曲线图。参照图25所示的曲线图，可知L3＜L1时能确保高的耐压，但随着L3增大带来的L3-L1的值的变大，耐压急剧下降。
图26是表示L3＝L1时的耐压波形与L3＜L1时的耐压波形进行比较后的结果的曲线图。由图26所示的曲线图可知L3＜L1时的耐压高于L3＝L1的场合。
图27(A)示出在L3＝L1的条件下的本实施例5的高耐压二极管部的简易结构。另外，图27(B)与图27(A)中箭头表示的部位相关，是从n型杂质区121的顶面向p-衬底200的深度方向的杂质浓度剖视图。
图28与图27(A)所示的结构相关，是表示在阳极145与阴极142之间施加高电压时的电场的曲线图。图28与图19同样，示出Si表面上的电场和n/p-衬底结深度上的电场及n埋入/p-衬底结深度上的电场。比较图28与传统半导体装置相关的图68，可知图27(A)所示的结构中峰值E0稍低于传统半导体装置。但是，参照图28所示的曲线图，峰值E4上的电场值大于峰值E0上的电场值。因而，图27(A)所示的结构中，电场峰值成为n埋入层26右下端部部位上的峰值E4。
图29与图27(A)所示的结构相关，是在阳极145与阴极142之间施加高电压时的电位分布(等电位线)和电流分布的示图。参照图29，可知与峰值E4对应的部位上，等电位线的曲率较大，而且相邻的各等电位线的间隔变窄。另外，比较图29与传统半导体装置相关的图69，可知图29中峰值E4部分上的各等电位线的间隔窄于图69中峰值E0部分上的各等电位线的间隔。因而，可预测图29中峰值E4部分上的电场值高于图69中峰值E0部分上的电场值，其结果，图27(A)所示的结构中，对于传统半导体装置不能实现耐压的提高。
另一方面，图30(A)中示出在L3＜L1的条件下的本实施例5的高耐压二极管部的简易结构。另外，图30(B)与图30(A)中箭头表示的部位相关，是从n型杂质区121的顶面向p-衬底200的深度方向的杂质浓度剖视图。
图31与图30(A)所示的结构相关，是表示在阳极145与阴极142之间施加高电压时的电场的曲线图。图31与图28同样，示出Si表面上的电场、n/p-衬底结深度上的电场及n埋入/p-衬底结深度上的电场。比较图31与图68，可知图30(A)所示的结构中峰值E0稍低于传统半导体装置。另外，比较图31与图28，可知图31中峰值E4上的电场值低于图28中峰值E4上的电场值。另外，图31所示的曲线图中，峰值E4上的电场值与峰值E0上的电场值大致相等。
图32与图30(A)所示的结构相关，是在阳极145与阴极142之间施加高电压时的电位分布(等电位线)和电流分布的示图。比较图32与图69，可知图30(A)所示的结构中峰值E0部分的等电位线的曲率比传统半导体装置大幅减小。从而，可预测峰值E0部分上的电场值变小。另外，比较图32与图29，可知图30(A)所示的结构中峰值E4部分上的等电位线的曲率比图27(A)所示的结构大幅减小。从而，可预测峰值E4部分上的电场值变小。
这样，依据本实施例5的半导体装置(图30(A)所示的结构)，图32所示的峰值E0部分和峰值E4部分上的电场值小于图69所示的峰值E0部分上的电场值。结果，与传统半导体装置相比，能够提高达到临界电场强度的阳极-阴极间电压，并可实现半导体装置的高耐压化。
另外，可满足L3＜L1的条件地在n埋入层26的内部形成n+埋入层27。因而，在p-衬底200与n型杂质区121、n+埋入层27及n埋入层26之间施加反向偏压时，在n型杂质区121内扩展的耗尽层与在n埋入层26内扩展的耗尽层在n埋入层26的曲面部中互相连接。而且，在n埋入层26内扩展的耗尽层的宽度宽于L3＝L1时在n+埋入层27内扩展的耗尽层的宽度。结果，比L3＝L1的场合更能有效缓和电场，并可提高结耐压。
还有，本实施例5的半导体装置中，在n埋入层26内形成n+埋入层27。因此，与未形成n+埋入层27的上述实施例4的半导体装置相比，降低因由p-衬底200、n型杂质区121、n埋入层26和n+埋入层27、p阱131构成的pnp结构而产生的寄生pnp双极性晶体管的基极电阻。因而，即使在再生期间产生高压侧浮动补偿电压VS的负变动，寄生pnp双极性晶体管的动作也受抑制。结果，与上述实施例4的半导体装置相比，能够提高因由p-衬底200、n型杂质区121、n埋入层26、n+埋入层27、p阱131及n+型源极区133构成的pnpn结构而产生的寄生晶闸管的动作开始电压的绝对值，进而可提高CMOS12的锁定破坏容量。
还有，在以上的说明中，以高耐压二极管为例就本实施例5的发明进行了说明，但本实施例5的发明并不受限于高耐压二极管，可在n沟道高耐压MOSFET、p沟道高耐压MOSFET、n沟道IGBT或p沟道IGBT中适用。
另外，本实施例5的发明可与上述实施例1～3的发明组合使用。例如与上述实施例1的发明进行组合时，图1所示的n+埋入层20或图6所示的n埋入层21与图24所示的n埋入层26在n型杂质区121的底面互相连接。
实施例6
图33与传统半导体装置相关的图70对应，是关于本发明实施例6的半导体装置的、从图58所示的结构中抽出形成高耐压MOS11的区域的结构并加以表示的剖视图。图33中为了便于说明，漏极区118与源极区112的形成部位的关系与图58所示的关系相反。
在p-衬底200的顶面内，彼此分开形成n型杂质区117与n型杂质区121，形成分割RESURF结构。在n型杂质区117的顶面内，可与高耐压MOS11的漏电极119相接地形成n+型漏极区118。在n型杂质区121的顶面内，可与构成CMOS12的pMOSFET的源电极(以下称为“VB电极”)128相接地形成n+型杂质区127。如图1所示，VB电极128与VB端子连接。
n型杂质区(以下称为“n埋入层”)29与n型杂质区121底面相接并在p-衬底200内形成。作为一例，n埋入层29的杂质浓度的峰值以1015cm-3为数量级。图33中，设n埋入层29的宽度为L4，从n型杂质区121左侧面到n型杂质区117左侧面的尺寸为L5时，可满足L4＜L5的条件地设定n埋入层29的宽度。结果，n埋入层29不与n型杂质区117接触。但是，由于宽度L4变大，随着n埋入层29接近n型杂质区117，VB电极128与漏电极119之间的耐压(分割n阱间耐压)变低。因而有必要能够确保由设计方案确定的所期望的VB-漏极间耐压(本实施例6中作为一例设为15V左右以上)地确定n埋入层29与n型杂质区117的间隔。
关于图33所示的结构，在VB电极128与漏电极119之间施加15V左右的电压，并将连接到栅电极116a的电极116aa与源电极114短路，在VB电极128与源电极114之间(VB-源极间)施加高电压时的电场的主要峰值成为p-衬底200上的峰值E2、n型杂质区121右下端部部位上的峰值E1、n型杂质区117右下端部部位上的峰值E3及n埋入层29右下端部部位上的峰值E5。
图34是取图33所示的宽度L4与尺寸L5的关系(L4-L5)为横轴，表示L4-L5与VB-源极间耐压的相关的曲线图。参照图34所示的曲线图，可知通过使L4-L5的值小于零即L4＜L5，可使VB-源极间耐压高于传统半导体装置。另外，知道随着L4-L5值的增大，VB-源极间耐压上升。但是，L4-L5的值过大时，即使施加了15V左右那样低的VB电位时，从n型杂质区121扩展的耗尽层与从n型杂质区117扩展的耗尽层也会互相连接，VB-漏极间耐压不足15V左右。因此，该范围(比图34所示的虚线更右侧的范围)的数据没有绘出。
图35(A)中示出在L4＜L5的条件下且VB-漏极间耐压为15V左右以上的条件下的本实施例6的高耐压MOS部的简易结构。另外，图35(B)与图35(A)中箭头表示的部位相关，是从n型杂质区121的顶面向p-衬底200的深度方向的杂质浓度剖视图。
图36与图35(A)所示的结构相关，是表示在VB电极128与漏电极119之间施加15V左右的电压，并将连接到栅电极116a的电极116aa与源电极114短路，在VB电极128与源电极114之间施加高电压时的电场的曲线图。图36中，示出p-衬底200顶面的电场(Si表面)、n型杂质区121、117与p-衬底200的界面上的电场(n/p-衬底结深度)以及n埋入层29与p-衬底200的界面上的电场(n埋入/p-衬底结深度)。参照图36与图71，可知与传统半导体装置相比，图35(A)所示的结构中峰值E1、E2大幅降低，且峰值E3稍微变低。另外，由图36所示的曲线图可知峰值E5的电场值与峰值E3的电场值大致相等。图36中峰值E3、E5的电场值低于图71中峰值E2上的电场值。
图37与图35(A)所示的结构相关，是在VB电极128与源电极114之间施加高电压时的电位分布(等电位线)和电流分布的示图。比较图37与图72，可知由于图35(A)所示的结构中增加形成n埋入层29，与传统半导体装置相比，峰值E1部分的等电位线的曲率大幅减小。结果，峰值E1部分中相邻的各等电位线的间隔扩大，峰值E1部分的电场值变小。另外，随着峰值E1部分的等电位线的曲率变小，峰值E2部分中相邻的各等电位线的间隔扩大，结果，峰值E2部分的电场值变小。而且，随着峰值E2部分中各等电位线的间隔的扩大，峰值E3部分的等电位线的曲率也变小。因此，峰值E3部分中相邻的各等电位线的间隔扩大，且峰值E3部分的电场值变小。
这样，依据本实施例6的半导体装置，图36所示的峰值E3、E5上的电场值小于图71所示的峰值E2、E3上的电场值。结果，与传统半导体装置相比，能够提高达到临界电场强度的VB-源极间电压，并能实现半导体装置的高耐压化。
还有，在以上的说明中，以n沟道高耐压MOSFET为例就本实施例6的发明进行了说明，本实施例6的发明并不受限于n沟道高耐压MOSFET，可在p沟道高耐压MOSFET、n沟道IGBT或p沟道IGBT中适用。
另外，本实施例6的发明可与上述实施例1～3的发明组合使用。例如与上述实施例1的发明进行组合时，图1所示的n+埋入层20或图6所示的n埋入层21与图33所示的n埋入层29在n型杂质区121底面互相连接。
实施例7
图38与图33对应，是表示本发明实施例7的半导体装置的结构的剖视图。以图33所示的结构为基础，杂质浓度高于n埋入层29的n+型杂质区(以下称为“n+埋入层”)30在n埋入层29内形成。作为一例，n+埋入层30的杂质浓度的峰值以1018cm-3为数量级。n+埋入层30的宽度L6小于n埋入层29的宽度L4及n型杂质区121的宽度L7。就是说，n+埋入层30形成得没有比n埋入层29的侧面(图38中右侧面)和n型杂质区121的侧面(图38中右侧面)向n型杂质区117侧突出。
图39是取图38所示的n+埋入层30的宽度L6与n埋入层29的宽度L4的关系(L6-L4)为横轴，表示L6-L4与耐压的相关的曲线图。参照图39所示的曲线图，可知在L6＜L4时确保了高的耐压，但是随着L6增大而L6-L4的值变大，耐压急剧降低。
图40(A)中示出在L6＜L4的条件下的本实施例7的高耐压MOS部的简易结构。另外，图40(B)与图40(A)中箭头表示的部位相关，是从n型杂质区121的顶面向p-衬底200的深度方向的杂质浓度剖视图。比较图40(B)与图35(B)，可知由于本实施例7的半导体装置中形成n+埋入层30，与上述实施例6的半导体装置相比杂质浓度变高。
图41与图40(A)所示的结构相关，是表示在VB电极128与漏电极119之间施加15V左右的电压，并将连接到栅电极116a的电极116aa与源电极114短路，且在VB电极128与源电极114之间施加高电压时的电场的曲线图。图41与图36同样，示出Si表面上的电场、n/p-衬底结深度上的电场及n埋入/p-衬底结深度上的电场。比较图41与图36，可知本实施例7的半导体装置的电场的特性与上述实施例6的半导体装置的电场的特性大致相同。就是说，与上述实施例6的半导体装置同样，通过本实施例7的半导体装置，图41所示的峰值E3、E5的电场值小于图71所示的峰值E2、E3的电场值。结果，与传统半导体装置相比，能够提高达到临界电场强度的VB-源极间电压，并可实现半导体装置的高耐压化。
图42与图40(A)所示的结构相关，是VB电极128与源电极114之间施加高电压时的电位分布(等电位线)和电流分布的示图。比较图42与图72，可知由于图40(A)所示的结构中追加形成n埋入层29，与传统半导体装置相比，峰值E1部分的等电位线的曲率大幅减小。结果，峰值E1部分中相邻的各等电位线的间隔扩大，峰值E1部分的电场值变小。另外，随着峰值E1部分的等电位线的曲率变小，峰值E2部分中相邻的各等电位线的间隔扩大，结果，峰值E2部分的电场值变小。而且，随着峰值E2部分的各等电位线的间隔扩大，峰值E3部分的等电位线的曲率变小。因此，峰值E3部分中彼此相邻的各等电位线的间隔扩大，峰值E3部分的电场值变小。
这样，依据本实施例7的半导体装置，可满足L6＜L4的条件地在n埋入层29的内部形成n+埋入层30。因而，在p-衬底200与n型杂质区121、n+埋入层30及n埋入层29之间施加反向偏压时，在n型杂质区121内扩展的耗尽层与在n埋入层29内扩展的耗尽层在n埋入层29的曲面部彼此连接。而且，在n埋入层29内扩展的耗尽层的宽度宽于L6＝L4时在n+埋入层30内扩展的耗尽层的宽度。结果，能够比L6＝L4时更加有效地缓和电场，因此能够提高结耐压。
另外，本实施例7的半导体装置中，在n埋入层29内形成n+埋入层30。因此，与没有形成n+埋入层30的上述实施例6的半导体装置相比，能够降低因由p-衬底200、n型杂质区121、n埋入层29、n+埋入层3n及p阱131构成的pnp结构而产生的寄生pnp双极性晶体管的基极电阻。因而，即使在再生期间产生高压侧浮动补偿电压VS的负变动，寄生pnp双极性晶体管的动作也受抑制。结果，能够使由p-衬底200、n型杂质区121、n埋入层29、n+埋入层30、p阱131及n+型源极区133构成的pnpn结构而产生的寄生晶闸管的动作开始电压的绝对值高于上述实施例6的半导体装置，进而能提高CMOS12的锁定破坏容量。
还有，在以上的说明中，以n沟道高耐压MOSFET为例就本实施例7的发明进行了说明，但本实施例7的发明并不受限于n沟道高耐压MOSFET，可在p沟道高耐压MOSFET、n沟道IGBT或p沟道IGBT中适用。
另外，本实施例7的发明可与上述实施例1～3的发明组合使用。例如与上述实施例1的发明进行组合时，图1所示的n+埋入层20或图6所示的n埋入层21与图38所示的n埋入层29在n型杂质区121的底面互相连接。
实施例8
上述实施例1～3的发明可用在功率器件驱动装置的低压侧驱动部。
图43是表示本发明实施例8的低压侧驱动部102的结构的剖视图。图43中示出将上述实施例3的发明用于低压侧驱动部102的例子。pMOSFET的p+型漏极区122和nMOSFET的n+型漏极区137与LO端子连接。pMOSFET的p+型源极区126与VCC端子连接。nMOSFET的n+型源极区133与COM端子连接。n+埋入层23与n型杂质区121底面相接并在p-衬底200内形成。另外，n埋入层24与n型杂质区121底面相接并覆盖n+埋入层23的周围，并在p-衬底200内形成。
在低压侧驱动部102中存在基于由p+型漏极区122、n型杂质区121、p阱131及n+型源极区133构成的pnpn结构产生的寄生晶闸管。因而，在LO端子上施加了高于VCC电压的浪涌电压时，空穴从与LO端子连接的p+型漏极区122流入n型杂质区121。随着该空穴电流流入p阱131内，由n型杂质区121、p阱131、n+型源极区133构成的寄生npn双极性晶体管和由p+型漏极区122、n型杂质区121、p阱131构成的寄生pnp双极性晶体管动作，存在使上述寄生晶闸管达到锁定的情况。
然而，依据本实施例8的半导体装置，由于与n型杂质区121底面相接地形成n+埋入层23和n埋入层24，上述寄生pnp双极性晶体管的基极电阻降低。因而，在LO端子施加了高于VCC电压的浪涌电压时，上述寄生pnp双极性晶体管的动作也受抑制，结果，能够抑制上述寄生晶闸管的锁定。
另外，依据将上述实施例3的发明用于低压侧驱动部102的结构(图43)，根据与上述实施例3中说明的理由同样的理由，与将上述实施例1的发明用于低压侧驱动部102的结构相比，能够提高结耐压。
实施例9
图44与图2(A)对应，是表示本发明实施例9的半导体装置的CMOS部的简易结构的剖视图。本实施例9的半导体装置中取代上述实施例1的半导体装置中的n+埋入层20，形成比n+埋入层20更高浓度的n+型杂质区(以下称为“n+埋入层”)31。作为一例，n+埋入层31的杂质浓度的峰值以1018cm-3为数量级。
n+埋入层31完全覆盖p阱131顶面内形成的n+型源极区133下方，且与n型杂质区121的底面相接并在p-衬底200内形成。在图44所示的例子中，设n+埋入层31的宽度为X，p阱131的宽度为Y，则X＞Y的关系成立。
图60中示出与传统半导体装置相关的CMOS部的简易结构，但在图60所示的n型杂质区121的下方追加形成n+埋入层31的装置就相当于本实施例9的半导体装置。图45与追加形成n+埋入层31的图60的结构相关，是表示VS电极上施加VS负电压时的、图44所示的宽度X与宽度Y的关系(X-Y)与寄生pnpn晶闸管的动作开始电压的相关的曲线图。该寄生pnpn晶闸管是基于由p-衬底200、n型杂质区121和n+埋入层31、p阱131、n+型源极区133构成的pnpn结构产生的寄生晶闸管。图45所示的曲线图的横轴表示X-Y的值，纵轴表示将寄生pnpn晶闸管开始动作时的VS负电压的值-1倍后的值(即VS负电压的绝对值)。
参照图45所示的曲线图，可知X-Y的值越大，寄生pnpn晶闸管开始动作的VS负电压的绝对值越大。即，n+埋入层31的宽度X越大，对于高压侧浮动补偿电压VS的负变动的CMOS12的锁定容量越高。
图46与追加形成n+埋入层31的图60的结构相关，是表示在VS电极上施加VS负电压时，流过bulk电极、pMOS源电极、nMOS源电极等各电极的电流值的曲线图。参照图46，当VS负电压为-50V左右时，流过nMOS源电极的电流与流过pMOS源电极的电流大致相同。
图47是图46所示的VS负电压为-140V时的电流分布的示图。参照图47，可知当VS负电压为-140V时，电流不流过nMOS源电极，上述寄生pnpn晶闸管不动作。
图48是图46所示的VS负电压为-150V时的电流分布的示图。参照图48，可知VS负电压为-150V时，电流流过nMOS源电极，上述寄生pnpn晶闸管动作。
如上述那样，n+埋入层31的宽度X越大，对于高压侧浮动补偿电压VS的负变动的CMOS12的锁定容量提高。但是，宽度X过大，会增加在晶圆表面不能形成nMOS等的有源元件的区域(无效区域)，其结果芯片尺寸变大而导致成本上升。
在图49所示的例子中，n+埋入层31的宽度X较大，且n+埋入层31在p阱131的右侧面向右侧突出很多。结果，无效区域增加且芯片尺寸变大。
另一方面，图50所示的例子中，n+埋入层31的宽度X较小，n+埋入层31仅在p阱131下方形成，且不越过p阱131的右侧面地在右侧形成。这种情况下，无效区域比图49所示的结构减少，因此芯片尺寸变小。而且，在p阱131下方形成n+埋入层31，这样由于n+埋入层31完全包含p阱131内形成的n+型源极区133的下方区域地形成(即确实覆盖)，维持提高锁定容量的效果。
图51中为了与图44所示的结构进行比较，示出代替图44所示的n+埋入层31而形成n+埋入层32的结构。n+埋入层32与n型杂质区121底面相接地形成，但不覆盖nMOSFET的n+型源极区133下方，而覆盖pMOSFET的p+型源极区126或栅极区下方。
图52与增加形成n+埋入层32的图60的结构相关，是表示在VS电极上施加VS负电压时，流过bulk电极、pMOS源电极及nMOS源电极等各电极的电流值的曲线图。参照图52，VS负电压为-40V左右时，流过nMOS源电极的电流与流过pMOS源电极的电流大致相同。
图53是图52所示的VS负电压为-17V时的电流分布的示图。参照图53，可知当VS负电压为-17V时，电流不流过nMOS源电极，上述寄生pnpn晶闸管不动作。
图54是图52所示的VS负电压为-40V时的电流分布的示图。参照图54，可知当VS负电压为-40V时，电流流过nMOS源电极，上述寄生pnpn晶闸管动作。
考察图52～54的结果，在追加形成n+埋入层32时，只能得到未形成n+埋入层32的传统半导体装置(参照图61)相同程度的锁定容量，就是说追加形成n+埋入层32并不有效。
即，与用n+埋入层32覆盖pMOSFET的p+型源极区126或栅极区下方的情况相比，用n+埋入层31覆盖p阱131顶面内形成的n+型源极区133下方更加有效，从而，能够提高对高压侧浮动补偿电压VS的负变动的CMOS12的锁定容量。

Claims (10)

1.一种半导体装置，用以驱动具备第一电极、第二电极和控制电极的开关器件，其中设有：
与所述第一电极连接的第一端子；
经由电容性元件连接到所述第一电极的第二端子；
第一导电型的半导体衬底；
在所述半导体衬底的主面内形成的第二导电型的第一杂质区；
在所述第一杂质区的主面内形成的所述第一导电型的第二杂质区；
在所述第二杂质区的主面内形成，并包括与所述第一端子连接的所述第二导电型的源极/漏极区的第一晶体管；
在所述第一杂质区的所述主面内形成，并包括与所述第二端子连接的所述第一导电型的源极/漏极区的第二晶体管；以及
与所述第一杂质区的底面相接并在所述半导体衬底内形成的所述第二导电型的第三杂质区。
2.如权利要求1所述的半导体装置，其特征在于所述第三杂质区包括：
所述第二导电型的高浓度杂质区，它与所述第一杂质区的所述底面相接并在所述半导体衬底内形成，且具有比所述第一杂质区所具有的第一杂质浓度高的第二杂质浓度；
所述第二导电型的低浓度杂质区，它与所述第一杂质区的所述底面相接，且覆盖所述高浓度杂质区的周围而形成在所述半导体衬底内，且具有低于所述第二杂质浓度的第三杂质浓度。
3.一种半导体装置，其中设有：
第一导电型的半导体衬底；
在所述半导体衬底的主面上形成的第一电极和第二电极；
在所述半导体衬底的所述主面内形成，并与所述第一电极连接的所述第一导电型的第一杂质区；
在所述半导体衬底的所述主面内形成，并与所述第二电极连接的第二导电型的第二杂质区；
在所述半导体衬底的所述主面内形成，并包括夹于所述第一杂质区的侧面和所述第二杂质区的侧面之间的部分的所述第二导电型的第三杂质区；以及
与所述第二杂质区的底面相接并在所述半导体衬底内没有比所述第二杂质区的所述侧面向所述第一杂质区侧突出地形成的所述第二导电型的第四杂质区。
4.如权利要求3所述的半导体装置，其特征在于还设有：在所述第四杂质区内没有比所述第四杂质区的侧面向所述第三杂质区侧突出地形成，且具有比所述第四杂质区所具有的第一杂质浓度高的第二杂质浓度的所述第二导电型的第五杂质区。
5.一种半导体装置，其中设有：
第一导电型的半导体衬底；
在所述半导体衬底的主面上形成的第一电极和第二电极；
在所述半导体衬底的所述主面内形成，并与所述第一电极连接的第二导电型的第一杂质区；
与所述第一杂质区分开而在所述半导体衬底的所述主面内形成，并与所述第二电极连接，且具备与所述第一杂质区的侧面相对的侧面的所述第二导电型的第二杂质区；以及
与所述第二杂质区的底面相接而在所述半导体衬底内形成，且具备不与所述第一杂质区的所述侧面相接的侧面的所述第二导电型的第三杂质区。
6.如权利要求5所述的半导体装置，其特征在于还设有：在所述第三杂质区内没有比所述第二和第三杂质区的各所述侧面向所述第一杂质区侧突出地形成，且具有比所述第三杂质区所具有的第一杂质浓度高的第二杂质浓度的所述第二导电型的第五杂质区。
7.一种半导体装置，用以驱动具备第一电极、第二电极和控制电极的开关器件，其中设有：
与所述第一电极连接的第一端子；
经由电容性元件连接到所述第一电极的第二端子；
第一导电型的第一杂质区；
在所述第一杂质区的主面内形成的第二导电型的第二杂质区；
在所述第二杂质区的主面内形成，并具备与所述第一端子连接的所述第一导电型的源极/漏极区的第一晶体管；
在所述第一杂质区的所述主面内形成，并具备与所述第二端子连接的所述第二导电型的源极/漏极区的第二晶体管；以及
与所述第一杂质区的底面相接而形成的所述第一导电型的第三杂质区。
8.如权利要求7所述的半导体装置，其特征在于所述第三杂质区包括：
所述第一导电型的高浓度杂质区，它与所述第一杂质区的所述底面相接地形成，且具有比所述第一杂质区所具有的第一杂质浓度高的第二杂质浓度；
所述第一导电型的低浓度杂质区，它与所述第一杂质区的所述底面相接，且覆盖所述高浓度杂质区的周围地形成，且具有低于所述第二杂质浓度的第三杂质浓度。
9.一种半导体装置，用以驱动具备第一电极、第二电极和控制电极的开关器件，其中设有：
与所述第一电极连接的第一端子；
经由电容性元件连接到所述第一电极的第二端子；
第一导电型的半导体衬底；
在所述半导体衬底的主面内形成的第二导电型的第一杂质区；
在所述第一杂质区的主面内形成的所述第一导电型的第二杂质区；
在所述第二杂质区的主面内形成，并具备与所述第一端子连接的所述第二导电型的源极/漏极区的第一晶体管；
在所述第一杂质区的所述主面内形成，并具备与所述第二端子连接的所述第一导电型的源极/漏极区的第二晶体管；以及
所述第二导电型的第三杂质区，至少覆盖所述第一晶体管的所述源极/漏极区下方，且与所述第一杂质区的底面相接并在所述半导体衬底内形成，且具有高于所述第一杂质区所具有的第一杂质浓度的第二杂质浓度。
10.如权利要求9所述的半导体装置，其特征在于：所述第三杂质区仅在所述第二杂质区下方形成。
CNB2005101188964A 2004-12-02 2005-11-02 半导体装置 Active CN100426506C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004349702A JP4620437B2 (ja) 2004-12-02 2004-12-02 半導体装置
JP349702/04 2004-12-02

Publications (2)

Publication Number Publication Date
CN1783495A true CN1783495A (zh) 2006-06-07
CN100426506C CN100426506C (zh) 2008-10-15

Family

ID=36441832

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005101188964A Active CN100426506C (zh) 2004-12-02 2005-11-02 半导体装置

Country Status (6)

Country Link
US (1) US7812402B2 (zh)
JP (1) JP4620437B2 (zh)
KR (1) KR100756304B1 (zh)
CN (1) CN100426506C (zh)
DE (3) DE102005063427B4 (zh)
TW (1) TWI277197B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103258851A (zh) * 2012-02-15 2013-08-21 立锜科技股份有限公司 隔离元件及其制造方法
CN104347683A (zh) * 2013-08-09 2015-02-11 美格纳半导体有限公司 半导体器件
CN111312707A (zh) * 2020-02-27 2020-06-19 电子科技大学 一种低比导通电阻的功率半导体器件

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7385246B2 (en) * 2005-07-22 2008-06-10 Intersil Americas Inc. Depletable cathode low charge storage diode
JP2007242671A (ja) * 2006-03-06 2007-09-20 Matsushita Electric Ind Co Ltd 半導体集積回路
JP5055813B2 (ja) * 2006-04-10 2012-10-24 富士電機株式会社 Ｓｏｉ横型半導体装置
JP4632068B2 (ja) * 2008-05-30 2011-02-16 三菱電機株式会社 半導体装置
JP5487851B2 (ja) * 2008-09-30 2014-05-14 サンケン電気株式会社 半導体装置
JP5045733B2 (ja) * 2008-12-24 2012-10-10 株式会社デンソー 半導体装置
JP5503897B2 (ja) 2009-05-08 2014-05-28 三菱電機株式会社 半導体装置
US9330922B2 (en) 2012-03-07 2016-05-03 Silicon Storage Technology, Inc. Self-aligned stack gate structure for use in a non-volatile memory array and a method of forming such structure
JP6228428B2 (ja) 2013-10-30 2017-11-08 ルネサスエレクトロニクス株式会社 半導体装置
US10784372B2 (en) * 2015-04-03 2020-09-22 Magnachip Semiconductor, Ltd. Semiconductor device with high voltage field effect transistor and junction field effect transistor
KR101975630B1 (ko) * 2015-04-03 2019-08-29 매그나칩 반도체 유한회사 접합 트랜지스터와 고전압 트랜지스터 구조를 포함한 반도체 소자 및 그 제조 방법
US10205024B2 (en) * 2016-02-05 2019-02-12 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure having field plate and associated fabricating method
KR102227666B1 (ko) * 2017-05-31 2021-03-12 주식회사 키 파운드리 고전압 반도체 소자
JP7043825B2 (ja) 2017-12-15 2022-03-30 富士電機株式会社 半導体集積回路
JP7300968B2 (ja) * 2019-11-14 2023-06-30 三菱電機株式会社 半導体装置
CN112201685B (zh) * 2020-09-08 2022-02-11 浙江大学 一种超级结器件及电介质组合终端

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1131801A (en) 1978-01-18 1982-09-14 Johannes A. Appels Semiconductor device
JPS6473661A (en) * 1987-09-14 1989-03-17 Nec Corp Complementary semiconductor device
JPH05152523A (ja) 1992-05-18 1993-06-18 Seiko Epson Corp 相補型ｍｉｓ半導体集積回路装置
JP3547884B2 (ja) * 1995-12-30 2004-07-28 三菱電機株式会社 半導体装置及びその製造方法
JP3917211B2 (ja) 1996-04-15 2007-05-23 三菱電機株式会社 半導体装置
JPH1197646A (ja) * 1997-09-22 1999-04-09 Fujitsu Ltd 半導体装置及びその製造方法
JPH11214531A (ja) * 1998-01-27 1999-08-06 Matsushita Electric Works Ltd 高耐圧半導体装置及びその製造方法
JPH11214530A (ja) * 1998-01-27 1999-08-06 Matsushita Electric Works Ltd 高耐圧半導体装置
JP4610786B2 (ja) * 2001-02-20 2011-01-12 三菱電機株式会社 半導体装置
JP3654872B2 (ja) * 2001-06-04 2005-06-02 松下電器産業株式会社 高耐圧半導体装置
JP4397602B2 (ja) * 2002-05-24 2010-01-13 三菱電機株式会社 半導体装置
JP4437388B2 (ja) * 2003-02-06 2010-03-24 株式会社リコー 半導体装置
JP4387119B2 (ja) 2003-03-27 2009-12-16 三菱電機株式会社 半導体装置
JP4326835B2 (ja) * 2003-05-20 2009-09-09 三菱電機株式会社 半導体装置、半導体装置の製造方法及び半導体装置の製造プロセス評価方法
US7078298B2 (en) 2003-05-20 2006-07-18 Sharp Laboratories Of America, Inc. Silicon-on-nothing fabrication process

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103258851A (zh) * 2012-02-15 2013-08-21 立锜科技股份有限公司 隔离元件及其制造方法
CN104347683A (zh) * 2013-08-09 2015-02-11 美格纳半导体有限公司 半导体器件
CN104347683B (zh) * 2013-08-09 2019-08-20 美格纳半导体有限公司 半导体器件
CN111312707A (zh) * 2020-02-27 2020-06-19 电子科技大学 一种低比导通电阻的功率半导体器件

Also Published As

Publication number Publication date
KR20060061884A (ko) 2006-06-08
KR100756304B1 (ko) 2007-09-06
US7812402B2 (en) 2010-10-12
DE102005063426B4 (de) 2012-01-19
DE102005036543A1 (de) 2006-06-08
TWI277197B (en) 2007-03-21
DE102005036543B4 (de) 2011-04-21
JP2006165026A (ja) 2006-06-22
TW200620629A (en) 2006-06-16
CN100426506C (zh) 2008-10-15
JP4620437B2 (ja) 2011-01-26
DE102005063427B4 (de) 2012-05-16
US20060118860A1 (en) 2006-06-08

Similar Documents

Publication Publication Date Title
CN1783495A (zh) 半导体装置
CN1306586C (zh) 半导体器件及其制造方法和半导体器件制造工艺评价方法
CN1262019C (zh) 半导体器件
CN1309166C (zh) 高频开关装置和半导体装置
CN1591902A (zh) 绝缘栅型晶体管以及逆变器电路
CN1540863A (zh) 半导体器件
CN1268003C (zh) 半导体器件及其制造方法
CN1213480C (zh) 半导体器件及其制造方法
CN1684257A (zh) 半导体装置
CN1324685C (zh) 半导体集成电路
CN1245800C (zh) 采用续流二极管的负载驱动电路
CN1449040A (zh) 半导体集成电路器件及其制造方法
CN1643698A (zh) 半导体器件
CN1691351A (zh) 电介质分离型半导体装置
CN1649168A (zh) 半导体器件
CN1897278A (zh) 半导体器件及其制造方法
CN1297580A (zh) 静电保护电路以及使用了该电路的半导体集成电路
CN1841769A (zh) 半导体器件
CN1309423A (zh) 半导体装置及其制造方法
CN1301044A (zh) 半导体器件及其制造方法
CN1658398A (zh) 双方向元件及其制造方法、半导体装置
CN1375879A (zh) 半导体器件及其制造方法和喷液设备
CN1519927A (zh) 半导体装置
CN1310313C (zh) 半导体装置的设计方法和半导体装置
CN1933155A (zh) 半导体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant