CN1309423A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种包含不加厚栅氧化膜而防止了栅氧化膜的绝缘破坏的的MOS晶体管的半导体装置及其制造方法。合并隔离氧化膜BT1的栅电极GT13一侧的部分贯通SOI层3到达埋入氧化膜2,而栅电极GT12一侧的部分成为在其下部具有阱区的剖面形状。而且,合并隔离氧化膜BT1的端部边缘部的形状成为LOCOS隔离氧化膜中的鸟翅状。其结果,栅氧化膜G012和G013的端部边缘部的部分的厚度在局部变厚。

Description

半导体装置及其制造方法
本发明涉及半导体装置及其制造方法，特别是涉及包含防止了栅氧化膜的绝缘破坏的的MOS晶体管的半导体装置及其制造方法。
在硅衬底上配置了埋入氧化膜和SOI(绝缘体上的硅)层的SOI衬底上形成的SOI结构的半导体装置(以后，成为SOI器件)可降低寄生电容，具有高速工作和低功耗的特征，被使用于携带装置等中。
在此，作为SOI器件的一例，在图41中示出利用槽隔离区导电性地隔离了MOS晶体管间的SOI器件70的局部剖面结构。
在图41中，在硅衬底1上配置了埋入氧化膜2和SOI层3的SOI衬底中，在SOI层3上配置了N沟道型MOS晶体管(NMOS晶体管)N1和P沟道型MOS晶体管(PMOS晶体管)P1，两者之间被隔离氧化膜4导电性地完全隔离。再有，将隔离氧化膜4配置成完全包围NMOS晶体管N1和PMOS晶体管P1。
NMOS晶体管N1和PMOS晶体管P1由下述部分构成：在SOI层3中形成的源、漏层SD；沟道区CH；在沟道区CH上形成的栅氧化膜GO；在栅氧化膜GO上形成的栅电极GT；以及覆盖栅电极GT的侧面的侧壁氧化膜SW。
这样，在SOI器件70中，由于隔离氧化膜4之故，NMOS晶体管N1和PMOS晶体管P1不仅互相独立，而且与其它半导体元件等完全隔离，因此，作成在两晶体管中在原理上不引起锁定(latchup)的结构。
因而，在制造具有CMOS晶体管的SOI器件的情况下，具有能使用由微细加工技术决定的最小隔离宽度以便能缩小芯片面积的优点。但是，因碰撞电离现象而发生的载流子(在NMOS的情况下，是空穴)积存在沟道形成区中，由此，或是发生扭曲(kink)，或是使工作耐压变坏，此外，沟道形成区的电位不稳定，故存在因产生延迟时间的频率依存性等的衬底浮游效应而产生的各种问题。
因此，已考虑了局部槽隔离结构。在图42中，示出具有局部槽隔离结构(PTI结构)的SOI器件80的局部剖面结构。
在图42中，在SOI层3上配置NMOS晶体管N1和PMOS晶体管P1，两者之间由在其下部配置了阱区WR的局部隔离氧化膜5进行了隔离。再有，将局部隔离氧化膜5配置成包围NMOS晶体管N1和PMOS晶体管P1。
在此，相对于局部隔离氧化膜5，将SOI器件中的隔离氧化膜4那样的用到达埋入氧化膜2的槽氧化膜在导电性方面完全地隔离元件间的结构称为完全槽隔离结构(FTI结构)，将该氧化膜称为完全隔离氧化膜。
这样，虽然用局部隔离氧化膜5来隔离NMOS晶体管N1和PMOS晶体管P1，但载流子的移动可通过局部隔离氧化膜5的下部的阱区WR来进行，因此可防止载流子积存在沟道形成区中，此外，可通过阱区WR来固定沟道形成区的电位，因此，具有不产生因衬底浮游效应而产生的各种问题的优点。
但是，即使是采用了PTI结构、FTI结构的某一种结构的SOI器件，也必须附加下述的新的制造工序，即为了谋求MOS晶体管的可靠性的提高，要加厚栅氧化膜的厚度，此外，为了降低阈值电压，要调整对沟道注入的杂质量等。
以下，使用图43～图50，说明使MOS晶体管的可靠性得到提高的PTI结构的SOI器件90的制造方法。
首先，准备由利用氧离子注入形成埋入氧化膜2的SIMOX法或贴合法等形成的、由硅衬底1、埋入氧化膜2和SOI层3构成的SOI衬底。通常，SOI层3的膜厚为50～200nm，埋入氧化膜2的膜厚为100～400nm。而且，如图43中所示，利用CVD法或热氧化法在SOI衬底上形成了约10～30nm(100～300埃)的氧化膜6后，在其上形成厚度为30～200nm(300～2000埃)的氮化膜7。接着，利用构图，在氮化膜7上形成抗蚀剂掩模RM1。抗蚀剂掩模RM1具有形成槽用的开口部。
接着，以抗蚀剂掩模RM1为掩模，利用刻蚀，对氮化膜7、氧化膜6和SOI层3进行构图，如图44中所示，在SOI层3中形成局部槽TR。在该刻蚀中，不是完全地刻蚀SOI层3以使埋入氧化膜2露出，而且调整刻蚀条件，以便在槽的底部留下规定厚度的SOI层3。
再有，由于以规定的宽度在对于硅衬底1大致为垂直的方向上延伸以形成局部槽TR1，故可在不损害集成度的情况下进行维持了微细化的元件隔离。
其次，在图45中示出的工序中，淀积厚度约500nm(5000埃)的氧化膜，利用CMP(化学机械抛光)处理，研磨到氮化膜7的中途，其后，通过进行氮化膜7和氧化膜6的除去，形成局部隔离氧化膜5。在此，将朝向图45的局部隔离氧化膜5的左侧的区域定为形成阈值电压低的晶体管的第1区域R1，将局部隔离氧化膜5的右侧侧的区域定为具有一般的阈值电压、且形成可靠性高的晶体管的第2区域R2。
其次，在图46中示出的工序中，在SOI层3的整个区域上形成氧化膜OX1。氧化膜OX1的厚度为1～4nm(10～40埃)。其后，形成抗蚀剂掩模RM2，使其覆盖第2区域R2，利用离子注入，通过氧化膜OX1在第1区域R1的SOI层3内导入半导体杂质。此时的注入条件是形成形成阈值电压低的晶体管用的条件，例如，如果是形成NMOS晶体管，则以能量5～40keV、剂量1×1011～3×1011/cm2注入硼(B)离子。再有，在此之前，具有通过以能量30～100keV、剂量1×1012～1×1014/cm2注入硼(B)离子来形成阱区的工序。
其次，在图47中示出的工序中，形成抗蚀剂掩模RM3，使其覆盖第1区域R1，利用离子注入，通过氧化膜OX1在第2区域R2的SOI层3内导入半导体杂质。此时的注入条件是形成形成一般的阈值电压的晶体管用的条件，例如，如果是形成NMOS晶体管，则以能量5～40keV、剂量3×1011～5×1011/cm2注入硼(B)离子。
其次，在图48中示出的工序中，形成抗蚀剂掩模RM4，使其覆盖第2区域R2，除去第1区域R1的氧化膜OX1。
在除去了抗蚀剂掩模RM4后，在图49中示出的工序中，在整个区域上形成氧化膜。此时，在区域R1中形成厚度为2～4nm(20～40埃)的氧化膜OX2。在区域R2中增加了氧化膜OX1的厚度，成为氧化膜OX3。其后，在整个区域上形成成为栅电极的多晶硅层PS1。
接着，在图50中示出的工序中，对多晶硅层PS1、氧化膜OX2和OX3进行构图，形成栅电极GT1和GT2、栅氧化膜GO1和GO2，利用侧壁氧化膜SW的形成、源、漏层SD的形成来形成NMOS晶体管N3和N4。再有，局部隔离氧化膜5的下部成为阱区WR。
再有，在NMOS晶体管N3和N4上形成层间绝缘膜，形成贯通层间绝缘膜到达源、漏层SD的多个接触孔，构成SOI器件90，但关于这些工序省略了图示。
这样，迄今，为了形成可靠性高的晶体管，加厚栅氧化膜的厚度以防止栅氧化膜的绝缘破坏，为此，必须附加抗蚀剂掩模的形成工序。另一方面，如果加厚栅氧化膜，则存在发生晶体管特性变坏等的问题的可能性。
本发明是为了解决上述这样的问题而进行的，其目的在于提供包含不加厚栅氧化膜而防止了栅氧化膜的绝缘破坏的的MOS晶体管的半导体装置及其制造方法。
本发明的第1方面所述的半导体装置，具备：半导体衬底；在上述半导体衬底上形成的多个半导体元件；以及在上述半导体衬底的表面内形成的槽内埋入了氧化膜的槽隔离氧化膜，利用上述槽隔离氧化膜导电性地隔离上述多个半导体元件，在上述槽隔离氧化膜的横向剖面中的左侧和右侧的端部边缘处，上述槽隔离氧化膜的上述端部边缘部的轮廓形状不同。
本发明的第2方面所述的半导体装置中，上述半导体衬底是具备硅衬底、在该硅衬底上配置的埋入氧化膜和在该埋入氧化膜上配置的SOI层的SOI衬底，上述槽隔离氧化膜被配置在上述SOI衬底的表面内。
本发明的第3方面所述的半导体装置中，上述槽隔离氧化膜的上部端部边缘部在上述半导体衬底的表面内具有以鸟翅状突出的轮廓形状。
本发明的第4方面所述的半导体装置中，上述槽隔离氧化膜的横向剖面中的左右的形状不同，上述槽隔离氧化膜同时具有贯通上述SOI层到达上述埋入氧化膜的完全槽结构和在其下部具有SOI层的局部槽结构。
本发明的第5方面所述的半导体装置中，上述槽隔离氧化膜的上述完全槽结构一侧的上述上部端部边缘部的上述鸟翅状的突出部的基部的隆起的高度较低，上述槽隔离氧化膜的上述局部槽结构一侧的上述上部端部边缘部的上述鸟翅状的突出部的基部的隆起的高度较高。
本发明的第6方面所述的半导体装置中，上述槽隔离氧化膜的上述完全槽结构一侧的上述上部端部边缘部的上述鸟翅状的突出部的长度较长，上述槽隔离氧化膜的上述局部槽结构一侧的上述上部端部边缘部的上述鸟翅状的突出部的长度较短。
本发明的第7方面所述的半导体装置中，上述槽隔离氧化膜的上述局部槽结构一侧的上述上部端部边缘部的上述鸟翅状的突出部的基部的轮廓形状在远离上述SOI层的方向的第1倾斜部和朝向上述SOI层的第2倾斜部处不同，上述第1倾斜部具有大致为直线的轮廓形状，上述第2倾斜部在上述SOI层一侧具有带有圆形地突出的轮廓形状。
本发明的第8方面所述的半导体装置中，上述槽隔离氧化膜的上述局部槽结构一侧的上述上部端部边缘部的上述鸟翅状的突出部的基部的轮廓形状在远离上述SOI层的方向的第1倾斜部和朝向上述SOI层的第2倾斜部处不同，上述第1倾斜部在上述SOI层一侧具有带有圆形地凹陷的轮廓形状，上述第2倾斜部在上述SOI层一侧具有带有圆形地突出的轮廓形状。
本发明的第9方面所述的半导体装置中，上述槽隔离氧化膜的下部端部边缘部具有在上述SOI层与上述埋入氧化膜之间以鸟翅状突出的轮廓形状。
本发明的第10方面所述的半导体装置的制造方法具备：准备具备硅衬底、在该硅衬底上配置的埋入氧化膜和在该埋入氧化膜上配置的SOI层的SOI衬底的步骤(a)；在上述SOI层上形成氧化伸展层的步骤(b)；在上述氧化伸展层上形成具有规定的开口图形的掩模层的步骤(c)；使用上述掩模层、在不从表面起使上述SOI层贯通的情况下有选择地除去上述SOI层以形成槽的步骤(d)；至少从上述槽的底面的规定位置到横向剖面中的第1侧壁面的第1区域成为开口部，形成覆盖至少从上述规定位置到横向剖面中的第2侧壁面的第2区域的抗蚀剂掩模的步骤(e)；使用上述抗蚀剂掩模除去上述槽以便到达上述埋入氧化膜，形成与上述第2区域对应的部分成为在其下部具有SOI层的局部槽、与上述第1区域对应的部分成为贯通了上述SOI层的完全槽的合并槽的步骤(f)；对上述合并槽的内壁和上述氧化伸展层进行热氧化、在上述合并槽的内壁上形成第1氧化膜的步骤(g)；以及用第2氧化膜埋入上述合并槽、形成同时具有贯通上述SOI层以到达上述埋入氧化膜的完全槽结构和在其下部具有上述SOI层的局部槽结构的槽隔离氧化膜的步骤(h)。
本发明的第11方面所述的半导体装置的制造方法具备：准备具备硅衬底、在该硅衬底上配置的埋入氧化膜和在该埋入氧化膜上配置的SOI层的SOI衬底的步骤(a)；在上述SOI层上形成氧化伸展层的步骤(b)；在上述氧化伸展层上形成具有规定的开口图形的掩模层的步骤(c)；使用上述掩模层、在不从表面起使上述SOI层贯通的情况下有选择地除去上述SOI层以形成槽的步骤(d)；对上述槽的内壁和上述氧化伸展层进行热氧化、在上述槽的内壁上形成第1氧化膜的步骤(e)；至少从上述槽的底面的规定位置到横向剖面中的第1侧壁面的第1区域成为开口部，形成覆盖至少从上述规定位置到横向剖面中的第2侧壁面的第2区域的抗蚀剂掩模的步骤(f)；使用上述抗蚀剂掩模除去上述槽以便到达上述埋入氧化膜，形成与上述第2区域对应的部分成为在其下部具有SOI层的局部槽、与上述第1区域对应的部分成为贯通了上述SOI层的完全槽的合并槽的步骤(g)；以及用第2氧化膜埋入上述合并槽、形成同时具有贯通上述SOI层以到达上述埋入氧化膜的完全槽结构和在其下部具有上述SOI层的局部槽结构的槽隔离氧化膜的步骤(h)。
本发明的第12方面所述的半导体装置的制造方法中，上述氧化伸展层具有：在上述SOI层上配置的氧化膜；以及在上述氧化膜上配置的多晶硅层。
本发明的第13方面所述的半导体装置的制造方法中，上述步骤(h)具有：形成上述第2氧化膜、使其在埋入上述合并槽的同时覆盖上述掩模层上的整个区域的步骤(h-1)；以及以上述掩模层为中止层、利用化学机械研磨处理使上述第2氧化膜平坦化的步骤(h-2)。
本发明的第14方面所述的半导体装置的制造方法中，从上述第1区域起到与上述第1区域邻接的上述掩模层的第1端部边缘部上设置上述抗蚀剂掩模的上述开口部，与上述合并槽的形成相一致，除去上述掩模层的上述第1端部边缘部以便具有台阶差，部分地减薄上述掩模层的厚度。
本发明的第15方面所述的半导体装置的制造方法中，还具有在与上述第1区域邻接的上述掩模层的第1端部边缘部的第1规定区域上和与上述第2区域邻接的上述掩模层的第2端部边缘部的第2规定区域上的至少一方上配置的局部开口部，与上述合并槽的形成相一致，在上述掩模层的上述第1和第2规定区域的至少一方上形成凹部。
图1是说明本发明的半导体装置的整体结构的剖面图。
图2是说明本发明的半导体装置的整体结构的平面。
图3是说明本发明的半导体装置的制造工序的概略的剖面图。
图4是说明本发明的实施例1的半导体装置的制造工序的概略的剖面图。
图5是说明本发明的实施例1的半导体装置的制造工序的概略的剖面图。
图6是说明本发明的实施例1的半导体装置的制造工序的概略的剖面图。
图7是说明本发明的实施例1的半导体装置的制造工序的概略的剖面图。
图8是说明本发明的实施例1的半导体装置的制造工序的概略的剖面图。
图9是说明本发明的实施例1的半导体装置的制造工序的概略的剖面图。
图1O是说明本发明的实施例1的半导体装置的制造工序的概略的剖面图。
图11是说明本发明的实施例1的半导体装置的制造工序的概略的剖面图。
图12是说明本发明的实施例1的半导体装置的制造工序的概略的剖面图。
图13是说明本发明的实施例1的半导体装置的制造工序的详细情况的剖面图。
图14是说明本发明的实施例1的半导体装置的制造工序的详细情况的剖面图。
图15是说明本发明的实施例1的半导体装置的制造工序的详细情况的剖面图。
图16是说明本发明的实施例1的半导体装置的结构的详细情况的剖面图。
图17是说明本发明的实施例1的半导体装置的作用和效果的剖面图。
图18是说明本发明的实施例1的半导体装置的变形例的结构的剖面图。
图19是说明本发明的实施例1的半导体装置的变形例的制造工序的剖面图。
图20是说明本发明的实施例1的半导体装置的变形例的制造工序的剖面图。
图21是说明本发明的实施例1的半导体装置的变形例的制造工序的剖面图。
图22是说明本发明的实施例1的半导体装置的变形例的制造工序的剖面图。
图23是说明利用过度刻蚀得到的结构的剖面图。
图24是说明因过度刻蚀引起的问题的图。
图25是说明本发明的实施例2的半导体装置的结构的详细情况的剖面图。
图26是说明本发明的实施例2的半导体装置的制造工序的详细情况的剖面图。
图27是说明本发明的实施例2的半导体装置的制造工序的详细情况的剖面图。
图28是说明本发明的实施例2的半导体装置的制造工序的详细情况的剖面图。
图29是说明本发明的实施例2的半导体装置的制造工序的详细情况的剖面图。
图30是说明本发明的实施例2的半导体装置的制造工序的详细情况的剖面图。
图31是说明本发明的实施例2的半导体装置的制造工序的详细情况的剖面图。
图32是说明本发明的实施例2的半导体装置的变形例的制造工序的剖面图。
图33是说明本发明的实施例2的半导体装置的变形例的制造工序的剖面图。
图34是说明本发明的实施例2的半导体装置的变形例的制造工序的剖面图。
图35是说明本发明的实施例2的半导体装置的变形例的制造工序的剖面图。
图36是说明本发明的实施例2的半导体装置的变形例的制造工序的剖面图。
图37是说明本发明的实施例2的半导体装置的变形例的制造工序的剖面图。
图38是说明本发明的实施例2的半导体装置的变形例的制造工序的剖面图。
图39是说明本发明的实施例1和2的半导体装置的进一步的作用和效果的剖面图。
图40是说明本发明的实施例1和2的半导体装置的进一步的作用和效果的剖面图。
图41是说明现有的半导体装置的结构的剖面图。
图42是说明现有的半导体装置的结构的剖面图。
图43是说明现有的半导体装置的制造工序的剖面图。
图44是说明现有的半导体装置的制造工序的剖面图。
图45是说明现有的半导体装置的制造工序的剖面图。
图46是说明现有的半导体装置的制造工序的剖面图。
图47是说明现有的半导体装置的制造工序的剖面图。
图48是说明现有的半导体装置的制造工序的剖面图。
图49是说明现有的半导体装置的制造工序的剖面图。
图50是说明现有的半导体装置的结构的剖面图。
<A．实施例1>
<A-1．装置结构>
图1中示出本发明的实施例的SOI器件100的剖面结构。如图1中所示，在硅衬底1上配置了埋入氧化膜2和SOI层3的SOI衬底10上形成SOI器件100,SOI器件100具有形成NMOS晶体管的区域NR和形成PMOS晶体管的区域PR，在两者之间具有合并了完全隔离氧化膜和局部隔离氧化膜的合并隔离氧化膜BT1。
合并隔离氧化膜BT1的区域PR侧的部分贯通SOI层3到达埋入氧化膜2，而区域NR侧的部分成为在其下部具有p型的阱区WR1的剖面形状。
在区域NR的SOI层3上配置了2个NMOS晶体管M11和M12，两者之间由在其下部配置了阱区WR1的局部隔离氧化膜PT1进行了隔离。
而且，在朝向图1的局部隔离氧化膜PT1的左侧的SOI层3上配置的NMOS晶体管M11具有在局部隔离氧化膜PT1与合并隔离氧化膜BT1之间延伸的栅氧化膜GO11和栅电极GT11，该栅电极GT11被配置在栅氧化膜GO11上，同时，其端部衔接到局部隔离氧化膜PT1和合并隔离氧化膜BT1上。
此外，在朝向图1的局部隔离氧化膜PT1的右侧的SOI层3上配置的NMOS晶体管M12具有在局部隔离氧化膜PT1与合并隔离氧化膜BT1之间延伸的栅氧化膜GO12和栅电极GT12，该栅电极GT12被配置在栅氧化膜GO12上，同时，其端部衔接到局部隔离氧化膜PT1和合并隔离氧化膜BT1上。
此外，在区域PR的SOI层3上配置了局部隔离氧化膜PT2，在局部隔离氧化膜PT2与合并隔离氧化膜BT1之间的SOI层3上配置了PMOS晶体管M13。
PMOS晶体管M13具有在局部隔离氧化膜PT2与合并隔离氧化膜BT1之间延伸的栅氧化膜GO13和栅电极GT13，该栅电极GT13被配置在栅氧化膜GO13上，同时，其端部衔接到局部隔离氧化膜PT2和合并隔离氧化膜BT1上。
而且，在SOI衬底10的整个面上配置层间绝缘膜9，配置了多个贯通层间绝缘膜9并到达栅电极GT11、GT12、GT13的一端的栅接点GC，栅接点GC分别与在层间绝缘膜9上被构图的布线层WL连接。
其次，使用图2说明从层间绝缘膜9侧观察SOI器件100时的平面结构。
如图2中所示，NMOS晶体管M11、M12和PMOS晶体管M13在栅电极GT11、GT12和GT13的两侧的SOI层内分别具有源、漏层SD11、SD12和SD13，源、漏接点SDC与各自的源、漏层连接。再有，图1示出图2中的A-B线上的剖面。
此外，在NMOS晶体管M11、M12的附近配置了对区域NR的SOI层3的电位进行固定的体固定区BR，体接点BC与体固定区BR连接。
再有，虽然未图示，但将合并隔离氧化膜BT1配置成规定区域PR和区域NR，将局部隔离氧化膜PT1和PT2配置成规定源、漏层SD11、SD12和源、漏层SD13、即有源区。
<A-2．制造方法>
<A-2-1．全部工序的概略>
首先，使用按工序示出的图3～图12，说明SOI器件100的制造方法。
首先，如图3中所示，准备在硅衬底1上配置了埋入氧化膜2和SOI层3的SOI衬底10。该SOI衬底10可由SIMOX法形成或由晶片贴合法等形成、也可以是由其它任一种形成方法形成的SOI衬底。通常，SOI层3的膜厚为50～200nm，埋入氧化膜2的膜厚为100～400nm。
然后，利用CVD法，在约800℃的温度条件下，在SOI层3上形成厚度约为5～50nm(50～500埃)的氧化膜OX11(氧化伸展层)。再有，该氧化膜可在约800～1000℃的温度条件下对SOI层3进行热氧化来形成。
其次，利用CVD法，在氧化膜OX11上淀积厚度约为10～100nm(100～1000埃)的多晶硅层PS11(氧化伸展层)。
然后，利用CVD法，在约700℃的温度条件下，在多晶硅层PS11上形成厚度约为50～200nm(500～2000埃)的氮化膜SN11。再有，也可使用在氮和氧的混合气氛中形成的、含有约百分之几至百分之几十的氮的氮化氧化膜。
接着，利用构图，在氮化膜SN11上形成抗蚀剂掩模RM11。抗蚀剂掩模RM11具有与局部隔离氧化膜PT1、PT2和合并隔离氧化膜BT1(图1)的配置位置对应的部分成为开口部的图形。
其次，在图4中示出的工序中，与抗蚀剂掩模RM11的开口图形相一致地对氮化膜SN11进行构图，其后，以氮化膜SN11为刻蚀掩模，利用干法刻蚀有选择地除去多晶硅层PS11、氧化膜OX11和SOI层3，与局部隔离氧化膜PT1,PT2和合并隔离氧化膜BT1的形成位置相对应，形成槽TR1、TR2和TR3。
再有，在SOI层3的刻蚀中，必须不贯通SOI层3，但如果从槽的底部到埋入氧化膜2为止的SOI层3的厚度过分薄，则会发生结晶缺陷，故将刻蚀条件设定为使该厚度至少约为10nm。
其次，在图5中示出的工序中，利用构图，形成抗蚀剂掩模RM12。抗蚀剂掩模RM12具有只有槽TR2的规定部分成为开口部的那样的图形。更具体地说，具有只与以后形成的局部隔离氧化膜PT1(图1)中的贯通SOI层3到达埋入氧化膜2的部分对应的区域成为开口部的图形。然后，与抗蚀剂掩模RM1的开口图形相一致，对槽TR2进行刻蚀，使埋入氧化膜2露出。
在除去了抗蚀剂掩模RM12后，在图6中示出的工序中，以氮化膜SN11为掩模，对已露出的SOI层3的表面进行热氧化，形成氧化膜OX12。再有，利用槽TR2的再次刻蚀，槽TR2成为具有贯通了SOI层3的部分的槽TR21。
形成氧化膜OX12的目的在于除去因SOI层3的构图时的刻蚀引起的损伤和得到防止绝缘破坏从而提高了可靠性的栅氧化膜。
氧化膜OX12的形成温度约为800～1350℃，膜厚约为1～60nm(10～600埃)。再有，在氧化前和氧化后的至少一个阶段中，可在氮气氛、氢气氛或氩气氛中进行退火。作为该退火的条件，在600～900℃的比较低的温度下进行的情况下，处理时间约为30分钟～2小时，在900～1300℃的比较高的温度下进行的情况下，处理时间约为2秒至1分钟。
如果在氧化前进行上述退火，则可改善SOI层3的最表面的结晶性，如果在氧化后进行上述退火，则可缓和伴随热处理而产生的SOI层3的应力。
其次，在图7中示出的工序中，利用CVD法，在SOI衬底的整个区域上形成厚度约为300～600nm的氧化膜OX13，利用氧化膜OX13完全地填埋槽TR1、TR3和TR21。
例如利用HDP(高密度等离子体)-CVD法来形成氧化膜OX13。在HDP-CVD法中，使用密度比一般的等离子体CVD的密度高1至2个数量级的等离子体，一边同时进行溅射和淀积，一边淀积氧化膜，可得到膜质良好的氧化膜。
再有，氧化膜OX13具有反映了槽TR1、TR3和TR21等的台阶差形状的凹凸部，在氧化膜OX13上形成已构图的抗蚀剂掩模RM13，使其覆盖该凹凸部。
然后，与抗蚀剂掩模RM13的开口图形相一致地对氧化膜OX13进行刻蚀直到规定深度后，通过除去抗蚀剂掩模RM13来得到图8中示出的结构。进行这样的处理的原因是，虽然利用以后进行的CMP(化学机械抛光)处理对氧化膜OX13进行平坦化，但此时使平坦化后的氧化膜OX13的厚度的均匀性得到提高。
其次，在图9中示出的工序中，利用CMP处理，对氧化膜OX13进行研磨且进行平坦化直到氮化膜SN11的中途。其后，通过利用湿法刻蚀或干法刻蚀除去氮化膜SN11和多晶硅层PS11，对图1中示出的局部隔离氧化膜PT1、PT2和合并隔离氧化膜BT1进行成形。
其次，在图10中示出的工序中，用抗蚀剂掩模RM14覆盖区域NR，通过氧化膜OX11对区域PR的SOI层3注入n型杂质离子。此时的注入条件为，为了抑制穿通(punchthrough)，以能量80～200keV、剂量3×1011～5×1013/cm2注入磷(P)离子，为了设定阈值电压，在SOI层3的表面附近，以能量20～100keV、剂量3×1011～5×1011/cm2注入磷(P)离子。
其次，在图11中示出的工序中，用抗蚀剂掩模RM15覆盖区域PR，通过氧化膜OX11对区域NR的SOI层3注入p型杂质离子。此时的注入条件为，为了抑制穿通，以能量80～200keV、剂量3×1011～5×1013/cm2注入硼离子，为了设定阈值电压，在SOI层3的表面附近，以能量5～40keV、剂量3×1011～5×1011/cm2注入硼离子。
其次，在图12中示出的工序中，在利用湿法刻蚀除去了氧化膜OX11后，在SOI衬底的整个面上形成成为栅氧化膜GO11～GO13的氧化膜OX14。
再有，关于氧化膜11的除去，可在图10中示出的工序之前，在对局部隔离氧化膜PT1、PT2和合并隔离氧化膜BT1进行了成形之后来进行，但此时，为了保护在图10和图11中示出的离子注入时的SOI层3的表面而形成氧化膜，在形成氧化膜OX14前除去该氧化膜。
其后，在氧化膜OX14的整个面上形成成为栅电极GT11～GT13的多晶硅层PS12。
其后，利用已有的技术，对多晶硅层PS12和氧化膜OX14进行构图，对栅电极GT11～GT13、栅氧化膜GO11～GO13进行成形，经过源、漏层SD11～SD13的形成、层间绝缘膜9的形成、栅接点GC、源、漏接点SDC等，得到图1中示出的SOI器件100。
<A-2-2. 与发明有关的工序的详细情况>
其次，使用图13～图16，详细地说明本发明的工序。
图13是示出图5中的槽TR2的进一步刻蚀的工序的详细图。再有，如图13中所示，由于在槽TR2的形成时使用湿法刻蚀等的各向同性刻蚀，多晶硅层PS11的端面与氮化膜SN11或SOI层3相比缩退了。
图14示出了与抗蚀剂掩模RM14相一致地刻蚀SOI层3而形成了槽TR21的状态。再有，没有被抗蚀剂掩模RM12覆盖的右侧的多晶硅层PS11的端面进一步缩退了。
图15是示出图6中的槽TR21的内壁的氧化后的状态的详细图。如图15中所示，SOI层3的端面被热氧化，在氧化膜OX12中发生了变化，但该变化的程度、即氧化膜OX12的厚度未必是均匀的，此外，在槽TR21的左侧壁面和右侧壁面上是不同的。
即，在槽TR21的右侧壁面上，起因于多晶硅层PS11的端面与氮化膜SN11或SOI层3相比缩退了这一点，作为氧化剂的氧更深地侵入到多晶硅层PS11与氧化膜OX11之间、和氧化膜OX11与SOI层3之间，作为结果，多晶硅层PS11和SOI层3的氧化区域扩展，SOI层3的上部的端部边缘部附近(区域A的部分)的氧化膜OX12的垂直方向(与衬底垂直的方向)和水平方向(与衬底水平的方向)的厚度变厚。
此外，在SOI层3的下部的端部边缘部中，氧侵入到SOI层3与埋入氧化膜2之间，SOI层3的氧化区域扩展，SOI层3的下部的端部边缘部(区域B的部分)的氧化膜OX12的水平和垂直方向的厚度变厚。
在槽TR21的左侧壁面上，也起因于多晶硅层PS11的端面与氮化膜SN11或SOI层3相比缩退了这一点，SOI层3的上部的端部边缘部附近(区域C的部分)的氧化膜OX12的垂直方向和水平方向的厚度变厚。
再有，在SOI层3的下部的端部边缘部中，由于SOI层3的厚度比槽TR21的右侧薄，故因侵入到SOI层3与埋入氧化膜2的界面上的氧引起的氧化膜容易生长，下部的端部边缘部(区域D的部分)的氧化膜OX12的水平和垂直方向的厚度比槽TR21的右侧壁面厚。
用氧化膜OX13填埋被具有这样的形状的氧化膜OX12覆盖了内壁的槽TR21，在进行了平坦化后，除去多晶硅层PS11、氮化膜SN11和氧化膜OX11，在图16中示出形成了栅氧化膜GO12和GO13的阶段的合并隔离氧化膜BT1的剖面形状。
如图16中所示，合并隔离氧化膜BT1的端部边缘部的形状成为LOCOS(硅的局部氧化)隔离氧化膜中的鸟翅形状。这一点是由于SOI层3的上部的端部边缘部的氧化膜OX12的垂直方向和水平方向的厚度增加引起的效果。
其结果，栅氧化膜GO12和GO13的端部边缘部的部分的厚度在局部变厚。
<A-3. 作用和效果>
这样，在合并隔离氧化膜BT1中，其端部边缘部的形状成为鸟翅形状，作为结果，只是栅氧化膜GO12和GO13的端部边缘部的部分的厚度变厚。
一般来说，由于栅氧化膜的破坏大多发生在电场容易集中的端部边缘部附近，故如图16中示出的栅氧化膜GO12和GO13那样，可通过增加端部边缘部的厚度来防止栅氧化膜的绝缘破坏。
再有，由于只增加栅氧化膜的端部边缘部的厚度，故不会象增加栅氧化膜整体的厚度的情况那样使晶体管特性变坏，此外，为了增加栅氧化膜的厚度所需要的工序只是氧化膜OX12的形成工序，故可将因制造工序的增加引起的制造成本的增加抑制到最小限度。
此外，由于氧侵入到SOI层3与埋入氧化膜2的界面上，在SOI层3的下部的端部边缘部附近及在SOI层3与埋入氧化膜2的界面上形成氧化膜OX12，故可改善SOI层3与埋入氧化膜2的界面状态。
此外，在合并隔离氧化膜BT1中，其端部边缘部的鸟翅形状在栅氧化膜GO12侧和GO13侧有一些不同。这是由于下述情况的结果，即，在槽TR2的再次刻蚀时，在栅氧化膜GO12侧，壁面成为被抗蚀剂掩模RM12覆盖的状态以便成为局部隔离氧化膜的形状，而在栅氧化膜GO13侧，壁面处于再次被刻蚀的状态以便成为完全隔离氧化膜的形状，故左右的壁面的多晶硅层PS11的形状不同。
在现有的LOCOS隔离等中，由于通过氧化硅层来形成隔离氧化膜，故将隔离氧化膜的端部边缘部形成为左右相同的形状。但是，由于在象本发明那样的合并了完全隔离氧化膜和局部隔离氧化膜的合并隔离氧化膜BT1中，可利用上述的方法来改变左右的形状，故可根据规格不同的MOS晶体管使隔离氧化膜的左右端部边缘部的形状达到最佳化。
此外，在由图16中示出的合并隔离氧化膜BT1的端部边缘部的区域X和Y示出的上部倾斜部(第1倾斜部)中，其轮廓形状具有平缓的斜率，但在通过作成这样的形状而进行的栅成形中、在除去不需要的栅材料时，可防止栅材料残留在合并隔离氧化膜BT1的表面上。
此外，在用区域Z示出的下部倾斜部(第2倾斜部)中，轮廓形状为椭圆状，在SOI层3侧成为带有圆形地突出的形状，故可缓和因半导体装置的制造过程中进行的热处理或氧化处理而产生的、在SOI层与隔离氧化膜的界面附近产生的应力，可抑制因该应力而在SOI层中产生结晶缺陷的情况。
此外，尽管图15中示出的TR21的左侧侧面的SOI层3的台阶差部分SP的长度与其高度相比不那么长，但在台阶差部分SP的长度变长且结构强度下降了的情况下，由于氧化膜OX12的形成，可施加将其前端部抬高那样的应力，其结果，有时局部地产生结晶缺陷。
在图17中示意性地示出该状态。如图17中所示，SOI层3的台阶差部分SP的前端抬高，由于该应力而产生了结晶缺陷DF。但是，用区域D示出的部分不是对晶体管的特性直接产生影响的部分，即使该部分的应力增大而产生结晶缺陷DF，也不产生什么问题。相反，也有结晶缺陷DF成为污染杂质的吸收场所(gettering sites)的情况。
此外，如果台阶差部分SP的长度变长、区域C与区域D的距离加长，则可控制元件端部的电场上升的情况。即，有时栅电极的电场穿过隔离氧化膜和埋入氧化膜，在SOI层的侧面及侧面附近的内部引起电位上升，图17中示出的区域E那样的元件端部的电场上升。但是，如果台阶差部分SP的长度变长，则可抑制电场进入到SOI层的侧面附近的内部，可抑制区域E那样的元件端部的电场上升，可有利于晶体管特性的提高。
<A-4. 变形例>
已说明了合并隔离氧化膜BT1采取前面说明的那样合并了完全隔离氧化膜和局部隔离氧化膜的形状、在其端部边缘部处呈现鸟翅形状的结构，但通过使其端部边缘部的形状实现最佳化，可得到更好的效果。
图18中示出对端部边缘部的形状进行了最佳化的合并隔离氧化膜BT1A的局部剖面图。在图18中，示出了栅电极GT12侧的合并隔离氧化膜BT1A的结构，在用区域Z示出的倾斜部(第1倾斜部)中，合并隔离氧化膜BT1A的轮廓成为具有2个连续的凹陷的形状。
通过作成这样的形状，可提高防止在栅成形中不需要的栅残留残留在表面的情况，此外，可减薄合并隔离氧化膜BT1A的端部边缘部的厚度、减少从SOI层3的主表面突出的台阶差，由此，栅电极的形成工序等变得容易。
此外，如图18中示出的区域W那样，在下部倾斜部(第2倾斜部)中，由于在SOI层3侧成为带有圆形地突出的形状，故可缓和因半导体装置的制造过程中进行的热处理或氧化处理而产生的、在SOI层与隔离氧化膜的界面附近产生的应力，可抑制因该应力而在SOI层中产生结晶缺陷的情况。
以下，使用图19～图22说明合并隔离氧化膜BT1A的制造方法。
图19是示出形成了使用图14已说明的槽TR21的阶段中的槽TR21的一部分的图，对于与图14相同的结构，附以相同的符号。
其次，在图20中示出的工序中，在槽TR21的内壁上形成氧化膜OX121。相对于图15中示出的氧化膜OX12，在约800～1350℃下利用热氧化来形成，该形成条件为，在约700～900℃的温度条件下利用湿法氧化来形成，或通过在包含HCl(盐酸)和氧的气氛中进行氧化来形成。由此，氧化膜更深地侵入到多晶硅层PS11与氧化膜OX11之间和氧化膜OX11与SOI层3之间，鸟翅的形状变得更显著。
其次，用氧化膜OX13填埋槽TR21。用CMP处理对氧化膜OX13进行平坦化，得到图21中示出的结构。在此，利用CMP处理的氧化膜OX13的研磨量比使用图9已说明的工序少约10～500nm，将氧化膜OX13留得较厚，以使氧化膜OX13的平坦面的位置比氮化膜SN11的主表面低。由于以下进行的刻蚀的处理时间被设定得较长，故这是为了防止过度刻蚀。
其次，在图22中示出的工序中，利用湿法刻蚀除去氮化膜SN11和多晶硅层PS11，接着除去氧化膜OX11，但此时，通过将刻蚀条件设定成意味着百分之50～100的过刻蚀，使氧化膜OX13的鸟翅的轮廓形状变得平滑，同时，与氮化膜SN11和多晶硅层PS11的形状相对应，在氧化膜OX11的轮廓中形成凹陷，得到合并隔离氧化膜BT1A。
再有，在对氧化膜OX13进行过度刻蚀、完全隔离氧化膜的上表面比SOI层3的主表面低的情况下，存在以下的问题。
图23是示出上表面存在于比SOI层3的主表面低的位置上那样构成的合并隔离氧化膜BT1B的图。
由于合并隔离氧化膜BT1B的上表面比SOI层3的主表面低，故栅电极GT12的端部边缘部在SOI层3侧下降，引起栅电极GT12绕在SOI层3的角部的现象。
其结果，方式电场集中于区域Q的部分、栅氧化膜的绝缘受到破坏的问题。此外，在区域Q的部分中发生了电场集中的情况下，MOS晶体管的子阈值特性就有凸起(hump)。
图24中示出理想的子阈值特性C1和有凸起的子阈值特性C2。在图24中，在横轴上示出栅电压VG，在纵轴上示出漏电流ID，在理想的子阈值特性C1中，随栅电压的增加，漏电流以指数方式增加，而在有凸起的子阈值特性C2中，存在即使栅电压增加漏电流也不增加的区域。由于这样的凸起的存在使寄生晶体管的阈值电压下降，寄生晶体管存在容易导通的问题，故防止氧化膜OX13的过度刻蚀是重要的。
<B．实施例2>
<B-1．装置结构>
在以上已说明的实施例1中，使用图16示出的合并隔离氧化膜BT1的端部边缘部的形状为鸟翅形状，作为结果，起到了增加氧化膜GO12和GO13的端部边缘部的厚度的作用。而且，该两端部边缘部的形状的左右鸟翅的形状有一些不同，但也可将两端部边缘部的形状作成显著地不同的形状。
在图25中示出两端部边缘部的形状显著地不同的合并隔离氧化膜BT2的剖面结构。再有，在图25中，对于与图16相同的结构，附以相同的符号。
如图25中所示，在合并隔离氧化膜BT2中，在用区域X示出的左侧(栅电极GT12侧)端部边缘部与用区域Y示出的右侧(栅电极GT13侧)端部边缘部处，厚度不同。即，与左侧端部边缘部的栅氧化膜GO12的端部边缘部相当的部分的隆起相比，与右侧端部边缘部的栅氧化膜GO13的端部边缘部相当的部分的隆起较低，作为结果，在栅氧化膜GO12和栅氧化膜GO13中，端部边缘部的厚度不同。
<B-2．作用和效果>
这样，通过使完全隔离氧化膜的一方的端部边缘部比另一方的端部边缘部厚，可形成端部边缘部的厚度不同的种类的栅氧化膜，成为适合于在打算提高栅氧化膜的可靠性的MOS晶体管与利用寄生晶体管的特性而不是栅氧化膜的可靠性来设定晶体管特性的MOS晶体管之间形成的结构。
即，在利用寄生晶体管的阈值电压来控制晶体管特性的情况下，由于不希望栅氧化膜的端部边缘部变厚以抑制电场集中来提高寄生晶体管的阈值电压，由于栅氧化膜的端部边缘部的厚度不变厚，故此时合并隔离氧化膜BT2那样的结构是有效的。
<B-3. 制造方法>
以下，使用图26～图31说明合并隔离氧化膜BT2的制造方法。再有，在以下的说明中，同时示出变更了在实施例1中已说明的槽内壁的热氧化工序的顺序的例子。
首先，与抗蚀剂掩模RM11的开口图形相一致地对氮化膜SN11进行刻蚀，其后，以氮化膜SN11为刻蚀掩模，对多晶硅层PS11、氧化膜OX11和SOI层3进行刻蚀，与局部隔离氧化膜PT1、PT2和合并隔离氧化膜BT1的形成位置相对应，形成槽TR1、TR2和TR3。再有，到图26为止的工序与使用图3已说明的实施例1的合并隔离氧化膜BT1的工序相同。此外，图26是详细地示出了使用图4已说明的槽TR1～TR3的工序中的槽TR2的部分的图，对于与图4相同的结构，附以相同的符号。
其次，在图27中示出的工序中，以氮化膜SN11为掩模，对在槽TR2内已露出的SOI层3的表面进行热氧化，形成氧化膜OX21.SOI层3的端面被热氧化，变化为氧化膜OX21，但该变化的程度、即氧化膜OX21的厚度是不均匀的，其原因与使用图15已说明的氧化膜OX12相同，在槽TR2的左右侧壁面中，起因于多晶硅层PS11的端面与氮化膜SN11或SOI层3相比缩退了这一点，SOI层3的上部的端部边缘部附近的氧化膜OX21的垂直方向和水平方向的厚度变厚了。但是，该厚度在左右侧壁面上大致相同。这是因为，在该时刻多晶硅层PS11在左右都只是处于1次刻蚀，多晶硅层PS11的端面的缩退量是同等的。再有，不仅对于多晶硅层PS11的情况、即使在氮化膜SN11的端面缩退了的情况下，也是相同的。
其次，利用构图，形成抗蚀剂掩模RM21。抗蚀剂掩模RM21具有槽TR2的规定部分和槽TR2的右侧的氮化膜SN11上的一部分成为开口部那样的图形。更具体地说，具有与从以后被形成的合并隔离氧化膜BT2(图25)中的贯通SOI层3到达埋入氧化膜2的部分对应的区域到与区域Y对应的氮化膜SN11上的部分成为开口部的图形。而且，通过与抗蚀剂掩模RM21的开口图形相一致地对槽TR2进行刻蚀，使埋入氧化膜2露出，如图28中所示，槽TR2成为具有贯通了SOI层3的部分的槽TR21。
在图28中，槽TR2的左侧壁面的氧化膜OX21被抗蚀剂掩模RM1保护，故其形状的变化少，但右侧壁面的氧化膜OX21由于刻蚀其形状发生了变化。此外，槽TR21的右侧的氮化膜SN11被刻蚀，成为台阶差部SP1。
其次，在图29中示出的工序中，对槽TR21的内壁进一步热氧化，在增加氧化膜OX21的厚度的同时，对已露出的SOI层3的表面进行氧化，形成氧化膜OX22。
氧化膜OX22与氧化膜OX21相比，SOI层3的上部的端部边缘部附近的氧化膜OX22的垂直方向和水平方向的厚度进一步变厚，同时，与使用图15已说明的氧化膜OX12相同，在SOI层3的下部的端部边缘部处，垂直方向和水平方向的厚度也变厚。
用氧化膜OX13填埋被具有这样的形状的氧化膜OX22覆盖了内表面的槽TR21，在图30中示出利用CMP进行了平坦化的状态。
在图30中，由于与左侧的氮化膜SN11的端部相比，具有台阶差部SP1的右侧的氮化膜SN11的端部的厚度变薄，故在平坦化后的氧化膜OX13的厚度方面，在左右产生差别。
即，在利用CMP的平坦化处理中，由于将氮化膜SN11作为中止层来使用，故具有台阶差部SP1并变薄的右侧端部的附近的氧化膜OX13与左侧端部的附近的氧化膜OX13相比，被研磨得较多，作为结果，在平坦化后的氧化膜OX13的厚度方面产生差别。
接着，通过除去多晶硅层PS11、氮化膜SN11和氧化膜OX11，得到图31中示出的合并隔离氧化膜BT2的剖面形状。
这是由于在平坦化后的氧化膜OX13的厚度方面在左右产生了差别，故即使利用多晶硅层PS11、氮化膜SN11和氧化膜OX11的刻蚀也消除不了该差别的结果。
这样，通过使作为CMP的中止层使用的氮化膜的厚度在开口部的左右不同，使平坦化后的氧化膜的厚度在左右产生差别，可使完全隔离氧化膜的一方的端部边缘部比另一方厚。
<B-4. 变形例>
在以上的说明中，说明了预先减薄作为CMP的中止层使用的氮化膜的一方的端部的厚度的例子，但以下，使用图32～图38说明的方法，也能减薄氮化膜的端部的厚度。
图32是示出与使用图27已说明的工序相同的工序的图，对相同的结构，附以相同的符号。
在图32中，只有下述这一点与图27不同，即，在槽TR2的左侧的氮化膜SN11的端部边缘部附近，也使用具有开口部OP11的抗蚀剂掩模RM31，来代替抗蚀剂掩模RM21。开口部OP11沿槽TR2的延伸方向而配置。
然后，与抗蚀剂掩模RM31的开口图形相一致地对槽TR2进行刻蚀，在图33中示出使埋入氧化膜2露出来形成槽TR21的状态。
图33是与图28中示出的结构对应的图，只有下述这一点与图27不同，即，与抗蚀剂掩模RM31的开口部OP11对应地在氮化膜SN11上形成了凹部CP11。
其次，在图34中示出的工序中，对槽TR21进一步进行热氧化，在增加氧化膜OX21的厚度的同时，对已露出的SOI层3的表面进行氧化，形成氧化膜OX22。
其次，在图35中示出的工序中，用氧化膜OX13填埋被氧化膜OX22覆盖了内表面的槽TR21。
如前面所说明的那样，利用HDP(高密度等离子体)-CVD法来形成氧化膜OX13。在此，作为利用HDP-CVD法的成膜的特征，可举出，在平坦的宽的平面上进行成膜的情况和在具有凹凸的窄的平面上进行成膜的情况下，在被形成的膜的厚度方面产生大的差别。
即，如图35中所示，由凹部CP11规定的氮化膜SN11的端部边缘部的凸部DP的面积窄、在其上部被形成的区域P的氧化膜OX13的厚度比在凹部CP11的外侧(与槽TR21相反的一侧)的氮化膜SN11上形成的氧化膜OX13的厚度薄。
在图35中，如使用图7所说明的那样，在氧化膜OX13上形成了被构图的抗蚀剂掩模RM13，以便覆盖反映了槽TR21的台阶差形状的凹凸部，将抗蚀剂掩模RM13配置成覆盖区域P的氧化膜OX13。
与抗蚀剂掩模RM13的开口图形相一致地将氧化膜OX13刻蚀到规定的深度，在图36中示出除去了抗蚀剂掩模RM13的状态。在图36中，用氮化膜SN11的台阶差部SP1上的区域S示出的氧化膜OX13的厚度与用区域P示出的氧化膜OX13的厚度为同等程度，在该状态下，如果利用CMP处理对氧化膜OX13进行平坦化，则以相同的方式对两区域进行研磨。
然后，如图37中所示，在区域P中，氮化膜SN11的凸部DP也一起被研磨，凹部CP11消失，形成了台阶差部SP2。
其结果，在平坦化后的氧化膜OX13中，在氮化膜SN11的左右端部附近，厚度变得均匀。
接着，通过除去多晶硅层PS11、氮化膜SN11和氧化膜OX11，得到图38中示出的合并隔离氧化膜BT3的剖面形状。
在合并隔离氧化膜BT3中，在左右端部边缘部处，具有同等高度的隆起，厚度变得相同。
这是因为，由于平坦化后的氧化膜OX13的厚度在左右是均匀的，故在多晶硅层PS11、氮化膜SN11和氧化膜OX11的刻蚀后，在左右也变得均匀。
这样，通过在作为CMP的中止层使用的氮化膜的端部处形成面积窄的凹凸，起到了与预先减薄氮化膜的一方的端部的厚度相同的效果。
再有，在以上已说明的本发明的实施例1和2中，示出了以在SOI层3上层叠了氧化膜OX11、多晶硅层PS11、氮化膜SN11的结构为刻蚀掩模进行槽刻蚀的例子，但也可不使用多晶硅层PS11而在氧化膜OX11上直接形成氮化膜SN11。此时，利用氧化膜OX11的热氧化来形成鸟翅。
此外，在实施例1和2中，说明了在合并了完全隔离氧化膜和局部隔离氧化膜的合并隔离氧化膜BT1～BT3中任意地控制其两端边缘部的例子，但不用说，也可以同样的方式来控制完全隔离氧化膜和局部隔离氧化膜。
此外，在实施例1和2中，说明了将本发明应用于作为在SOI衬底上形成的MOS晶体管的隔离氧化膜的槽隔离氧化膜的例子，但本发明的应用不限于此，不用说，也可应用于使用槽隔离氧化膜作为在体硅衬底上形成的MOS晶体管的隔离氧化膜的情况。
<C. 在实施例1、2中共同的进一步的作用和效果>
在以上已说明的本发明的实施例1和2中，说明了使其端部边缘部的形状成为鸟翅形状、作为结果，具有只增加栅氧化膜的端部边缘部的厚度这样的作用和效果，但除此以外，还起到以下的作用和效果。
图39是示出图2中的A-O-C线的剖面的结构的图。在图39中，配置NMOS晶体管M11和M12的区域NR的体区BR成为由合并隔离氧化膜BT1和局部隔离氧化膜PT1规定范围的浓度高的p型杂质区。而且，成为通过局部隔离氧化膜PT1的下部的SOI层3(p型阱区)与NMOS晶体管M11(和M12)的沟道区(p型)导电性地连接的结构。
在图39中，示出了用抗蚀剂掩模RM31覆盖NMOS晶体管M11(和M12)、对体区BR和未图示的PMOS晶体管的源、漏层注入p型杂质的工序。
图40示出了用抗蚀剂掩模RM32覆盖体区BR和未图示的PMOS晶体管、对NMOS晶体管M11(和M12)的源、漏层注入n型杂质的工序。
图39和图40的工序的顺序不作限定，但必须用p型杂质区来连接体区BR与NMOS晶体管M11(和M12)的沟道区。
为此，必须防止在n型杂质的的注入时用抗蚀剂掩模覆盖局部隔离氧化膜PT1、贯通局部隔离氧化膜PT1注入n型杂质。但是，也有利用抗蚀剂掩模的偏移等不完全地覆盖局部隔离氧化膜PT1的情况，此时，如果局部隔离氧化膜PT1薄，则有n型杂质贯通了的情况。
但是，在本发明中，在局部隔离氧化膜、完全隔离氧化膜和合并隔离氧化膜中，控制其端部边缘部的形状，在成为元件边缘的端部边缘部中，控制其形状，但由于在端部边缘部以外保持其厚度，故可防止隔离氧化膜变薄而不希望的杂质发生贯通这样的现象。
按照本发明的第1方面所述的半导体装置，由于在槽隔离氧化膜的横向剖面中的左侧和右侧的端部边缘处，槽隔离氧化膜的端部边缘部的轮廓形状不同，可使在槽隔离氧化膜的左右形成的MOS晶体管的栅氧化膜的端部边缘部的厚度互不相同，可根据规格不同的MOS晶体管使栅氧化膜的端部边缘部的形状达到最佳化。
按照本发明的第2方面所述的半导体装置，由于半导体衬底是SOI衬底，槽隔离氧化膜被配置在SOI衬底的表面内，故可得到防止了SOIMOS晶体管的栅氧化膜的绝缘破坏的、可靠性高的半导体装置。此外，由于只加厚栅氧化膜的端部边缘部的厚度，故不会象增加栅氧化膜整体的厚度的情况那样使晶体管特性变坏。
按照本发明的第3方面所述的半导体装置，由于槽隔离氧化膜的上部端部边缘部在半导体衬底的表面内具有以鸟翅状突出的轮廓形状，故在半导体元件是MOS晶体管的情况下，通过这样来形成栅氧化膜，即，使栅氧化膜衔接到槽隔离氧化膜的鸟翅上，作为结果，增加了栅氧化膜的端部边缘部的厚度，可得到防止了电场容易集中的栅电极端部边缘部附近的的栅氧化膜的绝缘破坏的、可靠性高的半导体装置。此外，由于只加厚栅氧化膜的端部边缘部的厚度，故不会象增加栅氧化膜整体的厚度的情况那样使晶体管特性变坏。
按照本发明的第4方面所述的半导体装置，由于槽隔离氧化膜同时具有完全槽结构和局部槽结构，故在其形成过程中，可容易地在完全槽结构侧和局部槽结构侧使上部端部边缘部的轮廓形状不同。
按照本发明的第5方面所述的半导体装置，由于完全槽结构一侧的上部端部边缘部的鸟翅状的突出部的基部的隆起的高度较低，局部槽结构一侧的上部端部边缘部的鸟翅状的突出部的基部的隆起的高度较高，故在与完全槽结构一侧衔接的MOS晶体管中，可减薄栅氧化膜的端部边缘部的厚度，可得到适合于用寄生晶体管的特性来设定晶体管特性的MOS晶体管的栅氧化膜，在与局部槽结构一侧衔接的MOS晶体管中，可加厚栅氧化膜的端部边缘部的厚度，可得到适合于打算提高栅氧化膜的可靠性的MOS晶体管的栅氧化膜。
按照本发明的第6方面所述的半导体装置，由于完全槽结构一侧的上部端部边缘部的鸟翅状的突出部的长度较长，局部槽结构一侧的上部端部边缘部的鸟翅状的突出部的长度较短，故可根据规格不同的MOS晶体管使栅氧化膜的端部边缘部的形状达到最佳化。
按照本发明的第7方面所述的半导体装置，由于局部槽结构一侧的上部端部边缘部的第1倾斜部具有大致为直线的轮廓形状，故在栅电极的成形中，在除去不需要的材料时，可防止栅材料残留在隔离氧化膜的表面上。此外，由于第2倾斜部在SOI层一侧具有带有圆形地突出的轮廓形状，故可缓和因半导体装置的制造过程中进行的热处理或氧化处理而产生的、在SOI层与隔离氧化膜的界面附近产生的应力，可抑制因该应力而在SOI层中产生结晶缺陷的情况。
按照本发明的第8方面所述的半导体装置，由于局部槽结构一侧的上部端部边缘部的第1倾斜部在SOI层一侧具有带有圆形地凹陷的轮廓形状，故在栅电极的成形中，在除去不需要的材料时，可提高防止栅材料残留在隔离氧化膜的表面上的效果，此外，可减薄槽隔离氧化膜的端部边缘部的厚度，可降低从SOI层的主表面突出的台阶差，由此，栅电极的形成工序等变得容易。此外，由于第2倾斜部在SOI层一侧具有带有圆形地突出的轮廓形状，故可缓和因半导体装置的制造过程中进行的热处理或氧化处理而产生的、在SOI层与隔离氧化膜的界面附近产生的应力，可抑制因该应力而在SOI层中产生结晶缺陷的情况。
按照本发明的第9方面所述的半导体装置，由于槽隔离氧化膜的下部端部边缘部具有在SOI层与埋入氧化膜之间以鸟翅状突出的轮廓形状，故可改善SOI层与埋入氧化膜的界面状态。
按照本发明的第10方面所述的半导体装置的制造方法，可得到同时具有贯通SOI层达到埋入氧化膜的完全槽结构和在其下部具有SOI层的局部槽结构的槽隔离氧化膜。此外，该槽隔离氧化膜的上部端部边缘部在SOI层的表面内具有以鸟翅状突出的轮廓形状，同时，其轮廓形状在横向剖面中的左侧和右侧的端部边缘处不同。
按照本发明的第11方面所述的半导体装置的制造方法，可得到同时具有贯通SOI层达到埋入氧化膜的完全槽结构和在其下部具有SOI层的局部槽结构的槽隔离氧化膜。此外，该槽隔离氧化膜的上部端部边缘部在SOI层的表面内具有以鸟翅状突出的轮廓形状，同时，其轮廓形状在横向剖面中的左侧和右侧的端部边缘处类似。
按照本发明的第12方面所述的半导体装置的制造方法，由于氧化伸展层具有在SOI层上配置的氧化膜以及在氧化膜上配置的多晶硅层，故在第1氧化膜的形成时，多晶硅层被氧化，槽隔离氧化膜的上部端部边缘部的鸟翅成为更明显的形状。
按照本发明的第13方面所述的半导体装置的制造方法，由于以掩模层为中止层、利用化学机械研磨处理使第2氧化膜平坦化，故调整平坦化的程度，可调整槽隔离氧化膜的端部边缘部的形状。
按照本发明的第14方面所述的半导体装置的制造方法，由于除去掩模层的第1端部边缘部以便具有台阶差而变薄，由于利用化学机械研磨处理减薄完全槽的部分的第2氧化膜，增加局部槽的部分的第2氧化膜，故最终可得到完全槽结构一侧的上部端部边缘部的鸟翅状的突出部的基部的隆起的高度较低、局部槽结构一侧的上部端部边缘部的鸟翅状的突出部的基部的隆起的高度较高的槽隔离氧化膜。
按照本发明的第15方面所述的半导体装置的制造方法，与合并槽的形成相一致，在掩模层的第1和第2规定区域的至少一方上形成凹部，利用凹部来规定凸部，但在利用高密度等离子体CVD法来形成第2氧化膜的情况下，该凸部上的第2氧化膜的厚度变薄，在利用化学机械研磨处理进行平坦化时同时研磨凸部，结果，使掩模层的端部边缘部成为具有台阶差而变薄的形状。

Claims (15)

1．一种半导体装置，具备：半导体衬底；在上述半导体衬底上形成的多个半导体元件；以及在上述半导体衬底的表面内形成的槽内埋入了氧化膜的槽隔离氧化膜，利用上述槽隔离氧化膜导电性地隔离上述多个半导体元件，其特征在于：
在上述槽隔离氧化膜的横向剖面中的左侧和右侧的端部边缘处，上述槽隔离氧化膜的上述端部边缘部的轮廓形状不同。
2．如权利要求1中所述的半导体装置，其特征在于：
上述半导体衬底是具备硅衬底、在该硅衬底上配置的埋入氧化膜和在该埋入氧化膜上配置的SOI层的SOI衬底，
上述槽隔离氧化膜被配置在上述SOI衬底的表面内。
3．如权利要求1中所述的半导体装置，其特征在于：
上述槽隔离氧化膜的上部端部边缘部在上述半导体衬底的表面内具有以鸟翅状突出的轮廓形状。
4．如权利要求2中所述的半导体装置，其特征在于：
上述槽隔离氧化膜的横向剖面中的左右的形状不同，
上述槽隔离氧化膜同时具有贯通上述SOI层到达上述埋入氧化膜的完全槽结构和在其下部具有SOI层的局部槽结构。
5．如权利要求3中所述的半导体装置，其特征在于：
上述槽隔离氧化膜的上述完全槽结构一侧的上述上部端部边缘部的上述鸟翅状的突出部的基部的隆起的高度较低，
上述槽隔离氧化膜的上述局部槽结构一侧的上述上部端部边缘部的上述鸟翅状的突出部的基部的隆起的高度较高。
6．如权利要求3中所述的半导体装置，其特征在于：
上述槽隔离氧化膜的上述完全槽结构一侧的上述上部端部边缘部的上述鸟翅状的突出部的长度较长，
上述槽隔离氧化膜的上述局部槽结构一侧的上述上部端部边缘部的上述鸟翅状的突出部的长度较短。
7．如权利要求6中所述的半导体装置，其特征在于：
上述槽隔离氧化膜的上述局部槽结构一侧的上述上部端部边缘部的上述鸟翅状的突出部的基部的轮廓形状在远离上述SOI层的方向的第1倾斜部和朝向上述SOI层的第2倾斜部处不同，
上述第1倾斜部具有大致为直线的轮廓形状，
上述第2倾斜部在上述SOI层一侧具有带有圆形地突出的轮廓形状。
8．如权利要求6中所述的半导体装置，其特征在于：
上述槽隔离氧化膜的上述局部槽结构一侧的上述上部端部边缘部的上述鸟翅状的突出部的基部的轮廓形状在远离上述SOI层的方向的第1倾斜部和朝向上述SOI层的第2倾斜部处不同，
上述第1倾斜部在上述SOI层一侧具有带有圆形地凹陷的轮廓形状，
上述第2倾斜部在上述SOI层一侧具有带有圆形地突出的轮廓形状。
9．如权利要求2中所述的半导体装置，其特征在于：
上述槽隔离氧化膜的下部端部边缘部具有在上述SOI层与上述埋入氧化膜之间以鸟翅状突出的轮廓形状。
10．一种半导体装置的制造方法，其特征在于，具备：
(a)准备具备硅衬底、在该硅衬底上配置的埋入氧化膜和在该埋入氧化膜上配置的SOI层的SOI衬底的步骤；
(b)在上述SOI层上形成氧化伸展层的步骤；
(c)在上述氧化伸展层上形成具有规定的开口图形的掩模层的步骤；
(d)使用上述掩模层、在不从表面起使上述SOI层贯通的情况下有选择地除去上述SOI层以形成槽的步骤；
(e)至少从上述槽的底面的规定位置到横向剖面中的第1侧壁面的第1区域成为开口部，形成覆盖至少从上述规定位置到横向剖面中的第2侧壁面的第2区域的抗蚀剂掩模的步骤；
(f)使用上述抗蚀剂掩模除去上述槽以便到达上述埋入氧化膜，形成与上述第2区域对应的部分成为在其下部具有SOI层的局部槽、与上述第1区域对应的部分成为贯通了上述SOI层的完全槽的合并槽的步骤；
(g)对上述合并槽的内壁和上述氧化伸展层进行热氧化、在上述合并槽的内壁上形成第1氧化膜的步骤；以及
(h)用第2氧化膜埋入上述合并槽、形成同时具有贯通上述SOI层以到达上述埋入氧化膜的完全槽结构和在其下部具有上述SOI层的局部槽结构的槽隔离氧化膜的步骤。
11．一种半导体装置的制造方法，其特征在于，具备：
(a)准备具备硅衬底、在该硅衬底上配置的埋入氧化膜和在该埋入氧化膜上配置的SOI层的SOI衬底的步骤；
(b)在上述SOI层上形成氧化伸展层的步骤；
(c)在上述氧化伸展层上形成具有规定的开口图形的掩模层的步骤；
(d)使用上述掩模层、在不从表面起使上述SOI层贯通的情况下有选择地除去上述SOI层以形成槽的步骤；
(e)对上述槽的内壁和上述氧化伸展层进行热氧化、在上述槽的内壁上形成第1氧化膜的步骤；
(f)至少从上述槽的底面的规定位置到横向剖面中的第1侧壁面的第1区域成为开口部，形成覆盖至少从上述规定位置到横向剖面中的第2侧壁面的第2区域的抗蚀剂掩模的步骤；
(g)使用上述抗蚀剂掩模除去上述槽以便到达上述埋入氧化膜，形成与上述第2区域对应的部分成为在其下部具有SOI层的局部槽、与上述第1区域对应的部分成为贯通了上述SOI层的完全槽的合并槽的步骤；以及
(h)用第2氧化膜埋入上述合并槽、形成同时具有贯通上述SOI层以到达上述埋入氧化膜的完全槽结构和在其下部具有上述SOI层的局部槽结构的槽隔离氧化膜的步骤。
12．如权利要求10或11中所述的半导体装置的制造方法，其特征在于：
上述氧化伸展层具有：
在上述SOI层上配置的氧化膜；以及
在上述氧化膜上配置的多晶硅层。
13．如权利要求10或11中所述的半导体装置的制造方法，其特征在于：
上述步骤(h)具有：
(h-1)形成上述第2氧化膜、使其在埋入上述合并槽的同时覆盖上述掩模层上的整个区域的步骤；以及
(h-2)以上述掩模层为中止层、利用化学机械研磨处理使上述第2氧化膜平坦化的步骤。
14．如权利要求13中所述的半导体装置的制造方法，其特征在于：
从上述第1区域起到与上述第1区域邻接的上述掩模层的第1端部边缘部上设置上述抗蚀剂掩模的上述开口部，
与上述合并槽的形成相一致，除去上述掩模层的上述第1端部边缘部以便具有台阶差，部分地减薄上述掩模层的厚度。
15．如权利要求13中所述的半导体装置的制造方法，其特征在于：
还具有在与上述第1区域邻接的上述掩模层的第1端部边缘部的第1规定区域和与上述第2区域邻接的上述掩模层的第2端部边缘部的第2规定区域上的至少一方上被配置的局部开口部，
与上述合并槽的形成相一致，在上述掩模层的上述第1和第2规定区域的至少一方上形成凹部。
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