JPH01122158A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01122158A JPH01122158A JP27991487A JP27991487A JPH01122158A JP H01122158 A JPH01122158 A JP H01122158A JP 27991487 A JP27991487 A JP 27991487A JP 27991487 A JP27991487 A JP 27991487A JP H01122158 A JPH01122158 A JP H01122158A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体装置に関するものであり、特に、種類
の異なる半導体素子を形成するために絶縁膜で分離され
た半導体活性領域が複数個絶縁基板上に設けられている
半導体装置に関するものであるみ ［従来の技術］ 第３図はＳ ＯＩ （Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ５
ｕｌａｔｏｒ）デバイスとしての従来の半導体装置の一
例を示す断面図である。
の異なる半導体素子を形成するために絶縁膜で分離され
た半導体活性領域が複数個絶縁基板上に設けられている
半導体装置に関するものであるみ ［従来の技術］ 第３図はＳ ＯＩ （Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ５
ｕｌａｔｏｒ）デバイスとしての従来の半導体装置の一
例を示す断面図である。
以下、この第３図を参照して従来の半導体装置について
説明する。
説明する。
図において、１はシリコン基板であり、このシリコン基
板１の上に、熱酸化膜などの絶縁層２を設け、絶縁基板
とする。絶縁層２の上に、半導体活性層３と素子分離膜
５が設けられる。この素子分離膜５によって、半導体活
性層３は隣り合う他の半導体活性層３と電気的に絶縁さ
れる。このようにして設けられた半導体活性層３上に、
電界効果型トランジスタ（以下ＭＯ３ＦＥＴと略す）２
０またはフォトダイオード３０等の素子が形成される。
板１の上に、熱酸化膜などの絶縁層２を設け、絶縁基板
とする。絶縁層２の上に、半導体活性層３と素子分離膜
５が設けられる。この素子分離膜５によって、半導体活
性層３は隣り合う他の半導体活性層３と電気的に絶縁さ
れる。このようにして設けられた半導体活性層３上に、
電界効果型トランジスタ（以下ＭＯ３ＦＥＴと略す）２
０またはフォトダイオード３０等の素子が形成される。
ＭＯＳＦＥＴ２０が形成される領域には、薄い絶縁層を
挾んでゲート電極６が設けられる。
挾んでゲート電極６が設けられる。
半導体活性層３には、第１導電型の不純物を高濃度に導
入したソース領域８およびドレイン領域９と、第２導電
型の不純物を低濃度に導入したチャネル領域４とを設け
、ｐ−ｎ接合７を形成する。
入したソース領域８およびドレイン領域９と、第２導電
型の不純物を低濃度に導入したチャネル領域４とを設け
、ｐ−ｎ接合７を形成する。
この上に層間絶縁層１０を設け、この層間絶縁層１０の
所定の領域にはコンタクトホールが設けられる。そして
、ソース領域８、ドレイン領域９を低抵抗で延長する配
線層１１を、コンタクトホールを介して設ける。
所定の領域にはコンタクトホールが設けられる。そして
、ソース領域８、ドレイン領域９を低抵抗で延長する配
線層１１を、コンタクトホールを介して設ける。
ＭＯＳＦＥＴ２０の動作は、ソース領域８とドレイン領
域９との間に電圧を印加したとき、両領域間を流れる電
流をゲート電極６に印加する電圧により制御するという
ものである。
域９との間に電圧を印加したとき、両領域間を流れる電
流をゲート電極６に印加する電圧により制御するという
ものである。
フォトダイオード３０が形成される領域には、ＭＯＳＦ
ＥＴの場合と同様に、導電型の違った不純物を導入し、
ｐ−ｎ接合７を形成する。このｐ−ｎ接合７に逆バイア
スを印加し、光を照射すると、その光の量に応じて、配
線層１１間に電流が得られ、光センサとなる。このフォ
トダイオード３０とＭＯＳＦＥＴ２０は同一のプロセス
で同時に形成することができる。そして、半導体活性層
３表面からｐ−ｎ接合７までの深さ（接合深さ）につい
、では、両者は同一となる。
ＥＴの場合と同様に、導電型の違った不純物を導入し、
ｐ−ｎ接合７を形成する。このｐ−ｎ接合７に逆バイア
スを印加し、光を照射すると、その光の量に応じて、配
線層１１間に電流が得られ、光センサとなる。このフォ
トダイオード３０とＭＯＳＦＥＴ２０は同一のプロセス
で同時に形成することができる。そして、半導体活性層
３表面からｐ−ｎ接合７までの深さ（接合深さ）につい
、では、両者は同一となる。
［発明が解決しようとする問題点］
従来の半導体装置は以上のように構成されているので、
ウェハ上に形成される半導体活性層３の厚さはどこも同
一で、違った機能を有する半導体素子を同一ウェハに設
ける場合、各々の素子の特徴を最大限に利用できない。
ウェハ上に形成される半導体活性層３の厚さはどこも同
一で、違った機能を有する半導体素子を同一ウェハに設
ける場合、各々の素子の特徴を最大限に利用できない。
たとえば、ＳＯＩのＭＯＳＦＥＴの場合、半導体活性層
の膜厚が薄い方が良い。なぜなら、その方がゲート電圧
により確実にソース・ドレイン間の電流を制御でき、ｐ
−ｎ接合面積が減少して高速で高性能の素子が得られる
からである。一方、フォトセンサの場合は、半導体活性
層３が接合深さより厚くなければ、大きな電流を取出せ
ないという性質がある。このように、ＭＯＳＦＥＴの場
合は半導体活性層の膜厚は薄い方が良いし、フォトセン
サの場合には厚い方が良いという、相反する性質を有す
る。したがって、従来の構成では、各素子の特性を充分
に生かせないという問題点があった。
の膜厚が薄い方が良い。なぜなら、その方がゲート電圧
により確実にソース・ドレイン間の電流を制御でき、ｐ
−ｎ接合面積が減少して高速で高性能の素子が得られる
からである。一方、フォトセンサの場合は、半導体活性
層３が接合深さより厚くなければ、大きな電流を取出せ
ないという性質がある。このように、ＭＯＳＦＥＴの場
合は半導体活性層の膜厚は薄い方が良いし、フォトセン
サの場合には厚い方が良いという、相反する性質を有す
る。したがって、従来の構成では、各素子の特性を充分
に生かせないという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、半導体活性層の上に形成される各素子の特性
を充分に生かすことできる、半導体装置を提供すること
を目的とする。
たもので、半導体活性層の上に形成される各素子の特性
を充分に生かすことできる、半導体装置を提供すること
を目的とする。
［問題点を解決するための手段］
この発明は、種類の異なる半導体素子を形成するために
絶縁膜で分離された半導体活性領域が複数個絶縁基板上
に設けられている半導体装置に係るものである。そして
、上記複数個の半導体活性領域が少なくとも２種以上の
膜厚のものから構成されるように、その各々の半導体活
性領域の膜厚が選ばれていることを特徴とする。
絶縁膜で分離された半導体活性領域が複数個絶縁基板上
に設けられている半導体装置に係るものである。そして
、上記複数個の半導体活性領域が少なくとも２種以上の
膜厚のものから構成されるように、その各々の半導体活
性領域の膜厚が選ばれていることを特徴とする。
［作用］
異なった膜厚を有する半導体活性領域を複数個設けたの
で、半導体素子の種類に応じて、適切な膜厚を有する領
域に、その膜厚に適した半導体素子を形成できる。した
がって、半導体素子の性能を最大限に引出せるようにな
る。たとえば、ＭＯＳＦＥＴでは、１０００人程度０膜
厚を有する半導体活性領域にそれを形成することにより
、高速化が図れる。一方、光センサでは、５００ＯＡ程
度の膜厚を有する半導体活性領域にそれを形成すること
により、充分な接合面積が得られるようになり、該光セ
ンサを高感度のものとできる。
で、半導体素子の種類に応じて、適切な膜厚を有する領
域に、その膜厚に適した半導体素子を形成できる。した
がって、半導体素子の性能を最大限に引出せるようにな
る。たとえば、ＭＯＳＦＥＴでは、１０００人程度０膜
厚を有する半導体活性領域にそれを形成することにより
、高速化が図れる。一方、光センサでは、５００ＯＡ程
度の膜厚を有する半導体活性領域にそれを形成すること
により、充分な接合面積が得られるようになり、該光セ
ンサを高感度のものとできる。
［実施例］
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例の半導体装置の断面図であ
る。第１図に示す実施例は、以下の点を除いて、第３図
に示す従来の半導体装置と同一であり、相当する部分に
は同一の参照番号を付し、その説明を省略する。この実
施例では、絶縁層２上に設けられる半導体活性層３ａ、
３ｂの膜厚を異ならせている。厚い半導体活性層３ａ上
にはフォトダイオード３０が設けられ、薄い半導体活性
層３ｂ上にはＭＯＳＦＥＴ２０が設けられる。
る。第１図に示す実施例は、以下の点を除いて、第３図
に示す従来の半導体装置と同一であり、相当する部分に
は同一の参照番号を付し、その説明を省略する。この実
施例では、絶縁層２上に設けられる半導体活性層３ａ、
３ｂの膜厚を異ならせている。厚い半導体活性層３ａ上
にはフォトダイオード３０が設けられ、薄い半導体活性
層３ｂ上にはＭＯＳＦＥＴ２０が設けられる。
このように、半導体素子の種類に応゛じて、使い分けら
れるように、半導体活性層の膜厚を変えたのは、以下の
理由による。絶縁層２上に形成されるＭＯＳＦＥＴ２０
は、その活性層膜厚を１０００人程度に設定すると、ゲ
ート直下のチャネル領域４がすべて空乏化され、確実に
ソース・ドレイン間の電流がゲート電圧で制御されるの
で、ゲート長が短くなるとゲート電圧によりソース・ド
レイン電流の制御が困難となるというショートチャネル
効果や、ドレイン近傍で電界集中により、電子が加速さ
れ多数の電子・正孔対を生成し、ゲート直下の半導体活
性層の電位を変動させるという基板浮遊効果が低減され
る。また、ｐ−ｎ接合が絶縁層２にまで達すると、接合
面積が減少し、これによる接合容量の現象により高速の
ＭＯＳＦＥＴが得られる。このようにＳｏｌ構造のＭＯ
ＳＦＥＴでは、膜厚がたとえば１００ＯＡ程度と充分に
薄いと、高性能な素子が得られる。
れるように、半導体活性層の膜厚を変えたのは、以下の
理由による。絶縁層２上に形成されるＭＯＳＦＥＴ２０
は、その活性層膜厚を１０００人程度に設定すると、ゲ
ート直下のチャネル領域４がすべて空乏化され、確実に
ソース・ドレイン間の電流がゲート電圧で制御されるの
で、ゲート長が短くなるとゲート電圧によりソース・ド
レイン電流の制御が困難となるというショートチャネル
効果や、ドレイン近傍で電界集中により、電子が加速さ
れ多数の電子・正孔対を生成し、ゲート直下の半導体活
性層の電位を変動させるという基板浮遊効果が低減され
る。また、ｐ−ｎ接合が絶縁層２にまで達すると、接合
面積が減少し、これによる接合容量の現象により高速の
ＭＯＳＦＥＴが得られる。このようにＳｏｌ構造のＭＯ
ＳＦＥＴでは、膜厚がたとえば１００ＯＡ程度と充分に
薄いと、高性能な素子が得られる。
これに対して、フォトダイオードの場合、ｐ−ｎ接合７
が絶縁層２にまで達すると接合面積が大きく減少し、光
照射時に充分な電流が得られなくなり、微弱光に対して
感度が大幅に低下する。このため、半導体活性層３ａの
膜厚はｐ−ｎ接合深さよりも充分深いことが必要である
。
が絶縁層２にまで達すると接合面積が大きく減少し、光
照射時に充分な電流が得られなくなり、微弱光に対して
感度が大幅に低下する。このため、半導体活性層３ａの
膜厚はｐ−ｎ接合深さよりも充分深いことが必要である
。
以上のように、ＭＯＳＦＥＴとフォトダイオードでは、
半導体活性層の膜厚に対して、逆の要求があり、同一の
半導体活性層膜厚では、両者が充 分な性能を発揮でき
ない。そこで、フォトダイオード３０用に厚い半導体活
性層３ａを、ＭＯ８ＦＥＴ２０用に薄い半導体活性層３
ｂを設定したのである。
半導体活性層の膜厚に対して、逆の要求があり、同一の
半導体活性層膜厚では、両者が充 分な性能を発揮でき
ない。そこで、フォトダイオード３０用に厚い半導体活
性層３ａを、ＭＯ８ＦＥＴ２０用に薄い半導体活性層３
ｂを設定したのである。
なお、上記実施例では、薄い半導体活性層３ｂの膜厚を
１００ＯＡにする場合について説明したが、これに限ら
れるものでなく、５００〜１５００人の範囲のものが好
ましい。
１００ＯＡにする場合について説明したが、これに限ら
れるものでなく、５００〜１５００人の範囲のものが好
ましい。
次に、このような異なる膜厚を設定する方法について説
明する。
明する。
第２Ａ図〜第２Ｂ図は異なる膜厚の設定の方法を工程順
に断面図で示したものである。シリコン基板１上に絶縁
層２が設けられ、絶縁層２上に厚い半導体活性層３であ
るシリコン単結晶層を設け、その上に選択的にシリコン
窒化膜１２を設ける（第２Ａ図）。
に断面図で示したものである。シリコン基板１上に絶縁
層２が設けられ、絶縁層２上に厚い半導体活性層３であ
るシリコン単結晶層を設け、その上に選択的にシリコン
窒化膜１２を設ける（第２Ａ図）。
次いで、選択酸化法によりシリコン窒化膜１２の存在し
ない部分を酸化し、シリコン酸化膜１３を形成する（第
２Ｂ図）。
ない部分を酸化し、シリコン酸化膜１３を形成する（第
２Ｂ図）。
その後、シリコン窒化膜１２とシリコン酸化膜１３を除
去して、第２Ｃ図に示すような、厚い膜厚を有する半導
体活性層３ａと薄い膜厚を有する半導体活性層３ｂをと
もに有する構造のものを得る。このようにしておいてか
ら、素子分離膜、ゲート電極、層間絶縁層、コンタクト
ホール、配線層等を形成する。すると、第１図に示した
ような構造の半導体装置を得る。
去して、第２Ｃ図に示すような、厚い膜厚を有する半導
体活性層３ａと薄い膜厚を有する半導体活性層３ｂをと
もに有する構造のものを得る。このようにしておいてか
ら、素子分離膜、ゲート電極、層間絶縁層、コンタクト
ホール、配線層等を形成する。すると、第１図に示した
ような構造の半導体装置を得る。
なお、上記実施例では、半導体活性層３ａ、３ｂ上にフ
ォトダイオード３０とＭＯ３ＦＥＴ２０を設ける場合を
説明したが、この発明はこれに限られるものでなく、機
能の異なる素子であれば、どのような素子を設定しても
よい。
ォトダイオード３０とＭＯ３ＦＥＴ２０を設ける場合を
説明したが、この発明はこれに限られるものでなく、機
能の異なる素子であれば、どのような素子を設定しても
よい。
また、上記実施例では、半導体活性層膜厚の種類を、薄
い半導体活性層３ｂと厚い半導体活性層３ａの２種とし
たが、機能に応じて３種類以上にしてもよい。
い半導体活性層３ｂと厚い半導体活性層３ａの２種とし
たが、機能に応じて３種類以上にしてもよい。
［発明の効果］
以上説明したとおり、この発明によれば、異なる膜厚を
有する半導体活性層を１つのチップの中に設けたので、
膜厚に適した半導体素子をその上に形成することができ
る。その結果、各半導体素子の性能を充分に引出すこと
ができるようになり、高性能な半導体装置が得られると
いう効果を奏する。
有する半導体活性層を１つのチップの中に設けたので、
膜厚に適した半導体素子をその上に形成することができ
る。その結果、各半導体素子の性能を充分に引出すこと
ができるようになり、高性能な半導体装置が得られると
いう効果を奏する。
第１図はこの発明の一実施例による半導体装置の断面図
、第２Ａ図、第２Ｂ図および第２Ｃ図は異なる膜厚を有
する半導体活性層を設定する工程を示す断面図、第３図
は従来の半導体装置の断面図である。 図において、１はシリコン基板、２は絶縁層、３ａは膜
厚の厚い半導体活性層、３ｂは膜厚の薄い半導体活性層
、５は素子分離膜である。 なお、各図中同一符号は同一または相当部分を示す。
、第２Ａ図、第２Ｂ図および第２Ｃ図は異なる膜厚を有
する半導体活性層を設定する工程を示す断面図、第３図
は従来の半導体装置の断面図である。 図において、１はシリコン基板、２は絶縁層、３ａは膜
厚の厚い半導体活性層、３ｂは膜厚の薄い半導体活性層
、５は素子分離膜である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (2)
- （１）種類の異なる半導体素子を形成するために、絶縁
膜で分離された半導体活性領域が複数個絶縁基板上に設
けられている半導体装置において、 前記複数個の半導体活性領域が少なくとも２種以上の膜
厚のものから構成されるように、その各々の半導体活性
領域の膜厚が選ばれていることを特徴とする半導体装置
。 - （２）前記半導体活性領域の少なくとも１つの領域の膜
厚は、５００〜１５００Åである特許請求の範囲第１項
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27991487A JPH01122158A (ja) | 1987-11-05 | 1987-11-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27991487A JPH01122158A (ja) | 1987-11-05 | 1987-11-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01122158A true JPH01122158A (ja) | 1989-05-15 |
Family
ID=17617669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27991487A Pending JPH01122158A (ja) | 1987-11-05 | 1987-11-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01122158A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0563070A (ja) * | 1991-09-03 | 1993-03-12 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US6495898B1 (en) | 2000-02-17 | 2002-12-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
-
1987
- 1987-11-05 JP JP27991487A patent/JPH01122158A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0563070A (ja) * | 1991-09-03 | 1993-03-12 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US6495898B1 (en) | 2000-02-17 | 2002-12-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| US6627512B2 (en) | 2000-02-17 | 2003-09-30 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device |
| DE10051579B4 (de) * | 2000-02-17 | 2005-11-10 | Mitsubishi Denki K.K. | Halbleitervorrichtung mit kombinierter Grabenisolationsstruktur in einem SOI-Substrat und Verfahren zu deren Herstellung |
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