JPH087630Y2 - 接合形電界効果トランジスタ - Google Patents

Description

【考案の詳細な説明】 ［考案の技術分野］ この考案は接合形電界効果トランジスタの改良に関す
る。

［考案の技術的背景とその問題点］ 接合形電界効果トランジスタは、ノズルが少ないので
増幅器の入力段等に多用される。

このような従来の接合形電界効果トランジスタを、バ
イポーラICに内蔵されたものに例をとり第５図および第
６図を用いて説明する（特願昭56-97162号）。

第５図および第６図中、１は半導体基板で、半導体基
板１は、ｐ形のSi基板２上にｎ形のエピタキシャル層３
が形成されたエピタキシャル基板が用いられている。

なおｎ形を第１導電形とすると、これと反対導電形の
ｐ形が第２導電形となる。

４はn⁺埋込層、５はp⁺分離拡散領域で、他のバイポー
ラ素子等の形成領域から分離されたエピタキシャル層３
のアイランド内に、次のように接合形電界効果トランジ
スタが形成されている。

即ち、ｎ形のエピタキシャル層３内に、所要間隔をお
いて１対のｐ形領域からなるソース領域21、およびドレ
イン領域22が対向して形成され、このソース領域21、お
よひドレイン領域22を取囲むように長４角形のリング状
のn⁺ゲート領域23が形成されている。

ｐ形のソース領域21およびドレイン領域22は、バイポ
ーラICのｐ形ベース拡散等の工程で同時に形成され、ま
たn⁺ゲート領域23は、バイポーラICのn⁺エミッタ拡散等
の工程で同時に形成される。

リング状のn⁺ゲート領域23の内部全域にはｐ形のチャ
ンネル層24が形成され、さらにチャンネル層24の上にn⁺
のトップゲート層25が形成されている。

チャンネル層24はボロン（Ｂ）のイオン注入で、また
トップゲート層25はリン（Ｐ）のイオン注入でそれぞれ
形成されている。

イオン注入によるチャンネル層24およびトップゲート
層25の形成は、注入されたボロン不純物およびリン不純
物が、その後のアニール処理により電気的に活性化され
てそれぞれアクセプタおよびドナーとなることにより行
なわれる。

26はSiO₂の酸化膜、26aは素子領域に形成された薄い
熱酸化膜、27、28、29はそれぞれソース領域、ドレイン
領域22、およびn⁺ゲート領域23におけるコンタクトホー
ル、31a、31b、31cはそれぞれAlの配線層である。

そしてソース領域21を接地し、ドレイン領域22を負電
圧の電源に接続してチャンネル層24に電流を流す一方、
ゲート領域23に正の制御電圧を印加してトップゲート層
25およびチャンネル層24間を逆バイアスすると、チャン
ネル層24内に空乏層が広がってチャンネルの厚さが変化
し、ドレイン電流が制御される。

このときゲート領域23に印加された制御電圧は、エピ
タキシャル層３およびチャンネル層24間にも逆バイアス
として加わり、チャンネル層24には、上下両面から制御
電圧が加わってドレイン電流が効率よく制御される。

このように上記の接合形電界効果トランジスタは、こ
れをバイポーラICに内蔵させたとき、その主要領域がバ
イポーラICの拡散工程で同時に形成することができると
いう製造容易性と、制御効率がよい等の利点を有してい
る。

ところで接合形電界効果トランジスタにおいて、その
飽和ドレイン電流Idssの値は、回路設計上重要な要素を
有している。

このためこの飽和ドレイン電流Idssは素子パターン等
に応じた一定の安定した値が得られることが望まれる。

しかしながら上記の接合形電界効果トランジスタにあ
っては、チャンネル層24がボロンのイオン注入で形成さ
れていたため、注入されたボロン不純物の活性化率のば
らつきで実効的なアクセプタドープ量にばらつきが生
じ、飽和ドレイン電流Idssの値はこの実効的なアクセプ
タドープ量に対する依存性が大きいので、飽和ドレイン
電流Idssにばらつきが生じる場合があるという問題点が
あった。

［考案の目的］ この考案は、上記事情に基づいてなされたもので、飽
和ドレイン電流の値をばらつきの少ない安定したものと
するとともに、電流増幅率を大きくすることができる接
合形電界効果トランジスタを提供することを目的とす
る。

［考案の概要］ この考案は、上記目的を達成するために、半導体基板
の主面側に形成された第１導電形のエピタキシャル領域
と、該エピタキシャル領域表面に形成されたドレイン領
域と、前記エピタキシャル領域表面に形成されたゲート
領域と、前記エピタキシャル領域の表面上に、前記ドレ
イン領域と前記ゲート領域の間に形成された第１導電形
の多結晶シリコンよりなるソース領域と、前記エピタキ
シャル領域のうち、前記ソース領域と厚さ方向に離隔し
て該ソース領域の下方を覆うとともに、一端が前記ゲー
ト領域に接触し他端が前記ソース領域から前記ドレイン
領域方向に延設されるように、イオン注入により形成さ
れた第２導電形のボトムゲートと、前記エピタキシャル
領域のうち、前記ボトムゲートの上方にのみ区画形成さ
れたチャンネル層とを有している。この構成を有する本
考案によれば、チャンネル層を、第１導電形のエピタキ
シャル領域のうち、イオン注入により厚さ方向の寸法精
度が良好に形成された第２導電形のボトムゲートの上方
にのみ区画形成することで、厚さ方向の寸法が高精度に
形成されたチャンネル層を得ることができ、このボトム
ゲートの上方にのみ高精度で形成され、かつ不純物濃度
のばらつきが少ないエピタキシャル領域より区画形成さ
れたチャンネル層を用いることにより、従来ボロンのイ
オン注入によって形成されていたチャンネル層に起因す
る飽和ドレイン電流Idssのばらつきを抑制することがで
き、したがって、チャンネル層の寸法等に依存して決定
される飽和ドレイン電流の値を、ばらつきの少ない安定
したものとすることができ、この結果、素子パターン等
に応じた一定の安定した飽和ドレイン電流が得られる接
合形電界効果トランジスタを得ることができる。しか
も、本考案によれば、チャンネル層の厚さを、イオン注
入により厚さ方向の寸法精度が良好に形成されるボトム
ゲートによって高精度に制御できるとともに、ソース領
域はエピタキシャル領域表面上に形成されるので、チャ
ンネル層の厚さを薄く形成することも自在であり、この
結果、チャンネル層の厚さに依存して変位する電流増幅
率を大きくすることもできる。

［考案の実施例］ 以下この考案の実施例を図面に基づいて説明する。

第１図〜第３図は、この考案の一実施例を示す図であ
る。

なお第１図〜第３図、および後述の第４図において、
前記第５図および第６図における部材および部位と同一
ないし均等のものは前記と同一符号を以って示し重複し
た説明を省略する。

まず構成を説明すると、この実施例ではｎ形のエピタ
キシャル層３内に、ヒ素ドープのｎ形多結晶シリコンで
形成されたソース電極（ソース領域）６と、ドレイン領
域となるn⁺領域７にAlの金属電極８がオーミック接続さ
れたドレイン電極部９とが所要間隔をおいて形成されて
いる。

11はソース電極６部におけるコンタクトホール、12は
ドレイン電極部９におけるコンタクトホール、13は多結
晶シリコン上に形成されたSiO₂の層間絶縁膜である。

そしてソース電極６と、ドレイン電極部９との間にお
けるｎ形のエピタキシャル層３の表面部にチャンネル層
14が形成されている。

上記のソース電極６、ドレイン電極部９、およびチャ
ンネル層14を取囲むように方形リング状のｐ形ゲート領
域15が形成され、このｐ形ゲート領域15に接続されたボ
トムゲート16がチャンネル層14の下側に形成されてい
る。

ｐ形ゲート領域15はバイポーラICのｐ形ベース拡散等
の工程で同時に形成され、またn⁺領域７はバイポーラIC
のn⁺エミッタ拡散等の工程で同時に形成される。

17はｐ形ゲート領域15におけるコンタクトホール、18
はAlの配線層でコンタクトホール17を介してｐ形ゲート
領域15にオーミット接続されている。

ボトムゲート16、および多結晶シリコンのソース電極
６等の形成方法を述べると、エピタキシャル層３のアイ
ランド内にｎ領域７、およびｐ形ゲート領域15を形成し
たのち、フォトレジストをマスクにして第１図中破線で
示す素子領域の表面酸化膜26をエッチングして除去し、
このフォトレジストをそのまま残して、これをマスクと
してボロン（Ｂ）をイオン注入しボトムゲート16を形成
する。

イオン注入の加速エネルギーを、例えば300KeVとする
と、ボロン（Ｂ）はエピタキシャル層３の表面から0.7
μｍ程度の深さまで入り、この深さ位置にｐ形のボトム
ゲート16が形成される。

ボトムゲート16の上側に形成されるチャンネル層14の
厚さは、最終的に約0.5μｍとなる。

ボロン（Ｂ）のイオン注入後にフォトレジストを除去
し、素子領域に1000オングストローム程度の薄い熱酸化
膜26aを形成する。

熱酸化膜26a形成後、コンタクトホール11を孔開け
し、多結晶シリコンを3000〜8000オングストローム程度
の厚さに堆積して、これにヒ素（As）をドープした後パ
ターニングしてソース電極６を形成する。Alの配線層18
は層間絶縁膜13の形成後に、蒸着手段等およびパターニ
ングにより形成される。

次に作用を説明する。

ソース電極６を接地し、ドレイン電極部９を正電圧の
電源に接続するとチャンネル層14にドレイン電流が流れ
る。一方、ゲート領域15に負の制御電圧を印加してボト
ムゲート16およびチャンネル層14間を逆バイアスする
と、エピタキシャル層３で形成された不純物濃度の低い
チャンネル層14側に空乏層が伸びてチャンネルの厚さが
変化し、ドレイン電流が制御される。

そしてこのときチャンネル層14は、前記従来例のよう
にイオン注入によって形成されたものではなく、エピタ
キシャル層３中に形成されたものであるため、イオン注
入不純物の活性化率の影響によるばらつき等は生じるこ
とがなく、チャンネル層14のパターン形状等に応じたド
レイン電流が得られる。

次いで第４図には、この考案の他の実施例を示す。

この実施例は、ボトムゲート16aがリング状のｐ形ゲ
ート領域15の内側全域にわたって形成されている。

ボトムゲート16aを、このように形成すると、飽和ド
レイン電流Idssの値がW/L（W:チャンネル幅、L:チャン
ネル長でソース・ドレイン間の距離）の値によく比例す
るようになるので、パターンの設定により、飽和ドレイ
ン電流Idssの値の設定が容易になるという利点がある。

上記以外の構成および作用は、前記一実施例のものと
ほぼ同様である。

［考案の効果］ 以上説明したように、この考案の構成によれば、チャ
ンネル層を、第１導電形のエピタキシャル領域のうち、
イオン注入により厚さ方向の寸法精度が良好に形成され
た第２導電形のボトムゲートの上方にのみ区画形成する
ことで、厚さ方向の寸法が高精度に形成されたチャンネ
ル層を得ることができ、このボトムゲートの上方にのみ
高精度で形成され、かつ不純物濃度のばらつきが少ない
エピタキシャル領域より区画形成されたチャンネル層を
用いることにより、従来ボロンのイオン注入によって形
成されていたチャンネル層に起因する飽和ドレイン電流
Idssのばらつきを抑制することができ、したがって、チ
ャンネル層の寸法等に依存して決定される飽和ドレイン
電流の値を、ばらつきの少ない安定したものとすること
ができ、この結果、素子パターン等に応じた一定の安定
した飽和ドレイン電流が得られる接合形電界効果トラン
ジスタを得ることができる。しかも、本考案によれば、
チャンネル層の厚さを、イオン注入により厚さ方向の寸
法精度が良好に形成されるボトムゲートによって高精度
に制御できるとともに、ソース領域はエピタキシャル領
域表面上に形成されるので、チャンネル層の厚さを薄く
形成することも自在であり、したがって、チャンネル層
の厚さに依存して変位する電流増幅率を大きくすること
もでき、この結果、電流増幅率の大きい接合形電界効果
トランジスタを得ることができるというきわめて優れた
効果を奏する。

【図面の簡単な説明】

第１図はこの考案に係る接合形電界効果トランジスタの
一実施例を示す平面図、第２図は第１図のII-II線断面
図、第３図は第１図のIII-III線断面図、第４図はこの
考案の他の実施例を示す第２図と同様の断面図、第５図
は従来の接合形電界効果トランジスタの平面図、第６図
は第５図のVI-VI線断面図である。 1:半導体基板、3:エピタキシャル層、6:ソース電極、9:
ドレイン電極部、14:チャンネル層、15:ゲート領域、1
6:ボトムゲート。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】半導体基板の主面側に形成された第１導電
   形のエピタキシャル領域と、 該エピタキシャル領域表面に形成されたドレイン領域
   と、 前記エピタキシャル領域表面に形成されたゲート領域
   と、 前記エピタキシャル領域の表面上に、前記ドレイン領域
   と前記ゲート領域の間に形成された第１導電形の多結晶
   シリコンよりなるソース領域と、 前記エピタキシャル領域のうち、前記ソース領域と厚さ
   方向に離隔して該ソース領域の下方を覆うとともに、一
   端が前記ゲート領域に接触し他端が前記ソース領域から
   前記ドレイン領域方向に延設されるように、イオン注入
   により形成された第２導電形のボトムゲートと、 前記エピタキシャル領域のうち、前記ボトムゲートの上
   方にのみ区画形成されたチャンネル層とを有することを
   特徴とする接合形電界効果トランジスタ。