JP3237116B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3237116B2 JP3237116B2 JP20774390A JP20774390A JP3237116B2 JP 3237116 B2 JP3237116 B2 JP 3237116B2 JP 20774390 A JP20774390 A JP 20774390A JP 20774390 A JP20774390 A JP 20774390A JP 3237116 B2 JP3237116 B2 JP 3237116B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- diffusion layer
- impurity diffusion
- conductivity type
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置の能動素子の構造に関し、特に
半導体基板表面の平面に沿って形成したバイポーラトラ
ンジスタ素子の構造に関する。
半導体基板表面の平面に沿って形成したバイポーラトラ
ンジスタ素子の構造に関する。
［従来の技術］ 従来技術の半導体基板表面の平面に沿って形成したバ
イポーラトランジスタ素子（以下横型バイポーラと称
す）の構造は、第４図に示すように第２導電型の半導体
基板14の表面の２ヶ所に第１導電型の不純物拡散層を形
成し、第１導電型の不純物拡散層の片方８をコレクタ、
他方の第１導電型の不純物拡散層６をエミッタとし、コ
レクタとエミッタの間の領域の第２の導電型の不純物拡
散層９をベースにしていた。
イポーラトランジスタ素子（以下横型バイポーラと称
す）の構造は、第４図に示すように第２導電型の半導体
基板14の表面の２ヶ所に第１導電型の不純物拡散層を形
成し、第１導電型の不純物拡散層の片方８をコレクタ、
他方の第１導電型の不純物拡散層６をエミッタとし、コ
レクタとエミッタの間の領域の第２の導電型の不純物拡
散層９をベースにしていた。
ここでバイポーラトランジスタの電流増幅率はベース
領域の幅に影響され、バイポーラトランジスタの電流増
幅率（以下Hfeと称す）を大きくするためにはベース領
域の幅を小さくする必要がある。またトランジスタのサ
イズが微細化されるに伴いベース幅の均一性が素子特性
のばらつきに大きい影響を及ぼすようになる。
領域の幅に影響され、バイポーラトランジスタの電流増
幅率（以下Hfeと称す）を大きくするためにはベース領
域の幅を小さくする必要がある。またトランジスタのサ
イズが微細化されるに伴いベース幅の均一性が素子特性
のばらつきに大きい影響を及ぼすようになる。
［発明が解決しようとする課題及び目的］ しかしながら、前述の従来技術の半導体装置は第１の
導電型の不純物の拡散層の不純物導入によりベース幅が
決定される。すなわち横型バイポーラのベース幅はフォ
トリソグラフィー技術の解像度の限界があるため微細化
することは難しい。またトランジスタの高性能化のため
Hfeを高くするため第１の導電型の不純物拡散層を熱拡
散により広げることは半導体プロセスのばらつきの影響
を受けやすい。以上の理由により微細な横型バイポーラ
・高性能の横型バイポーラを均一な素子特性で制御性よ
く形成することができないという問題を有していた。
導電型の不純物の拡散層の不純物導入によりベース幅が
決定される。すなわち横型バイポーラのベース幅はフォ
トリソグラフィー技術の解像度の限界があるため微細化
することは難しい。またトランジスタの高性能化のため
Hfeを高くするため第１の導電型の不純物拡散層を熱拡
散により広げることは半導体プロセスのばらつきの影響
を受けやすい。以上の理由により微細な横型バイポーラ
・高性能の横型バイポーラを均一な素子特性で制御性よ
く形成することができないという問題を有していた。
またベース幅を変更するためには第１の不純物拡散層
を形成するためのフォトマスクの変更や大きなプロセス
条件を変更などが必要であった。
を形成するためのフォトマスクの変更や大きなプロセス
条件を変更などが必要であった。
そこで、本発明はこのような課題を解決しようとする
もので、その目的とするところは、横型バイポーラトラ
ンジスタをプロセスの影響を受けにくい均一な特性で形
成できる構造を提供し、また微細で高いHfeの横型バイ
ポーラ半導体装置の構造を提供するところにある。
もので、その目的とするところは、横型バイポーラトラ
ンジスタをプロセスの影響を受けにくい均一な特性で形
成できる構造を提供し、また微細で高いHfeの横型バイ
ポーラ半導体装置の構造を提供するところにある。
［課題を解決するための手段］ 本発明の半導体装置は、半導体基板の上に配置された
配線と、前記配線の側面に形成されたサイドウォール
と、第１導電型の半導体領域からなるコレクタ領域と、
前記配線をマスクに用いて、前記コレクタ領域の表面近
傍の所定領域に、前記コレクタ領域よりも浅く形成され
た第２導電型の不純物拡散層からなるベース領域と、前
記配線及び前記サイドウォールをマスクに用いて、前記
第２導電型の不純物拡散層の表面近傍の所定領域に、前
記第２導電型の不純物拡散層よりも浅く形成された第１
導電型の不純物拡散層からなるエミッタ領域と、を備え
た半導体装置であって、前記エミッタ領域と前記コレク
タ領域とは、前記第２導電型の不純物拡散層を介して、
サイドウォールの幅方向に離間して配置され、前記エミ
ッタ領域と前記コレクタ領域とは、前記サイドウォール
の幅方向においてベース幅を間に挟んで最も近接して配
置されてなり、かつ、前記ベース幅は、前記サイドウォ
ールと略対向する下方領域に配置されてなることを特徴
とする。また、前記ベース幅は、前記サイドウォールの
幅と略等しいことを特徴とする。さらに、前記配線はシ
リコンと高融点金属の化合物又は多結晶シリコンからな
ることを特徴とする。
配線と、前記配線の側面に形成されたサイドウォール
と、第１導電型の半導体領域からなるコレクタ領域と、
前記配線をマスクに用いて、前記コレクタ領域の表面近
傍の所定領域に、前記コレクタ領域よりも浅く形成され
た第２導電型の不純物拡散層からなるベース領域と、前
記配線及び前記サイドウォールをマスクに用いて、前記
第２導電型の不純物拡散層の表面近傍の所定領域に、前
記第２導電型の不純物拡散層よりも浅く形成された第１
導電型の不純物拡散層からなるエミッタ領域と、を備え
た半導体装置であって、前記エミッタ領域と前記コレク
タ領域とは、前記第２導電型の不純物拡散層を介して、
サイドウォールの幅方向に離間して配置され、前記エミ
ッタ領域と前記コレクタ領域とは、前記サイドウォール
の幅方向においてベース幅を間に挟んで最も近接して配
置されてなり、かつ、前記ベース幅は、前記サイドウォ
ールと略対向する下方領域に配置されてなることを特徴
とする。また、前記ベース幅は、前記サイドウォールの
幅と略等しいことを特徴とする。さらに、前記配線はシ
リコンと高融点金属の化合物又は多結晶シリコンからな
ることを特徴とする。
［実施例］ 第１図は本発明の半導体装置の構造を実施例として示
した半導体装置の断面図である。また第２図（ａ）〜
（ｄ）は本発明の半導体装置が形成されるまでを工程を
追って示した図である。以下これらの図にしたがって本
発明を実施例として説明する。
した半導体装置の断面図である。また第２図（ａ）〜
（ｄ）は本発明の半導体装置が形成されるまでを工程を
追って示した図である。以下これらの図にしたがって本
発明を実施例として説明する。
本発明の半導体装置は横型バイポーラトランジスタで
ありその構造は第１図に示すようなものである。すなわ
ち第１の導電型をしめす半導体基板１表面に能動素子領
域と素子分離領域10が形成されており、能動領域の一部
で能動領域上に薄い絶縁膜２を介して形成された配線３
の片側に広がる領域に第２の導電型の不純物拡散層５が
形成されている。更に第２の不純物拡散層表面の一部で
前記の配線の側面に隣接して形成された絶縁膜からなる
サイドウォール４の外側に広がる領域に第１の導電型の
不純物拡散層６が形成されている。また第１の導電型の
不純物拡散層と第１の導電型を示す半導体基板領域との
距離は前記のサイドウォールの下部が最も狭くなってお
り、深さ方向では第１の不純物拡散層の深さに対して第
２の不純物拡散層は充分な深さをもって形成されてい
る。従って本発明のバイポーラトランジスタのHfeはサ
イドウォール下部のもっとも狭くなった第２の不純物拡
散層すなわちベース９の幅で制御されている。また第１
の導電型を示す半導体基板１がコレクタ、第１の導電型
の不純物拡散層６がエミッタになっている。第１図では
この構造に加えコレクタ電極を引き出すための第１導電
型の濃い不純物拡散層８とコレクタ引出し配線13、ベー
ス電極を引き出すための第２の導電型の濃い不純物拡散
層７とベース引出し配線12、エミッタである第１導電型
の不純物拡散層６上に形成されたエミッタ引出し配線11
も示してある。
ありその構造は第１図に示すようなものである。すなわ
ち第１の導電型をしめす半導体基板１表面に能動素子領
域と素子分離領域10が形成されており、能動領域の一部
で能動領域上に薄い絶縁膜２を介して形成された配線３
の片側に広がる領域に第２の導電型の不純物拡散層５が
形成されている。更に第２の不純物拡散層表面の一部で
前記の配線の側面に隣接して形成された絶縁膜からなる
サイドウォール４の外側に広がる領域に第１の導電型の
不純物拡散層６が形成されている。また第１の導電型の
不純物拡散層と第１の導電型を示す半導体基板領域との
距離は前記のサイドウォールの下部が最も狭くなってお
り、深さ方向では第１の不純物拡散層の深さに対して第
２の不純物拡散層は充分な深さをもって形成されてい
る。従って本発明のバイポーラトランジスタのHfeはサ
イドウォール下部のもっとも狭くなった第２の不純物拡
散層すなわちベース９の幅で制御されている。また第１
の導電型を示す半導体基板１がコレクタ、第１の導電型
の不純物拡散層６がエミッタになっている。第１図では
この構造に加えコレクタ電極を引き出すための第１導電
型の濃い不純物拡散層８とコレクタ引出し配線13、ベー
ス電極を引き出すための第２の導電型の濃い不純物拡散
層７とベース引出し配線12、エミッタである第１導電型
の不純物拡散層６上に形成されたエミッタ引出し配線11
も示してある。
次に本発明の半導体装置を形成する過程を第２図によ
り実施例として工程をおって説明する。また本実施例で
は横型バイポーラの一例としてNPN型のトランジスタを
形成する場合を例に取って説明する。
り実施例として工程をおって説明する。また本実施例で
は横型バイポーラの一例としてNPN型のトランジスタを
形成する場合を例に取って説明する。
第２図（ａ）に示すように第１の導電型を示す半導体
基板１上に素子分離絶縁膜10と能動素子領域を形成しそ
の上に薄い絶縁膜２を形成した後薄い絶縁膜上に配線３
を形成する。本実施例として第１の導電型の半導体基板
としてシリコンの短結晶基板中にＮ型の導電型の不純物
である燐を1x1016cm-3の濃度に拡散した基板を用い、素
子分離絶縁膜としては１μｍの厚さのシリコン酸化膜を
用いるものとする。また薄い絶縁膜としては酸素雰囲気
中での熱処理によりシリコン基板表面に形成した300Å
程度の厚さのシリコン酸化膜を用いる。さらに配線３と
して本実施例では薄い絶縁膜上に4000Åの多結晶シリコ
ン膜を形成した後フォトリソ技術及びエッチング技術に
より所望の箇所にのみ配線として残す方法を用いる。こ
の多結晶シリコンからなる配線中に導電性を持たすため
に不純物が拡散してあっても本発明の範囲を越えるもの
ではないし、また配線材料として多結晶シリコンの他に
モリブデンやタングステン等の高融点金属あるいは高融
点金属とシリコンの化合物であってもかまわない。ただ
しアルミニウム等の低融点の金属を主成分とする導電材
料ではこの後半導体基板中に不純物拡散層を形成する際
に高温処理できないため注意を擁する。次に第２図
（ｂ）で示すように第１の導電型の半導体基板１中に第
２の導電型の不純物拡散層５を形成する。本実施例では
Ｐ型の導電性を示す不純物であるホウ素を5x1014cm-2シ
リコン基板中にイオン注入した後、加熱処理により拡散
し深さ0.6〜１μｍ程度のＰ型の不純物拡散層５を形成
する。この工程において前記の配線３の下のシリコン基
板と素子分離絶縁膜の下のシリコン基板中へはイオン注
入されないため自己整合的に第２の導電型の不純物拡散
層５が形成される。この半導体基板表面全面に絶縁膜を
形成する。本実施例では化学的気相成長法（CVD法）を
用いて第２図（ｃ）のようにシリコン酸化膜を0.5μｍ
形成する。この半導体基板全面をRIE（Reactive Ion
Etch）等の異方性のドライエッチングを行うことにより
前記の配線側面に絶縁膜のサイドウォール４を形成す
る。異方性エッチングによりエッチングする膜厚を6000
Å程度にすることによりサイドウォールの幅を3000Å程
度にできる。前記の半導体基板上にフォトリソ技術によ
り形成したレジストマスクにより第２の導電型の不純物
拡散層５表面部分のサイドウォールに隣接する領域に第
１の導電型の不純物拡散層６を形成する。本実施例では
砒素を5x1015cm-2イオン注入した後熱処理する事により
0.2μｍの深さのＮ型不純物拡散層６を形成する。以上
の工程により前記配線下のシリコン基板１をコレクタ、
砒素不純物を有する不純物拡散層６をエミッタ、サイド
ウォール下部のホウ素の拡散層の狭くなった部分９をベ
ースとするNPN型の横型バイポーラトランジスタが形成
された。
基板１上に素子分離絶縁膜10と能動素子領域を形成しそ
の上に薄い絶縁膜２を形成した後薄い絶縁膜上に配線３
を形成する。本実施例として第１の導電型の半導体基板
としてシリコンの短結晶基板中にＮ型の導電型の不純物
である燐を1x1016cm-3の濃度に拡散した基板を用い、素
子分離絶縁膜としては１μｍの厚さのシリコン酸化膜を
用いるものとする。また薄い絶縁膜としては酸素雰囲気
中での熱処理によりシリコン基板表面に形成した300Å
程度の厚さのシリコン酸化膜を用いる。さらに配線３と
して本実施例では薄い絶縁膜上に4000Åの多結晶シリコ
ン膜を形成した後フォトリソ技術及びエッチング技術に
より所望の箇所にのみ配線として残す方法を用いる。こ
の多結晶シリコンからなる配線中に導電性を持たすため
に不純物が拡散してあっても本発明の範囲を越えるもの
ではないし、また配線材料として多結晶シリコンの他に
モリブデンやタングステン等の高融点金属あるいは高融
点金属とシリコンの化合物であってもかまわない。ただ
しアルミニウム等の低融点の金属を主成分とする導電材
料ではこの後半導体基板中に不純物拡散層を形成する際
に高温処理できないため注意を擁する。次に第２図
（ｂ）で示すように第１の導電型の半導体基板１中に第
２の導電型の不純物拡散層５を形成する。本実施例では
Ｐ型の導電性を示す不純物であるホウ素を5x1014cm-2シ
リコン基板中にイオン注入した後、加熱処理により拡散
し深さ0.6〜１μｍ程度のＰ型の不純物拡散層５を形成
する。この工程において前記の配線３の下のシリコン基
板と素子分離絶縁膜の下のシリコン基板中へはイオン注
入されないため自己整合的に第２の導電型の不純物拡散
層５が形成される。この半導体基板表面全面に絶縁膜を
形成する。本実施例では化学的気相成長法（CVD法）を
用いて第２図（ｃ）のようにシリコン酸化膜を0.5μｍ
形成する。この半導体基板全面をRIE（Reactive Ion
Etch）等の異方性のドライエッチングを行うことにより
前記の配線側面に絶縁膜のサイドウォール４を形成す
る。異方性エッチングによりエッチングする膜厚を6000
Å程度にすることによりサイドウォールの幅を3000Å程
度にできる。前記の半導体基板上にフォトリソ技術によ
り形成したレジストマスクにより第２の導電型の不純物
拡散層５表面部分のサイドウォールに隣接する領域に第
１の導電型の不純物拡散層６を形成する。本実施例では
砒素を5x1015cm-2イオン注入した後熱処理する事により
0.2μｍの深さのＮ型不純物拡散層６を形成する。以上
の工程により前記配線下のシリコン基板１をコレクタ、
砒素不純物を有する不純物拡散層６をエミッタ、サイド
ウォール下部のホウ素の拡散層の狭くなった部分９をベ
ースとするNPN型の横型バイポーラトランジスタが形成
された。
以上述べてきた本発明の半導体装置は前記の実施例で
もわかるようにサイドウォール４を形成するための異方
性エッチングで絶縁膜をエッチングする膜厚を変えるこ
とにより第３図に示すようにサイドウォール４の幅を変
えることができる。前記の実施例では6000Å程度エッチ
ングする事により3000Åの幅のサイドウォールを形成し
た。これは第３図では実線で示されている。このとき形
成される第１の導電型の不純物拡散層も実線で示すとベ
ース９の幅は図からわかるように約4000Åである。これ
に対し異方性エッチングで絶縁膜を8000Å程度エッチン
グするとサイドウォール４は一点鎖線で示すようになり
その幅は2000Åになる。このサイドウォールにより形成
される第１の導電型不純物拡散層は第３図の破線の部分
まで広がりこの結果ベース９幅は3000Åになる。すなわ
ち本発明の半導体装置の構造によればトランジスタの能
力を決めるHfeを容易に制御できることがわかる。
もわかるようにサイドウォール４を形成するための異方
性エッチングで絶縁膜をエッチングする膜厚を変えるこ
とにより第３図に示すようにサイドウォール４の幅を変
えることができる。前記の実施例では6000Å程度エッチ
ングする事により3000Åの幅のサイドウォールを形成し
た。これは第３図では実線で示されている。このとき形
成される第１の導電型の不純物拡散層も実線で示すとベ
ース９の幅は図からわかるように約4000Åである。これ
に対し異方性エッチングで絶縁膜を8000Å程度エッチン
グするとサイドウォール４は一点鎖線で示すようになり
その幅は2000Åになる。このサイドウォールにより形成
される第１の導電型不純物拡散層は第３図の破線の部分
まで広がりこの結果ベース９幅は3000Åになる。すなわ
ち本発明の半導体装置の構造によればトランジスタの能
力を決めるHfeを容易に制御できることがわかる。
以上本発明の実施例としてNPN型の横型バイポーラを
例に取って説明してきたがそれぞれの不純物の導電型を
変えることにより同様の方法によりPNP型の横型バイポ
ーラを形成することもできる。
例に取って説明してきたがそれぞれの不純物の導電型を
変えることにより同様の方法によりPNP型の横型バイポ
ーラを形成することもできる。
［発明の効果］ 以上述べたように、本発明の半導体装置によれば以下
に列挙するような効果を有する。
に列挙するような効果を有する。
（１）横型バイポーラにおいて従来技術では実現できな
かった微細寸法の半導体装置を本発明のサイドウォール
を用いたベースの形成技術により実現することができ
る。またベース幅が微細であるため従来技術の横型バイ
ポーラトランジスタよりHfeが２倍以上大きな高性能ト
ランジスタを形成することを可能にした。
かった微細寸法の半導体装置を本発明のサイドウォール
を用いたベースの形成技術により実現することができ
る。またベース幅が微細であるため従来技術の横型バイ
ポーラトランジスタよりHfeが２倍以上大きな高性能ト
ランジスタを形成することを可能にした。
（２）サイドウォール幅でベース幅をコントロールする
ためトランジスタのHfeの特性の合わせ込みが容易であ
りまたHfeを制御性よく変化させることも可能である。
またサイドウォールはプロセス上均一性がよい為このサ
イドウォールを用いてトランジスタ特性を制御している
本発明の半導体装置は特性の均一性が向上している。
ためトランジスタのHfeの特性の合わせ込みが容易であ
りまたHfeを制御性よく変化させることも可能である。
またサイドウォールはプロセス上均一性がよい為このサ
イドウォールを用いてトランジスタ特性を制御している
本発明の半導体装置は特性の均一性が向上している。
（３）また本発明の実施例でわかるように本半導体装置
を形成する工程は微細MIS型半導体装置を形成する工程
と類似するところが多いため同一の半導体基板上にMIS
型半導体装置と横型バイポーラを工程を複雑にする事な
く形成する事も容易であり半導体回路の集積化も可能で
ある点についても特筆するところである。
を形成する工程は微細MIS型半導体装置を形成する工程
と類似するところが多いため同一の半導体基板上にMIS
型半導体装置と横型バイポーラを工程を複雑にする事な
く形成する事も容易であり半導体回路の集積化も可能で
ある点についても特筆するところである。
第１図は本発明の半導体装置の断面図 第２図（ａ）〜（ｄ）は、本発明の半導体装置を形成す
る過程を工程を追って示した半導体装置の断面図。 第３図は、本発明の半導体装置のサイドウォールのエッ
チング量とベース領域の幅の変化を示した半導体装置の
断面図。 第４図は従来技術の半導体装置の断面図 １……第一の導電型をしめす半導体基板 ２……うすい絶縁膜 ３……配線 ４……絶縁物からなるサイドウォール ５……第２の導電型の不純物拡散層 ６……第１の導電型の不純物拡散層 ７……ベース電極を引き出すための第２の導電型の濃い
不純物拡散層 ８……コレクタ電極を引き出すための第１の導電型の濃
い不純物拡散層 ９……ベース領域 10……素子分離絶縁膜 11……エミッタ引出し配線 12……ベース引出し配線 13……コレクタ引出し配線 14……第２導電型の半導体基板
る過程を工程を追って示した半導体装置の断面図。 第３図は、本発明の半導体装置のサイドウォールのエッ
チング量とベース領域の幅の変化を示した半導体装置の
断面図。 第４図は従来技術の半導体装置の断面図 １……第一の導電型をしめす半導体基板 ２……うすい絶縁膜 ３……配線 ４……絶縁物からなるサイドウォール ５……第２の導電型の不純物拡散層 ６……第１の導電型の不純物拡散層 ７……ベース電極を引き出すための第２の導電型の濃い
不純物拡散層 ８……コレクタ電極を引き出すための第１の導電型の濃
い不純物拡散層 ９……ベース領域 10……素子分離絶縁膜 11……エミッタ引出し配線 12……ベース引出し配線 13……コレクタ引出し配線 14……第２導電型の半導体基板
Claims (3)
- 【請求項１】半導体基板の上に配置された配線と、 前記配線の側面に形成されたサイドウォールと、 第１導電型の半導体領域からなるコレクタ領域と、 前記配線をマスクに用いて、前記コレクタ領域の表面近
傍の所定領域に、前記コレクタ領域よりも浅く形成され
た第２導電型の不純物拡散層からなるベース領域と、 前記配線及び前記サイドウォールをマスクに用いて、前
記第２導電型の不純物拡散層の表面近傍の所定領域に、
前記第２導電型の不純物拡散層よりも浅く形成された第
１導電型の不純物拡散層からなるエミッタ領域と、を備
えた半導体装置であって、 前記エミッタ領域と前記コレクタ領域とは、前記第２導
電型の不純物拡散層を介して、サイドウォールの幅方向
に離間して配置され、 前記エミッタ領域と前記コレクタ領域とは、前記サイド
ウォールの幅方向においてベース幅を間に挟んで最も近
接して配置されてなり、かつ、 前記ベース幅は、前記サイドウォールと略対向する下方
領域に配置されてなることを特徴とする半導体装置。 - 【請求項２】請求項１において、前記ベース幅は、前記
サイドウォールの幅と略等しいことを特徴とする半導体
装置。 - 【請求項３】請求項１または２において、前記配線はシ
リコンと高融点金属の化合物又は多結晶シリコンからな
ることを特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20774390A JP3237116B2 (ja) | 1990-08-06 | 1990-08-06 | 半導体装置 |
| KR1019910012428A KR100200397B1 (ko) | 1990-07-23 | 1991-07-19 | 반도체장치 및 그 제조방법 |
| US07/818,717 US5281544A (en) | 1990-07-23 | 1992-01-09 | Method of manufacturing planar type polar transistors and combination bipolar/MIS type transistors |
| US08/139,608 US5404043A (en) | 1990-07-23 | 1993-10-20 | Semiconductor devices of the planar type bipolar transistors and combination bipolar/MIS type transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20774390A JP3237116B2 (ja) | 1990-08-06 | 1990-08-06 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29002799A Division JP3317289B2 (ja) | 1999-10-12 | 1999-10-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0499035A JPH0499035A (ja) | 1992-03-31 |
| JP3237116B2 true JP3237116B2 (ja) | 2001-12-10 |
Family
ID=16544802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20774390A Expired - Fee Related JP3237116B2 (ja) | 1990-07-23 | 1990-08-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3237116B2 (ja) |
-
1990
- 1990-08-06 JP JP20774390A patent/JP3237116B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0499035A (ja) | 1992-03-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH038343A (ja) | バイポーラトランジスタとその製造方法 | |
| US5376823A (en) | Lateral bipolar transistor and method of producing the same | |
| KR910000020B1 (ko) | 반도체장치의 제조방법 | |
| JP3237116B2 (ja) | 半導体装置 | |
| US5747374A (en) | Methods of fabricating bipolar transistors having separately formed intrinsic base and link-up regions | |
| JPH0744184B2 (ja) | シリサイド接触を有するバイポーラ半導体デバイスの製造方法 | |
| JP3063122B2 (ja) | 半導体装置およびその製造方法 | |
| JP3317289B2 (ja) | 半導体装置の製造方法 | |
| JP3052347B2 (ja) | 半導体装置及びその製造方法 | |
| JP3309606B2 (ja) | 半導体装置の製造方法 | |
| JP2976513B2 (ja) | 半導体装置 | |
| JP2528559B2 (ja) | ラテラルバイポ―ラトランジスタの製造方法 | |
| JP2615707B2 (ja) | 半導体装置の製造方法 | |
| US5376563A (en) | Method of manufacturing an emitter base self alignment structure | |
| JPH01155660A (ja) | 半導体装置の製造方法 | |
| JP2918248B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP3083542B2 (ja) | バイポーラ型半導体集積回路装置の製造方法 | |
| JP2836393B2 (ja) | 半導体装置およびその製造方法 | |
| JPH07245313A (ja) | バイポーラトランジスタの製造方法 | |
| JPH0521446A (ja) | 半導体装置およびその製造方法 | |
| JPH05308077A (ja) | バイポーラ型半導体装置およびその製造方法 | |
| JPH0824130B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0258230A (ja) | バイポーラトランジスタの製造方法 | |
| JPH04309232A (ja) | バイポーラトランジスタ及びその製造方法 | |
| JPH05102171A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081005 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091005 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |