KR100200397B1 - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

측벽 구성은 평면형 바이폴라 트랜지스터를 포함한 반도체 장치의 제조에 이용되는데, 여기서 측벽 구성의 폭은 평면형 바이포라 트랜지스터의 베이스의 채널 길이를 번갈아 정확히 제어하여 정확히 제어될 수 있다. 이런 기술은 평면형 바이폴라 트랜지스터의 형성된 트랜지스터 콜렉터 및 에미터 영역 사이에 단락 회로를 방지하는 방도를 제공한다. 측벽 구성은 또한 종래 기술의 횡 위치된 구조위에 그런 구조의 고밀도를 갖는 조합 평면형 바이폴라/MIS형 트랜지스터 제조에 이용될 수 있다.

Description

반도체 장치 및 그 제조 방법
제1a 내지 1f도는 본 발명의 구조 및 방법을 설명하기 위한 반도체 장치 제조의 제 1 실시예의 연속적이 단면도.
제2a 내지 2g도는 본 발명의 구조 및 방법을 설명하기 위한 반도체 장치 제조의 제 2 실시예의 연속적인 단면도.
제3a 내지 3f도는 본 발명의 구조 및 방법을 설명하기 위한 반도체 장치 제조의 제 3 실시예의 연속적인 단면도.
제4a 내지 4f도는 본 발명의 구조 및 방법을 설명하기 위한 반도체 장치 제조의 제 4 실시예의 연속적인 단면도.
제5a 내지 5f도는 본 발명의 구조 및 방법을 설명하기 위한 반도체 장치 제조의 제 5 실시예의 연속적인 단면도.
제6도는 제 5f도에 도시된 반도체 장치의 일부의 확대 단면도.
제7도는 조합 MIS형/평면형 바이폴라 트랜지스터를 포함한 반도체 장치의 제6 실시예의 단면도.
제8a 및 8b도는 본 발명의 반도체 장치를 형성하는 와이어링 재질의 와이어링 단부 형태의 예를 도시한 단면도.
제9a 도는 본 발명의 반도체 장치의 소자 구조를 도시한 와이어링 다이어그램.
제9b 및 9c도는 본 발명의 구조 및 방법을 이용함으로써 형성된 2-입력 NOR 회로에 대한 와이어링 다이어그램 및 대응 입력-출력 논리 다이어그램.
제10a 내지 10h도는 본 발명의 구조 및 방법을 설명하기 위한 반도체 장치 제조의 제 7 실시예의 연속적인 단면도.
제11도는 평면형 바이폴라 트랜지스터를 포함한 종래 기술의 반도체 장치의 단면도.
제12도는 조합 MIS/바이폴라 트랜지스터를 포함한 종래 기술의 다른 반도체 장치의 단면도.
* 도면의 주요부분에 대한 부호의 설명
2 : 절연막 3 : 와이어링 도체
4,5,7 : 불순물 확산 영역 9 : 측벽
본 발명은 일반적으로 능동 반도체 장치의 제조 방법 및 구조에 관한 것으로, 특히 반도체 기판 표면의 평면을 따라 형성된 바이폴라 트랜지스터이 제조 방법 및 구조와, 조합 평면 바이폴라/MIS반도체 트랜지스터에 관한 것이다.
반도체 기판 표면의 평면을 따른 형성으로 아래에서 평면형 바이폴라 트랜지스터로서 언급되는 바이폴라 트랜지스터 소자 제조에 이용되는 공지된 방법은 제 1 전도형 불순물 확산부로 형성된 콜렉터 및 에미터 영역을 공간적으로 형성하며, 그 사이의 상기 영역은 제 2 전도형 영역의 베이스 역할을 하는 영역이다. 이런 영역은 기판의 모든 부분이며, 여기서 제 1 도전형의 콜렉터 및 에미터 영역은 제 2 전도형의 표면인 기판의 표면상에 형성된다. 제11도는 n-형 확산 영역(32 및 34)이 예를들어 P 기판(31)내에 형성되는 구조를 도시한 것이다. 확산 영역(32)은 콜렉터 도메인( domain)역할을 하고, 확산 영역(34)은 에미터 도메인 역할을 하며, 그리고 콜렉터 및 에미터 사이의 영역(36)은 트랜지스터 베이스 영역 역할을 한다.
제12도는 반도체 장치의 통상적인 구조를 도시한 것으로, 여기서 MIS형 트랜지스터 및 평면형 바이폴라 트랜지스터는 동일 반도체 기판상의 각 영역내에 형성된다. 제12도에서, MIS 형 트랜지스터는 영역 M에 대해 형성되고, 평면형 바이폴라 트랜지스터는 영역 L에 대해 형성된다. MIS 형 트랜지스터는 얇은 절연막(44)에 의해 기판(41)으로부터 분리된 게이트 전극(43)을 포함한다. 확산된 소스 도메인(45) 및 드레인 도메인(46)은 반도체 기판(41)과 대향한 전도형의 분순물을 이용하여 게이트(43)의 인접 측면상에 형성된다. 평면형 바이폴라 트랜지스터는 LOCOS 막(42)을 절연함으로써 MIS 트랜지스터 M로부터 절연되고, 반도체 기판(41)과 대향한 전도형의 불순물 확산 영역(47)과, 공간을 이룬 두 확산 영역(48 및 49)을 포함하며, 제각기 콜렉터 및 에미터 영역을 포함하며, 불순물 확산 영역(47)내의 반도체 기판(41)의 표면상에 형성된 기판(41)과 같은 도전형을 가진다. 콜렉터 영역(48) 및 에미터 영역(49)사이의 영역(50)은 트랜지스터 베이스 영역이다.
바이폴라 트랜지스터의 전류 증폭율은 트랜지스터 베이스 영역(50)의 폭에 영향을 받음으로써, 바이폴라 트랜지스터의 전류 증폭율 또는 Hfe을 증가시키기 위해 트랜지스터 베이스 영역(50)의 폭을 더욱 작게 할 필요가 있다. 그러나, 트랜지스터의 크기의 소형화로, 트랜지스터 베이스폭의 불일치는 불일치되는 트랜지스터 동작 성질에 현저하게 영향을 준다.
이런 반도체 장치를 제조하는 통상적인 방법에 대하여, 평면형 바이폴라 트랜지스터의 베이스폭은 제 1 전도형 확산층을 형성하는 불순물의 확산으로 결정된다. 환언하면, 평면형 바이폴라 트랜지스터의 베이스폭은 사진석판 공정의 해상력에 대한 제한이 있기 때문에 소형화하기 어렵다. 또한, Hfe 를 증가시켜, 트랜지스터 성능을 높이기 위하여 가열 확산에 의해 제 1 전도형 불순물 확산층을 신장하는 방법은 트랜지스터 제조 공정 동안에 일어나는 혼란으로 쉽게 영향을 받는 경향이 있다. 따라서, 고성능 특성을 가진 평면형 바이폴라 트랜지스터의 소형화는 고산출(Yield)바이폴라 장치에 제공하도록 반복 가능한 방식으로 단일한 전기 성질로 형성될 수 없다.
더우기. 평면형 바이폴라 트랜지스터의 베이프 폭을 변화시키기 위하여, 바람직한 변화를 갖도록 공정 조건을 거의 변화시킬 뿐만 아니라 제 1 불순물형 확산을 형성하는데에 이용한 광 마스크를 변화시킬 필요가 있다.
또한, MIS 형 트랜지스터 및 평면형 바이폴라 트랜지스터가 공통 반도체 기판상에 설치되는 반도체 장치의 경우에, 이런 조합 반도체 장치의 집적 레벨의 증가는 제11도에 도시된 바와 같이 서로 다른형의 트랜지스터가 반도체 기판의 공간 분리부내에 형성되기 때문에 어렵다.
최종으로, 종래 기술의 평면형 바이폴라 트랜지스터에서, 베이스폭은 제 1 전도형의 불순물 확산층의 불순물의 유발로 결정된다. 따라서, 평면형 바이폴라의 베이스폭은 사진석판 기술내에서 성취 가능한 해상도의 제한으로 소형화 하기 어렵다. 또한, 고성능 트랜지스터를 제조할 간소화된 방식으로 Hfe를 증가시키기 위해 열 확산으로 제 1 전도형의 불순물 확산층의 확장은 반도체 공정에 혼란을 가져오는 결과를 갖는다. 따라서, 형성된 소자의 전기적 성질에 대해 불일치로 소형화되거나 더욱 작은 규모, 고용량 평면형 바이폴라 트랜지스터를 제조하기가 어렵다.
본 발명의 목적은 단일한 전기적 성질을 가진 평면형 바이폴라 트랜지스터를 제조하는 방법을 제공하는 데 있어 전술된 문제점을 해소하는 것이다.
본 발명의 다른 목적은 현재 이용 가능한 것보다 소형인 비교될 만큼 평면형 바이폴라 트랜지스터를 제조하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 고 Hfe를 가진 평면형 바이폴라 트랜지스터를 제조하는 방법을 제공하는 것이다.
본 발명에 따르면, 마이크로-바이폴라 트랜지스터는, 인접 배치되지만 초기 형성된 측벽 아래에 위치된 서로 다른 전도형 불순물 확산 영역을 형성함에 있어 측벽 기술을 사용함으로써 단일한 동작 파라미터로 크기의 소형화를 통해 우수한 제어로 형성될 수 있다.
본 발명의 방법에 의해 형성된 반도체 장치는 와이어링을 가진 평면형 바이폴라 트랜지스터 구조나, 한부분에서 제 1 전도형 반도체 기판 위에 형성되고, 다른 부분에서는 절연막위에 형성된 도체와, 형성된 와이어링의 최소한 하나의 인접한 측 표면상에 형성된 절연막으로 이루어진 측벽을 포함하고 있다. 제 2 전도형의 베이스 영역은 콜렉터 영역을 구성하는 반도체 기판내의 와이어링 아래에 형성된 제 1 전도형의 확산 영역과, 에미터 영역을 구성하는 베이스 영역의 대향측상에 형성된 제 1 전도형의 확산 영역을 가진 와이어링에 인접한 절연 측벽 아래에 형성된다. 이런 형의 측벽 구조로, 평면형 바이폴라 트랜지스터의 베이스 영역은 트랜지스터 전기 성질과 동작 특성을 희생시키지 않고 더욱 좁게 제조될 수 있다.
더우기, 본 발명의 방법에 의해 형성된 반도체 장치는 종래 기술의 횡 위치된 구조보다 더 고밀도를 갖는 조합 평면형 바이폴라/MIS형 트랜지스터의 복잡한 형성에 제공할 측벽 기술의 사용을 포함한다.
본 발명에 따른 방법은 아래와 같은 잇점 및 결과를 제공한다. 첫째로, 트랜지스터의 베이스 영역이 단일하고 반복 가능한 식으로 형성될 수 있는 측벽 구성 형태로 본 발명의 트랜지스터 베이스 형성 기술을 이용함으로써 종래 기술에서는 불가능한 평면형 바이폴라 트랜지스터에 대한 고밀도를 가지고, 더욱 소형화된 반도체 장치를 실현시킬 수 있다. 베이스폭이 감소될 수 있거나 어떤 품목이 소형화될 수 있으므로, Hfe 가 종래 기술의 통상적인 방법으로 형성된 평면형 바이폴라 트랜지스터의 것보다 더 큰 2-폴트(fold)이상인 고성능 트랜지스터를 형성할 수 있다. 베이스폭이 측벽폭에 의해 제어되기 때문에, 트랜지스터 Hfe 성질을 제어하기가 비교적 쉽고, 또한 측벽 형성의 정확한 제어에 의해 양호하게 제어되는 Hfe성질을 수정할 수 있다.
조합 평면형 바이폴라/MIS 형 트랜지스터를 포함한 반도체 장치의 형성에 관해, 완성된 반도체 장치의 크기가 종래 기술의 크기보다 1/3 내지 1/10 만큼 감소되어, 고집적 반도체 장치를 형성하도록 기판상의 더욱 복잡한 영역내에 두 반도체 소자를 형성할 수 있다. 더우기, 평면형 바이폴라형 트랜지스터의 베이스폭과 MIS형 트랜지스터의 채널 길이가 와이어링의 단부에서 에칭함으로써 형성된 와잉어링 재질의 엷은 부분의 폭과 측벽폭에 의해 제어되기 때문에, Hfe 및 β와 같은 트랜지스터 성질의 수행을 조정하기가 쉽고, 또한 에치된 막두께와 같은 에칭의 정도와, 측벽 구조를 형성하는 형태를 변화시킴으로써 정확한 제어를 통해 그런 수행을 변화시킬 수 있다.
특히, 본 발명의 방법하에, 단일한 반복으로 측벽 크기를 형성할 수가 있기 때문에, 발생된 완성된 트랜지스터 성질은 반도체 장치를 통해 단일하게 될 수 있다.
이하, 첨부된 도면을 참조로하여 본원 명세서를 더욱 상세히 설명하기로 한다.
본 발명을 이루는 방법 및 구조는 제 1 실시예(제1a 내지 1f도), 제 2 실시예(제2a 내지 2g도), 제 3 실시예(제3a 내지 3f도), 제 4 실시예(제 4a 내지 4e도), 제 5 실시예(제5a 내지 5f도), 제 6 실시예(제7도) 및 제 7 실시예(제10a 내지 10h도)를 참조로 설명된다. 설명을 위한 이런 실시예의 설명이 평면형 바이폴라 npn 트랜지스터의 반도체 장치의 경우에 관한 것이지만, 방법은 평면형 바이폴라 pnp 트랜지스터에 동일하게 적용할 수 있다.
제1a도에서, 평면형 바이폴라 트랜지스터의 제 1 실시예가 설명된다. 첫째로, 능동 소자 분리 절연 또는 LOCOS 막(2), 예를들어 1mm의 두께를 가진 실리콘 산화물과, 능동 소자 영역(1A)은 예를들어 1x1016cm-3의 농도로 인광 물질로 확산되는 n형 전도 불순물을 가진 실리콘 단결정 기판과 같은 제 1 전도형의 반도체 기판(1)상에 형성된다. 영역(1A)은 통상적인 에칭 기술을 이용하여 막(2)의 선택적인 에칭에 의해 형성된다. 그후, 제1b도에 도시된 바와 같이, 와이어링 또는 도체(3)는 와이어링(3)의 일부가 기판(1)의 능동 영역 표면(1a)과 접촉하도록 통상적인 사진 석판술 및 에칭 기술을 이용하는 일부의 반도체 기판(1) 및 산화막(2)상에 형성된다. 와이어링(3)은 1x1021cm-3의 농도로 인광물질로 확산되고, 4000Å의두께를 가진 다결정 실리콘막으로 이루어진다. 도체(3)는 또한 다결정 실리콘 대신에 티타늄 또는 텅스텐, 또는 금속/다결정 실리콘의 다수층과 같은 금속, 예를들어 고 용융점 금속일 수 있다.
제1c도에서, 제 2 전도형 불순물 확산층(4)은 제 1 전도형의 반도체 기판(1)내에 형성된다. 영역(4)은 5x1014cm-2의 농도로 실리콘 기판내에 붕소의 이온 이식에 의해 예비되며, 그후 p 형 불순물 확산은 열 처리와동시에 약 0.6mm내지 1mm의 확산폭으로 형성된다. 이런 열처리 공정은 두 확산 영역(4 및 5)을 동시에 형성하며, 여기서, 이온 이식된 p형 영역(4)은 도체(3)에 의해 커버되거나 보호된 영역을 제외하고 능동 소자 영역(1A)과 자기 매칭하며, 평면형 바이폴라 트랜지스터의 콜렉터 영역인 n형 영역(5)은 와이어링(3)에서의 불순물 확산으로부터 형성된다.
그후, 0.5㎛실리콘 산화막은 CVD를 이용한 전체 반도체 표면상에 형성된다. 이는 제1d도에 도시된 바와 같이 도체(3)의 측 표면위에 절연측벽(6A 및 6B)을 형성하도록 반응 이온 에칭(RIE)과 같은 선택 적인 비등방성 에칭으로 후행된다. 침전막의 두께가 약 6000Å일 경우, 비등방성 에칭에 의해 형성된 측벽(6A,6B)의 폭은 약 3000Å일 수 잇다.
그후, 제1e 도에 도시된 바와 같이, 제 1 전도형 불순물 확산 영역(7)은 형성된 측벽(6A)에 인접한 확산층(4)내에 형성된다. 이는 마스크된 영역 형성 확산 영역(7)을 통해 포토레지스터 마스크 및 사진 석판 기술과 이온 이식제, 예들들어 5x1015cm-2에서 이식된 비소의 사용으로 성취된다. 열처리로, n형 불순물 확산 영역(7)은 0.2mm의 깊이로 형성된다. 따라서, npn형 평면형 바이폴라 트랜지스터는 콜렉터 도메인 역할을 하는 도체(3)아래의 실리콘 기판(1)의 표면상에 형성된 제 1 전도형 불순물 확산 영역(5), 에미터 도메인 역할을 하는 제 1 전도형 불순물 확산 영역(7)과, 트랜지스터 베이스 영역 역할을 하는 측벽(6A)아래의 좁은 확산폭(8')으로 이루어진 제 2 전도형 불순물 확산 영역(4)내의 좁은부분(8)을 포함한다. 평면형 바이폴라 트랜지스터는 절연층(10)의 형성과, 금속 전극(11 내지 13), 즉 콜레터 전극(11), 에미터 전극(12) 및 베이스 전극(13)의 침전을 통해 형성하도록 선택적인 에칭으로 완성된다. 양호한 오옴 접촉을 위해, P+ 영역(9)은 베이스 전극(13)에서 형성된다.
제 1 실시예의 경우의 방법을 이용함에 있어서, 도체(3)와 제 1 전도형 영역(5)사이의 확산 깊이가 클 경우에, 이런 제 1 전도형 확산 영역(7)은 또한 측벽(6A)아래에 형성된다. 더우기. 트랜지스터의 베이스 폭(8')이 측벽 (6A)아래의 확산 영역(5 및 7)의 연장으로 지극히 좁게 될 경우에, 단락 회로는 형성된 트랜지스터 콜렉터 및 에미터 사이에서 설정될 수 있다. 이런 상황을 방지하기 위하여, 도체(3)내의 제 1 전도형 불순물 농도와 불순물 확산 조건을 제어할 필요가 있다. [이런 조건이 무엇인가? 우리는 미합중국 가능요건을 알 필요가 있다.]
제2a 내지 2g도는 제 1 실시예와 관련하여 설명된 바와 같이 본 발명의 제조 방법에 대해 제 2 실시예를 도시한 것이다. 따라서, 동일 부호를 가진 동일 부품과, 제 2 실시예의 평면형 바이폴라 트랜지스터 제조에 사용된 단계는 아래 기술에서 수정된 바와 같다. 반도체(1) 및 능동 소자 영역(1A)위에 소자 분리 절연 영역(2)을 형성한 후, 엷은 절연막(14)은 제 2a도에 도시된 바와 같이 열 산화로 능동 소자 영역 표면(1A)상에 형성된다. 예로서, 약 400Å의 두께를 가진 실리콘 산화막은 산호 기압에서 약 900℃의 온도로 열처리에 의해 표면(1A)상에 형성된다. 다음 단계에서, 이런 엷은 절연막(14)은 제2b도에 도시된 바와 같이 표면(1A)을 노출하는 노출된 영역(17)을 유발시키는 통상적인 사진 석판 마스킹 및 에칭 기술에 의해 부분적으로 제거된다. 이는 제2c도에 도시된 바와 같이 노출된 영역(17)과 일부의 산화막(14) 및 LOCOS(2)을 커버하는 도체(3)의 형성에 따른다. 그때, 제 2 및 1 전도형 확산 영역(4 및 5)이 기판(1)내에 형성된 후(제2d 도), 제 1 실시예의 경우에서 전술된 바와 같이 전도층(3)상의 측벽(6A, 6B)에 형성된다(제2e도). 그후, 엷은 절연막(14)은 일부의 도체(3) 및 측벽(6A)아래에 엷은 산화물 막부(18)를 남겨두고 표면(1A)으로부터 제거된다. 그때, 제 1 전도형 영역(7)은 제2f도에 도시된 바와 같이 열 확산으로 형성된다.
제 1 실시예에서, 트랜지스터의 베이스폭(8')이 측벽(6)아래에서 두 확산 영역(5 및 7)의 연장으로 지극히 좁아질 경우, 단락 회로는 형성된 트랜지스터 콜렉터 및 에미터 영역(5 및 7)사이에서 일어날 수 있다. 그런, 제 2 실시예의 경우에, 형성된 베이스폭은 영역(5)을 형성한 도체(3)로부터 불순물 확산의 결과로서 길이가 너무 짧게 되는데, 그 이유는 서로 직접 접촉하는기판(1) 및 도체(3)의 부분은 엷은 산화막 부분(18)에 의해 측벽(6A)으로부터 분리되기 때문이다. 따라서, 도체(3)내의 제 1 전도형 불순물 농도와 불순물 확산 조건의 조심스런 제어가 그렇게 급박하지는 않다.
제3a 내지 3f도에서 설명된 제 3 실시예는 제1a 내지 1f도의제 1 실시예와 관련하여 설명된 바와 같은 식으로 형성된다. 따라서, 동일 부호를 가진 동일 부품과, 제 3 실시예의 평면형 바이폴라 트랜지스터의 제조에 이용된 단계는 아래에 기술되는 바와 같이 수정된 바와 같다. 제 3 실시예에서, 반도체 기판(1)은 제 2 전도형임으로써, 제 1 실시예에서 이용된 바와 가이 제 2 전도형 불순물 이온의 이온 이식 확산 영역(4)을 준비할 필요없이 베이스 영역(8)을 형성할 수 있다. 따라서, 영역(7)의 선택적 이온 이식후에, 열확산은 제 1 전도형의 확산 영역(4 및 7)을 동시에 형성하도록 열처리에 의해 수행된다.
제4a 내지 4e도에서 설명된 평면형 바이폴라 트랜지스터의 다른 형태의 제 4 실시예를 참조하면, 제4a도에서, 소자 분리 절연막(2) 및 능동 소자 영역(1A 및 1B)은 예를들어 1x1016cm-3의 농도에서 실리콘 단결정 기판내로 확산된 p형 전도 불순물 붕소를 제 2 전도형의 반도체 기판(1')상에 형성된다. 소자 분리 절연막(2)은 약 1mm의 두께를 갖sms다. 영역(1A 및 1B)은 통상적인 에칭 기술을 이용하여 막(2)의 선택적인 에칭으로 형성된다. 그후, 제3b도에 도시된 바와 같이, 와이어링 도체(3)는일부분이 기판(1)의 능동 영역 표면(1A)과 접촉하도록 통상적인 사진석판 및 에칭 기술을 이용하여 일부분의 반도체 기판(1') 및 산화막(2)상에 형성된다. 도체(3)는 4000Å의 두께를 가진 다결정 실리콘 막으로 이루어지고, 1x1021cm-3의 농도에서 인광물질로 확산되지만, 본 실시예로, 어느 하나의 제 1 전도형 불순물 또는 제 2 전도형 불순물이 포함될 필요가 없다. [이것은 무엇을 의미합니까?] 도체(3)는 또한 다결정 실리콘 대신에 티타늄 또는 텅스텐과 같은 고 용융점 금속이나, 금속/다결정 실리콘의 다수층일 수 있다.
그다음, 제4c도에 도시된 바와 같이, 약 0.5㎛의 두께를 가진 실리콘 산화막은 통상적인 CVD에 의해 반도체 기판(1)의 전체 표면위에 형성된다. 이는 제4c도에 도시된 바와 같이 도체(3)의 측 표면위에 절연 측벽(6A 및 6B)을 형성하도록 반응 이온 에칭(RIE)과 같은 선택적인 비등방성 에칭에 선행한다. 침전막의 두께가 약 6000Å일 경우, 비등방성 에칭에 의해 형성된 측벽(6A,6B)의 폭은 약 3000Å일 수 있다. 그후, 제4d도에 도시된 바와 같이, 베이스 전극(13)을 형성하기 위한 레지스트 마스크(16)로 능동 영역(1B)을 마스크한 후, 제 1 전도형의 불순물(15)의 이온 이식제는 성취된다. 그때, 포토레지스트 마스크(16)는 제거되고, 열 처리는 제 1 전도형 불순물이 불순물 확산 영역(5)을 형성하는 도체(3) 아래의 반도체 기판(1) 및 도체(3)내로 확산되게 수행되며, 상기 영역(5)은 또한 측벽(6A)아래로 약간 연장하고, 트랜지스터의 콜렉터 도메인 역할을 한다. 동시에 , 제 1 전도형 불순물 확산 영역(7)은 측벽(6A)에 인접하고, 그에 약간 아래에 있는 기판(1)의 능동 소자 영역(1A)내에 형성되며, 트랜지스터의 에미터 도메인 역할을 한다. 형성된 콜렉터 및 에미터 사이의 완성된 영역은 트랜지스터 베이스(8) 역할을 한다.
본 발명의 방법에 따르면 측벽(6A)의 폭의 변화는 측벽(6A)을 형성하도록 비등방성 드라이 에칭에 의해 연속 에치된 초기 형성된 절연막의 막 두께를 변화시킴으로써 성취될 수 있음을 알 수 있다. 전술한 실시예에서, 측벽 3000Å의 폭은 6000Å의 정도에서 에칭으로 형성된다. 이때에 제 1 전도형 불순물 확산 영역(7)에 의해 형성된 좁게된 제 2 불순물 확산층의 영역, 즉 베이스 영역(8)의 쪽(8')은 약 2000Å이다. 다른 한편, 약 8000Å의 절연막은 비등방성 에칭을 통해 에치될 시에, 2000Å이 된다. 측벽에 의해 형성된 제 1 전도형 불순물 확산층은 측벽이 3000Å의 폭을 가질시보다 도체(3)의 방향으로 더 연장한다. 따라서 베이스(8)의 폭(8')은 약 1000Å으로 감소한다. 따라서, 트랜지스터의 용량을 결정하는 Hfe가 예정된 폭의 측벽(6A)에서 발생한 형성된 산화막의 두께의 제어로 베이스 채널(8')의 폭의 형성을 통해 정확한 제어에 의해 본 발명의 제조 방법으로 쉽게 제어될 수 있다.
제5a 내지 5f도에서 설명된 제 5 실시예는 전술한 실시예, 특히, 제2a 내지 2f도의 제 2 실시예와 관련하여 설명된 것과 유사한 식으로 형성된 평면형 바이폴라 트랜지스터를 포함한다. 따라서, 동일 부호를 가진 동일 부품과, 제 5 실시예의 평면형 바이폴라 트랜지스터의 제조에 이용된 단계는 아래 기술에서 수정된 바와 같다. 제5a도로 개시하는 제 5 실시예에서, 약 1mm의 두께를 가진 실리콘 산화막으로 이루어진 소자 분리 절연 또는 LOCOS 막(2)과 능동 소자 영역(1A)은 예를들어 1x1016cm-3의 확산 농도를 가진 인광 물질을 갖는 n형 불순물 도프된 실리콘 단결정 기판을 제 1 전도형의 반도체 기판(1)상에 형성된다. 그후, 약 300Å의 두께를 가진 실리콘 산화물의 엷은 절연막(14)은 산소 기압내에서 열 처리로 능동 소자 영역(1A) 및 기판 표면위에 형성된다. 다결정 실리콘 막으로 이루어진 도체(3)는 그때 통상적인 사진 석판 및 에칭 기술을 사용한 엷은 절연막(14)위에 형성된다. 폴리 실리콘 도체(3)는 예를들어 약 400Å두께를 가지고, 불순물로 확산되어, 바람직한 전도 레벨을 제공한다. 다른 한편, 도체(3)는 선택적으로 몰리브뎀 또는 텅스텐이나 실리콘 성분과 같은 고용융점 금속과, 다결정 실리콘 대신에 고용융점 금속일 수 있다.
그후, 제5b도에 도시된 바와 같이, 확산 영역(4)은 제 2 전도형의불순물 이식제로 이루어진 기판(1)내에 형성된다. 예로서, 확산 영역(4)은 통상적인 열 처리로 약 0.6mm 내지 1mm의 확산 깊이에 5x1014cm-2의 농도에서의 p형 전도하는 붕소로 이식될 수 잇다. 이온 이식제가 도체(3) 또는 소자 분리 절연막(2)아래의 기판(1)의 영역내에서 유효하지 않으므로, 영역(4)은 그의 경계점을 매치하는 능동 영역(1A)위에 형성된다. 이는 제5c도에서 기판(1)의 전체 표면위에 절연막(6)의 형성, 예를들어 0.5㎛ 실리콘 산화막의 CVD 침전에 선행한다. 절연막(6)의 측벽(6A)은 그때 막(6)의 비등방성 에칭, 예를들어 RIE를 사용함으로써 도체(3)의 측면상에 형성된다. 드라이 에칭은 막(6)을 제거할 뿐만 아니라 영역(1A)내에서 상기 막 아래에 놓인 엷은 막(14)도 제거한다. 특히, 막(6)의 막 두께가 약 6000Å일 경우, 비등방성 에칭은 약 3000Å의 측벽 폭을 제공할 수 있다.
측벽(6A)의 형성후에, 포토레지스트 마스크(16)는 제5d도에 도시된 바와 같이 일부의 능동 소자 영역(1A)을 노출시키는 통상적인 사진 석판 기술에 의해 기판상에 형성된다. 그때, 제6e도에 도시된 바와 같이, 제 1 전도형의 확산 영역(7)은 측벽(6)에 인접한 제 2 전도형 확산 영역(4)의 표면(1A)부내에 형성된다. 확산 영역(7)은 n형 불순물 확산 영역(4)을 형성하도록 5x1015cm-2의 농도에서 비소의 이온 이삭제에 의해 형성되며, 열처리를 통해 기판(1)내의 약 0.2mm의깊이로 확산된다. 따라서, npn형 평면형 바이폴라 트랜지스터는 콜렉터 도메인 역할을 하는 도체(3)아래의 n형 실리콘 기판(1), 에미터 도메인 역할을 하는 n형 불순물 확산 영역(7)과, 트랜지스터 베이스 역할을 하는 측벽(6A)아래의 좁은 확산 채널(8')을 포함한 영역(8)으로 형성된다. 제5f도에 도시된 바와 같이, npn 평면형 바이폴라 트랜지스터는 절연층(10)의 형성후, 금속 전극(11 내지 13), 즉 콜렉터 전극(11), 에미터 전극(120 및 베이스 전극(13)의 부착을 위해 바이어스를 형성하도록 선택적인 에칭으로 완성된다. 양호한 오옴 접촉을 위해, p+영역(9)은 베이스 전극(13)에서 형성되고, n+영역(19)은 콜렉터 전극(11)에서 형성된다.
본 발명의 반도체 장치 제조 방법은 측벽(6A)을 형성하도록 비등방성 드라이 에칭으로 에칭된 절연막의 막두께를 변화시킴으로써 측벽(6A)의 폭의 변형의 선-융용(pre-application)의 능력을 갖는다. 측벽 두께의 그런 변형은 제6도에서 설명된다. 상기 실시예에서, 3000Å폭의 측벽은 6000Å정도의 두께를 가진 산화층을 비등방 에칭함으로서 형성된다. 제 2 불순물 확산 영역(4)내에 형성된 완성된 좁은 채널 영역(8')은 대략 8000Å두께이며, 그후 비등방성 에칭을 통해 에치되며, 측벽(6A)의 폭은 (6A)로 표시된 바와 같이 약 2000Å으로 감소된다. 더우기, 확산 영역(7)은 점선(7')으로 표시된 바와 같이 도체(3)의 방향으로 더 연장한다. 그에 따라 베이스 영역(8)의 채널쪽은 (8)로 표시된 바와 같이 대략 2000Å으로 감소된다. 따라서, 트랜지스터의 용량을 결정하는 Hfe 는 본 발명의 방법에 따라 측벽(6A)의 폭을 제어함으로써 정확히 제어될 수 있다.
MIS 형 트랜지스터 및 평면형 바이폴라 트랜지스터이 조합으로 이루어진 반도체 장치의 제 6 실시예를 설명한 제7도를 참조하면, 선행 실시예의 부품에 대응하는 제7도의 부품은 동일 부호를 갖는다. 능동 소자 영역(1A) 및 소자 절연 영역(2)은 제 1 전도형의 반도체 기판(1)의 표면상에 형성된다. 도체(3)는 그때 전술한 제 5 실시예와 관련하여 전술된 바와 같은 식으로 일부의 능동 영역(1A)내의 엷은 절연막(14)위에 형성된다. 도체(3)의 단부(3')는 제7도에 도시된 바와 같이 막 두께가 더욱 엷게 된다. 제 2 전도형으로 이루어진 불순물 확산 영역(4)은 영역(1A)내에 형성되어 반도체 기판(1)내의 엷은 막 도체(3)아래로 횡 연장한다. 더우기, 제 1 전도형으로 이루어진 불순물 확산 영역(7)은 확산 영역(4)내에 형성되어, 일부의 엷은 막 도체(3)아래로 횡 연장한다. 확산 영역(4)은 확산 영역(7)보다 더 깊은 깊이에 제공된다. 제 1 전도형의 불순물 확산 영역(7)과 제 1 전도형의 반도체 기판 영역(1B) 사이의 말단(distal) 폭(8')은 도체(3)의 엷은 부(3')아래의 가장 좁은 범위를 갖는다. 따라서, 평면형 바이폴라 트랜지스터의 Hfe는 불순물 확산 영역(4)내에 형성된 불순물 확산 영역(7)에 의해 형성된 베이스폭(8')에 의해 제어된다. 제7도에서, 도체(3)의 엷은 막부(3')는 그와 정렬되도록 형성된 절연막으로 이루어진 측벽(6A)을 포함한다. 절연 측벽(6A)은 전술된 바와 같은 식으로 형성된다.
전술한 구조는 조합 평면형 바이폴라 트랜지스터/MIS 트랜지스터이다. 반도체 장치는 npn 바이폴라 트랜지스터를 포함하는데, 여기서, 제 1 전도형의 기판(1)은 콜렉터 도메인 역할을 하고, 제1 전도형의 불순물 확산 영역(7)은 에미터 도메인 역할을 하고, 제 2 전도형의 불순물 확산 영역(4)은 트랜지스터 베이스 역할을 한다. 또한, 구조는 MIS 형 n채널 반도체 장치인데, 여기서, 도체(3)의 엷은 부(3')는 게이트이고, 제 1 전도형의 반도체 기판(1)은 드레인 도메인이며, 제 1 전도형의 불순물 확산 영역(7)은 소스 도메인이며, 그리고 제 2 전도형의 불순물 확산 영역(4)은 기판 역할을 한다.
제7도에서, 동일 구조를 함께 사용하는 조합 평면형 바이폴라/MIS형 반도체 장치의 반도체 장치의 전극 A,B,C 및 D 은 MIS 게이트 전극 A, 바이폴라 콜렉터/MIS드레인 전극, B 바이폴라 베이스/MIS 기판 전극 C 와 바이폴라 에미터/MIS 소스 전극 D이다.
더우기, 게이트 전극 A 역할을 하는 도체 단부(3')의 형태는 제8a 및 8b도에 설명된 바와 같은 다른 지리학적 형태를 갖출 수 있다. 제8a 에서, 단부의 표면은 오목하게 된다. 제8b도에서, 단부(3')의 차단형은 반원형이다.
제9a 도는 제7도의 반도체 장치에 대한 전기 회로 다이어그램이다. 제9b도는 듀얼 입력 NOR 회로 역할을 할 제7도의 장치의 구성에 대한 전기 회로 다이어그램이며, 제9c도는 제9b도의 회로에 대한 논리표이다. 제 9b도의 회로는 바이폴라 트랜지스터의 콜렉터가 MIS 트랜지스터의 드레인으로부터 절연되도록 기판(1)내에서 절연되는 제9a도의 회로와 다른다. 더우기, 바이어스 저항은 바이폴라 콜렉터에 대한 기판(1)내에 형성된다. 따라서, 본 발명의 바이포라/MIS조합 트랜지스터 장치는 1/3 내지 1/10의 영역을 취하는 간단한 회로 구성내에 쉽게 형성될 수 있으며, 제12도에서 설명된 종래 기술의 이용에 필요한 영역은 고집적 용량을 유발시킨다.
제7도에서 설명된 반도체 장치 형성 방법은 제 7 실시예를 타나내는 제10a 내지 10h도와 관련하여 설명된다. 제10a도에서, 1mm의 두께를 가진 실리콘 산화막으로 이루어진 소자 분리 절연막(2)과 능동 소자 영역(1A)은 예를들어 실리콘 단결정 기판내의 인광물질의 1x1010cm-3농도로 이루어진 n형 전도 불순물인 제 1 전도형의 반도체 기판(1)상에 형성된다. 그후, 300Å의 두께를 가진 실리콘 산화막으로 이루어진 엷은 층 절연막(14)은 기판(1)위에 형성된다. 그후, 제10b도에 설명된 바와 같이, 도체막(3)은 엷은 절연막(14)위에 형성된다. 예로서, 도체 막(3)은 약 4000Å의 두께를 가진 다결정 실리콘 막이고, 농도 1x1220cm-3로 확산된 인광 물질로 이식된다. 다결정 실리콘에 대한 대안으로서, 몰리브뎀 또는 텅스텐과 같은 고용융점 금속이나, 그런 고용융점 금속 및 다결정 실리콘으로 이루어진 부품은 도체(3)로서 사용될 수 있다. 그러나, 전도 재질이 알루미늄과같은 저용융점 금속으로 주로 이루어져 사용될 경우, 불순물 확산 영역이 반도체 기판(1)내에 형성된 후에 연속적인 고온 처리될 수 없으므로 주위가 요구된다.
그 후, 통상적인 사진 석판 및 에칭 기술을 이용하는 제10c도에 도시된 바와같이, 도체막(3)은 선정된 장소내에 와이어링을 형성하도록 부분적으로 에칭된다. 에칭 완료는 예를들어 500Å의 두께를 가진 엷은 에칭 도체부를 남겨두고, MIS게이트 전극이 형성될 경우 막(3)의 부분(3)을 마스킹한다. 제10d도를 참조로, 제 2 전도형의 불순물 확산 영역(4)은 잔여 엷은 도체(3) 아래에서 능동 소자 영역(1A)내의 반도체 기판(1)내에 형성된다. 이는 약 0.6mm 내지 1mm의 깊이를 가진 p형 불순물 확산 영역(4)의 형성 및 확산을 가져오도록 열처리로 5x1014cm-2의 농도에서 붕소를 불순물의 실리콘 기판(1)으로 이온 이식제에 의해 수행된다. 이런 공정을 수행함에 있어, 불순물 확산 영역(4)은 도체(4)와 소자 분리 절연막(2) 아래의 영역내의 실리콘 기판(1)내로 이온 이식되지 않으므로 자체 정렬된다. 이런 점에서, 능동 영역(1B)은 불순물의 주입이 이런 영역내에서 영역(4)의 이식 동안 일어나지 않도록 포토레지스트로 마스크 된다.
그 다음, 제10e도에 도시된 바와 같이, 절연막(6)은 반도체 기판(1)의 전체 표면위에 형성된다. 예로서, 막(6)은 약 0.5㎛의 두께를 가진 실리콘 산화막이고, 통상적인 CVD에 의해 형성된다. 절연막(6)의 측벽(6A)은 반도체 기판의 전체 표면위에 비등방성 드라이 에칭, 예를들어 RIE 를 사용한 도체(3)의 측면상에 형성된다. 예로서, 측벽(6A)의 폭은 6000Å의 정도상에 에치되도록 막(6)에 대해 두께를 제공하여 3000Å의 정도에서 정해질 수 있다. 이런 비등방성 에칭을 수행한 후, MIS 형 반도체 장치의 게이트 전극을 포함하는 엷은 도체부(3')는 마스크 역할을 하는 측벽(6A)에 도체의에 칭후에 남은 엷은 도체 재질을 에칭함으로써 제10f도의 측벽(6A)아래에서 자체 정렬된 식으로 형성된다. 엷은 도체 재질의 에칭은 다결정 실리콘 또는 실리사이드가 도체 재질인 경우에 프론 가스를 사용한 드라이 에칭으로 성취될 수 있다.
제10g도에 도시된 바와 같이, 제 1 전도형의 불순물 확산 영역(7)은 그때 포토레지스트 마스크 및 통상적인 사진 석판 기술을 이용한 측벽(6A)에 인접한 영역내의 기판(1)내의 불순물 확산 영역(4)내에 형성된다. 본 실시에에서, n형 불순물 확산층(6)은 비소의 5x1015cm-2이온 이식후에 열 처리로 0.2㎛의 두께로 형성된다. 최종으로, 제10h도에 도시된 바와 같이, 접촉 확산(9 및 19)은 영역(4) 및 기판(1)에 대한 접촉을 위해 통상적인 방식으로 형성된다.
본 발명의 반도체 장치는 절연막이 측벽(9)을 형성할 시에 비등방성 에칭으로 에치되는 막 두께를 변화시킴으로써 측벽(9)의 폭을 변화시킬 수 있음을 전술한 실시예로부터 알 수 있다. 전술된 실시에에서, 측벽 3000Å 두께는 600Å의 정도로 에칭함으로써 형성된다. 제 1 전도형의 불순물 확산층으로부터의 측면형 바이폴라의 베이스폭과, 이때에 형성된 MIS형 트랜지스터의 채널폭은 약 4000Å이다. 한편, 절연막이 비등방성 에칭으로 8000Å의 정도에서 에치될시에, 측벽(9)의 폭은 2000Å이다. 마스크로서 측벽과 형성된 제 1 전도형 불순물 확산층은 신장하여, 베이스폭 및 채널폭은 3000Å이된다. 즉, 본 발명의 반도체 장치의 구조에 따라, 트랜지스터 용량과 MIS형 트랜지스터의 베타를 결정하는 바이폴라 트랜지스터의 Hfe 로서 도시된 반도체 장치의 용량을 쉽게 제어할 수 있다.
MIS형 반도체 장치의 게이트 전극을 형성하는 방법으로서 측벽을 이용하는 방법의 성공적인 단계를 도시한 실시예에 의해 기술되었지만, 제8a 또는 8b도에서와 같은 형태를 가진 게이트 전극의 에칭 방법을 변화시킴으로써 또한 수행될 수 있다.
npn형 평면형 바이폴라 및 n 채널 MIS형 트랜지스터가 완전히 함께 형성된 반도체 장치를 실시예로서 전술되었지만, pnp형 평면형 바이폴라 및 p 채널 트랜지스터가 각 사용된 불순물의 도전형을 변화시킴으로써 완전히 함께 사용되는 반도체 장치를 형성하는 것은 본 분야의 숙련자에게는 명백하다.
본 발명이 다수 특정 실시예와 관련하여 기술되었지만, 본 분야의 숙련자는 전술한 기술에 비추어 다양하에 수정 및 변경을 이행할 수 있다. 예를들면, 상기 실시예와 관련하여 불순물 확산 공정의 순서를 변화시킬시에, 본 발명의 목표는 순서가 이루어지는 공정이 동일하게 되는 한 성취될 수 있다. 따라서, 여기서 기술된 본 발명은 첨부된 청구범위의 정신 및 범주내에서 다양하게 수정, 대안, 응용 및 변형이 가능하다.

Claims (21)

  1. 서로 다른 전도형의 불순물 확산층의 접합부가 반도체 기판의 평면을 따라 형성되는 바이폴라형의 반도체 장치 제조 방법으로서, 절연막으로 이루어진 소자 분리 영역과 상기 소자 분리 영역 외부의 능동 소자 영역을 반도체 기판상에 형성하는 단계, 와이어링 층의 주 성분이 제 1 전도형을 디스플레이하는 다결정 실리콘 함유 불순물인 와이어링 층을 상기 반도체 기판상에 형성하는 단계, 최소한 한 파트가 능동 소자 영역과 접촉한 일부를 갖도록 사진 석판 기술 및 에칭 기술로 와이어링으로써 상기 와이어링층의 필요부를 남겨두는 단계, 상기 와이어링이 상기 반도체 기판상에 형성되지 않는 일부의 능동 소자 영역내에 제 2 전도형 불순물 확산층을 형성하는 단계, 상기 와이어링과 접촉한 반도체 기판의 능동 소자 영역내로 상기 와이어링부터 제 1 전도형을 디스플레이하는 불순물을 확산함으로써 상기 와이어링 아래에서 상기 반도체 기판내에 제 1 전도형 불순물 확산층을 형성하는 단계, 상기 와이어링의 측면상에 절연막으로 이루어진 측벽을 형성하는 단계와, 상기 제 2 전도형 불순물 확산층 표면에서 상기 측벽에 인접한 영역내에 제 1 전도형 불순물 확산층을 형성하는 단계로 이루어지는 바이폴라형의 반도체 장치 제조 방법.
  2. 제1항에 있어서, 상기 측벽의 폭은 상기 측벽의 형성동안 드라이 에칭에 의해 에치된 막 두께를 변화시킴으로써 제어되는 바이폴라형의 반도체 장치 제조 방법.
  3. 서로 다른 전도형의 불순물 확산층의 접합부가 반도체 기판의 평면을 따라 형성되는 바이폴라형의 반도체 장치 제조 방법으로서, 절연막으로 이루어진 소자 분리 영역과, 능동 소자 영역을 반도체 판상에 형성하는 단계, 능동 소자 영역 표면상에 엷은 절연막을 형성하는 단계, 일부의 상기 엷은 절연막을 제거함으로써 반도체 기판의 표면을 노출시키는 단계, 와이어링 층의 주 성분이 제 1 전도형을 디스플레이하는 다결정 실리콘 함유 불순물인 와이어링층을 상기 반도체 기판상에 형성하는 단계, 능동 소자 영역의 표면이 노출되는 경우에 최소한 부분이 반도체 기판과 접촉한 일부와, 상기 엷은 절연막을 오버라이드(override)한 인접부를 갖도록 사진 석판 기술 및 에칭 기술로 와이어링으로서 상기 와이어링층의 필요부를 남겨두는 단계, 상기 와이어링이 상기 반도체기 판상에 형성되지 않는 일부의 능동 소자 영역내에 제 2 전도형 불순물 확산층을 형성하는 단계, 반도체 기판 및 상 기와이어링이 접촉하는 부분을 통해 반도체 기판의 능동 소자 영역내로 상기 와이어링부터 제 1 전도형을 디스플레이하는 불순물을 확산함으로써 상기 와이어링 아래에서 상기 반도체 기판내에 제 1 전도형 불순물 확산층을 형성하는 단계, 상기 와이어링의 측면상에 절연막으로 이루어진 측벽을 형성하는 단계와, 상기 제 2 전도형 불순물 확산층 표면에서 상기 측벽에 인접한 영역내에 제 1 전도형 불순물 확산층을 형성하는 단계로 이루어지는 바이폴라형의 반도체 장치 제조 방법.
  4. 제3항에 있어서, 상기 측벽의 형성 동안에 드라이 에칭에 의해 에치된 막 두께를 변화시킴으로써 상기 측벽의 폭은 제어되는 바이폴라형의 반도체 장치 제조 방법.
  5. 서로 다른 전도형의 불순물 확산층의 접합부가 반도체 기판의 평면을 따라 형성되는 바이폴라형의 반도체 장치 제조 방법으로서, 절연막으로 이루어진 소자 분리 영역과 상기 소자 분리 영역 외부의 능동 소자 영역을 제 2 전도형을 가진 반도체 기판위에 형성하는 단계, 와이어링 층의 주 성분이 제 1 전도형을 디스플레이하는 다결정 실리콘 함유 불순물인 와이어링층을 상기 반도체 기판상에 형성하는 단계, 최소한 한 파트가 능동 소자 영역과 접촉한 일부를 갖도록 사진 석판 기술 및 에칭 기술로 와이어링으로서 상기 와이어링층의 필요부를 남겨두는 단계, 상기 와이어링과 접촉한 반도체 기판의 능동 소자 영역 내로 상기 와이어링부터 제 1 전도형을 디스플레이하는 불순물을 확산함으로써 상기 와이어링 아래에서 상기 반도체 기판내에 제 1 전도형 불순물 확산층을 형성하는 단계, 상기 와이어링의 측면상에 와이어링막으로 이루어진 측벽을 형성하는 단계와, 상기 제 2 전도형 불순물 확산층 표면에서 상기 측벽에 인접한 영역내에 제 1 전도형 불순물 확산층을 형성하는 단계로 이루어지는 바이폴라형의 반도체 장치 제조 방법.
  6. 제5항에 있어서, 상기 측벽의 폭은 상기 측벽의 형성 동안 드라이 에칭에 의해 에치된 막 두께를 변화시킴으로써 제어되는 바이폴라형의 반도체 장치 제조방법.
  7. 서로 다른 전도형의 불순물 확산층의 접합부가 반도체 기판의 평면을 따라 형성되는 바이폴라형이 반도체 장치 제조 방법으로서, 절연막으로 이루어진 소자 분리 영역과 상기 소자 분리 영역 외부의 능동 소자 영역을 제 2 전도형을 가진 반도체 기판상에 형성하는 단계,와이어링층의 주 성분이 다결정 실리콘인 와이어링층을 상기 반도체 기판상에 형성하는 단계, 최소한 한 파트가 능동 소자 영역과 접촉한 일부를 갖도록 사진 석판 기술 및 에칭 기술로 와이어링으로서 상기 와이어링 층의 필요부를 남겨두는 단계, 상기 와이어링의 측면상에 절연으로 이루어진 측벽을 형성하는 단계와, 반도체 기판의 상기 측벽에 인접한 영역과 상기 와이어링의 제 1 전도형을 상기 와이어링에 인접하고, 그 아래에 있는 상기 반도체 기판으로 디스플레이한 불순물의 주입확산으로 상기 측벽에 인접하고, 상기 와이어링 아래에 있는 영역 내의 제 1 전도형 불순물 확산층을 제 2 전도형 반도체 기판 표면상에 형성하는 단계로 이루어지는 바이폴라 형의 반도체 장치 제조 방법.
  8. 제6항에 있어서, 상기 측벽의 폭은 상기 측벽의 형성 동안 드라이 에칭에 의해 에치된 막 두께를 변화시킴으로써 제어되는 바이폴라형의 반도체 장치 제조방법.
  9. 반도체 기판의 평면을 따라 형성되는 바이폴라형의 반도체 장치 제조 방법으로서, 엷은 절연막을 가진 콜렉터 전극인 제 1 전도형 반도체 기판위에 와이어링을 형성하는 단계, 반도체 기판의 표면부에서 와이어링으로부터 수평으로 연장한 영역내에 베이스 영역으로서 제 2 전도형 불순물 확산층을 형성하는 단계, 와이어링의 측면상에 절연막으로 이루어진 측벽을 형성하는 단계와, 제 2 전도형 불순물을 확산층의 표면의 일부내의 측벽으로부터 수평으로 연장한 영역내에 에미터 전극으로서 제 1 전도형 불순물 확산층을 형성하는 단계로 이루어지는 바이폴라 형의 반도체 장치 제조 방법.
  10. 제9항에 있어서, 와이어링막의 주 성분이 다결정 실리콘 또는 고용융점 금속인 와이어러이 막을 형성하는 단계와, 사진 석판 기술 및 에칭 기술에 위해 필요한 위치내에 와이어링막을 형성하는 단계를 포함하는 바이폴라형의 반도체 장치 제조 방법.
  11. 제9항에 있어서, 제 2 전도형 불순물 확산층을 형성하는 공정에 후행하여 반도체 기판위에 절연막을 형성하는 단계와, 절연막의 비등방성 드라이 에칭을 수행함으로써 와이어링의 측면 상에만 측벽을 형성하는 단계를 포함하는 바이폴라형의 반도체 장치 제조 방법.
  12. 제9항에 있어서, 드라이 에칭에 의해 에치될 에칭 막 두께를 변화시킴으로써 측벽의 폭을 제어하는 단계를 포함하는 바이폴라형의 반도체 장치 제조 방법.
  13. 제 1 전도형 반도체 기판과 그 사이에 삽입된 엷은 절연막위에 형성된 와이어링과, 상기 와이어링의 측면에 인접하여 형성된 절연막으로 이루어진 측벽을 가진 반도체 장치로서, 상기 제 1 전도형 반도체 기판을 포함한 콜렉터 영역, 상기 와이어링이 상기 반도체 기판의 표면 일부내에 없는 영역을 가진 상기 측벽 아래에 형성된 제 2 전도형 불순물 확산층을 포함한 베이스 영역과, 상기 베이스 영역 표면 내의 상기 측벽의 일부에 인접하여 형성된 제 1 전도형을 가진 불순물 확산층을 포함한 에미터 영역을 구비하는 반도체 장치.
  14. 제13항에 있어서, 상기 제 2 불순물 확산 층의 깊이는 베이스 영역을 형성하고, 상기 불순물 확산층의 깊이는 에미터 영역을 형성하며, 이는 상기 측벽의 두께보다 큰 반도체 장치.
  15. 제13항에 있어서, 상기 제 2 불순물 확산 층의 폭은 상기 측벽 아래에 베이스 영역을 형성하고, 상기 베이스 영역은 상기 측벽의 폭에 의해 제어되는 반도체 장치.
  16. 제13항에 있어서, 상기 와이어링은 다결정 실리콘 또는 실리콘 성분 및 고용융점 금속으로 이루어지는 반도체 장치.
  17. 설치된 조합 MIS형 반도체 및 바이폴라형 반도체로 이루어진 반도체 장치로서, 제 1 전도형의 반도체 기판위에 삽입된 엷은 절연막으로 형성되고, 단부 막 두께가 다른 부분의 와이어링 막 두께 보다 엷은 형태를 가진 와이어링,
    상기 와이어링의 막 두께가 엷은 부분 아래에 있고, 제 1 전도형의 상기 반도체 기판 내의 상기 와이어링에 인접한 영역내에 형태된 제 2 전도형의 불순물 확산층과,
    제 2 전도형의 상기 불순물 확산층의 표면에서 상기 와이어링에 인접한 영역내에 형성된 제 1 전도형의 불순물 확산층을 포함하는 반도체 장치.
  18. 제17항에 있어서, 상기 와이어링은 상기 MIS 형 반도체의 게이트 전극을 포함하고,제 1 전도형의 반도체 기판은 상기 MIS형 반도체의 드레인 전극과 상기 바이폴라형 반도체의 콜렉터 전극을 포함하며, 제 2 전도형의 상기 불순물 확산층은 상기 MIS형 반도체의 기판 전극과 상기 바이폴라형 반도체의 베이스 전극을 포함하며, 그리고 제 1 전도형의 상기 불순물 확산층은 상기 MIS형 반도체의 소스 전극과 상기 바이폴라형 반도체의 에미터 전극을 포함하는 반도체 장치.
  19. 제17항에 있어서, 제 2 전도형의 상기 불순물 확산층의 깊이와, 그 표면의 일부상에 형성된 제 1 전도형의 불순물 확산층의 깊이의 차가 상기 와이어링 단부의 와이어링 막 두께의 엷은 부분의 폭보다 큰 구조를 포함하는 반도체 장치.
  20. 제17항에 있어서, 상기 와이어링 막의 엷은 부분의 폭에 의해 상기 와이어링 단부에서 상기 와이어링 막의 엷은 부분 아래에 형성된 제 2 전도형의 불순물 확산층의 폭을 제어하는 구조를 포함하는 반도체 장치.
  21. 제17항에 있어서, 상기 와이어링은 다결정 실리콘 또는 실리콘 성분과 고용융점 금속으로 이루어지는 반도체 장치.
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