CN1643698A - 半导体器件 - Google Patents

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Abstract

本发明涉及半导体器件，其目的在于特别是在半导体衬底的厚度方向上流过主电流的半导体器件中提供不仅能满足性能和耐压、而且能满足半导体衬底的机械强度的、此外在光刻的工序中不需要对曝光装置等的调整花费工夫的半导体器件。而且，为了实现上述目的，具备：在与第1主面相反一侧的第2主面上具有由侧面(91)和底面(92)规定的凹部的半导体衬底；在半导体衬底的凹部的底面(92)的表面内配置的半导体区(IP5)；在第2主面一侧的周边区域1A的表面内配置的半导体区(IP4)；以及在凹部的侧面(91)上配置的、对半导体区(IP4)与(IP5)进行电绝缘的绝缘膜(IL)。

Description

半导体器件
技术领域
本发明涉及半导体器件，特别是涉及在半导体衬底的厚度方向上流过主电流的半导体器件。
背景技术
在半导体衬底的厚度方向上流过主电流的半导体器件中，一般来说，在由衬底电阻率决定的规定厚度的范围内，半导体衬底的厚度越厚，耐压就越高，在上述规定的厚度以上，成为大致恒定的耐压。另一方面，随着半导体衬底的厚度变厚，导通电阻提高，功耗增加，性能下降。
根据以上所述，在半导体衬底的厚度方向上流过主电流的半导体器件中，考虑性能和耐压的平衡来决定最佳的衬底厚度。
另一方面，在半导体器件的制造中，从防止处理工序中途的半导体衬底的裂纹、缺陷、半导体衬底的翘曲等问题的观点来看，存在最佳的衬底厚度。
例如，在特开平8-213292号公报(称为专利文献1)中，公开了减轻半导体晶片的重量的结构，但也公开了通过在背面一侧设置多个凹部来减轻重量而不使机械强度下降的结构。
在特开平4-192474号公报(称为专利文献2)中，公开了为了防止在半导体芯片中设置的电路图形被不正当地解读，通过在半导体芯片的背面上设置多个凹部，从而在不正当的解读时半导体芯片容易破碎的结构。
此外，在利用光刻在半导体衬底上形成规定的图形时，如果半导体衬底的厚度极端地薄，则必须用已有的曝光装置等调整焦点深度，由于需要花费很大的工夫，故从光刻工艺的观点来看，存在最佳的衬底厚度。
因而，在半导体衬底的厚度方向上流过主电流的半导体器件中，必须不仅考虑性能和耐压、而且考虑半导体衬底的机械强度、光刻工艺来决定衬底厚度。为了满足这些条件，提出了使用外延生长衬底，但为了加厚外延生长层的厚度是很花费时间的，在成本方面也很贵。
发明内容
本发明的目的在于在半导体衬底的厚度方向上流过主电流的半导体器件中，提供不仅能满足性能和耐压、而且能满足半导体衬底的机械强度的、此外在光刻的工序中不需要对曝光装置等的调整花费工夫的半导体器件。
关于与本发明有关的半导体器件的第1形态，在具备在半导体衬底的第1主面上设置的第1主电极和在上述半导体衬底的第2主面上设置的第2主电极并在上述半导体衬底的的厚度方向上流过主电流的半导体器件中，上述半导体衬底通过具有在上述第2主面上设置的至少1个凹部，至少具备具有第1厚度的第1区域和具有比上述第1厚度薄的第2厚度的第2区域，上述第2区域与上述至少1个凹部的形成区相对应，在上述至少1个凹部内配置上述第2主电极，将上述第2厚度设定为维持上述半导体器件的耐压的厚度。
按照与本发明有关的半导体器件的第1形态，例如通过在制造过程中将第1厚度设定为在半导体晶片中难以产生裂纹或缺陷、而且不需要曝光装置中的特别的焦点深度调整的厚度，可得到能减少制造时的不良发生、降低制造成本、同时能取得导通电阻的降低和耐压的维持之间的平衡的半导体器件。
关于与本发明有关的半导体器件的第2形态，在具备在半导体衬底的第1主面上设置的第1主电极和在上述半导体衬底的第2主面上设置的第2主电极并在上述半导体衬底的的厚度方向上流过主电流的半导体器件中，上述半导体衬底通过具有在上述第2主面上设置的至少1个凹部，至少具备具有第1厚度的第1区域和具有比上述第1厚度薄的第2厚度的第2区域，将上述第2厚度设定为维持上述半导体器件的耐压的厚度，上述第2区域与上述至少1个凹部的形成区相对应，在上述至少1个凹部内填埋导体层，在上述导体层的表面上配置上述第2主电极。
按照与本发明有关的半导体器件的第1形态，例如通过在制造过程中将第1厚度设定为在半导体晶片中难以产生裂纹或缺陷、而且不需要曝光装置中的特别的焦点深度调整的厚度，可得到能减少制造时的不良发生、降低制造成本、同时能取得导通电阻的降低和耐压的维持之间的平衡的半导体器件。此外，通过在至少1个凹部内填埋导体层，可提高半导体衬底的机械强度，可使半导体器件的制造工艺中的半导体衬底的处理变得容易。
通过以下的详细的说明和附图，本发明的目的、特征、方面和优点会变得更加明白。
附图说明
图1是示出在与本发明有关的半导体器件中使用的半导体衬底的结构的剖面图。
图2是示出在与本发明有关的半导体器件中使用的半导体衬底的结构的平面图。
图3是示出在与本发明有关的半导体器件中使用的半导体衬底在晶片状态下的结构的平面图。
图4是示出与本发明有关的半导体器件的实施例1的结构的剖面图。
图5是示出与本发明有关的半导体器件的实施例2的结构的剖面图。
图6是示出与本发明有关的半导体器件的实施例3的结构的剖面图。
图7是示出与本发明有关的半导体器件的实施例4的结构的剖面图。
图8是示出与本发明有关的半导体器件的实施例5的结构的剖面图。
图9是示出与本发明有关的半导体器件的实施例6的结构的剖面图。
图10是示出在与本发明有关的半导体器件中使用的半导体衬底的另一结构例的剖面图。
图11是示出在与本发明有关的半导体器件中使用的半导体衬底的另一结构例的剖面图。
图12是示出在与本发明有关的半导体器件中使用的半导体衬底的另一结构例的剖面图。
图13是示出在与本发明有关的半导体器件中使用的半导体衬底的结构的平面图。
图14是示出在与本发明有关的半导体器件中使用的半导体衬底在晶片状态下的结构的平面图。
图15是示出切割线的配置位置的平面图。
图16是示出切割线的配置位置的剖面图。
图17是示出设定了切割线的状态的半导体晶片的结构的平面图。
图18是示出设定了切割线的状态的半导体晶片的结构的平面图。
图19是示出场接触环的配置位置的平面图。
图20是示出场接触环的配置位置的剖面图。
图21是示出具有多个凹部的半导体衬底的结构的平面图。
图22是示出具有多个凹部的半导体衬底的在晶片状态下的结构的平面图。
图23是示出具有多个凹部的半导体衬底的结构的平面图。
图24是示出在与本发明有关的半导体器件中使用的半导体衬底的变形例的结构例的剖面图。
图25是示出在与本发明有关的半导体器件中使用的半导体衬底的结构的剖面图。
图26是示出在与本发明有关的半导体器件中使用的半导体衬底的结构的平面图。
图27是示出在与本发明有关的半导体器件中使用的半导体衬底的结构的平面图。
图28是示出与本发明有关的半导体器件的实施例7的结构的剖面图。
图29是说明与本发明有关的半导体器件的实施例7的制造工序的剖面图。
图30是说明与本发明有关的半导体器件的实施例7的制造工序的剖面图。
图31是说明与本发明有关的半导体器件的实施例7的制造工序的剖面图。
图32是说明与本发明有关的半导体器件的实施例7的制造工序的剖面图。
图33是说明与本发明有关的半导体器件的实施例7的制造工序的剖面图。
图34是示出与本发明有关的半导体器件的实施例7的更具体的结构的剖面图。
图35是在与本发明有关的半导体器件的实施例7的结构中示出更限定的使用形态的剖面图。
图36是示出与本发明有关的半导体器件的实施例7的变形例1的结构的剖面图。
图37是示出与本发明有关的半导体器件的实施例7的变形例2的结构的剖面图。
具体实施方式
在与本发明有关的实施例的说明之前，使用图1～图3说明在实施例中共同的半导体衬底的结构。
图1是示出在实施例中共同的半导体衬底1的剖面图。
图1中示出的半导体衬底1在与第1主面MS1相反一侧的第2主面MS2上具有由侧面91和底面92规定的凹部9。半导体衬底1通过具有凹部9而成为具有厚度A的周边区域1A(第1区域)和比厚度A薄的厚度B的中央区域1B(第2区域)的结构。
即，从凹部9的底面92到第1主面MS1的垂直方向的厚度为厚度B，比厚度A薄。
在此，将厚度A设定为在半导体晶片中难以产生裂纹或缺陷、而且在光刻工艺中不需要曝光装置中的特别的焦点深度调整的程度的厚度。例如，如果采取6英寸的半导体晶片为例，则设定为500～650μm。
另一方面，考虑导通电阻的减少和耐压来决定厚度B，例如，在设想了600V的耐压的半导体器件的情况下，设定为60μm。
在图2中示出从第1主面MS1一侧看半导体衬底1的情况的平面图。如图2中所示，在半导体衬底1的大致中央部设置凹部9，其平面形状为矩形。而且，凹部9的周围成为厚度A的周边区域1A。再有，图2中的X-X线上的箭头方向的剖面相当于图1。当然，凹部9的平面形状可以是圆形的、椭圆形的、此外，也可以是更复杂的形状。
再有，图1和图2中示出的半导体衬底1是加工成半导体芯片的状态的半导体衬底，但凹部9的形成是在半导体晶片的状态下作为晶片工艺中的1个来进行的。在图3中示出了在半导体晶片WF1中以与各芯片对应的方式设置了凹部9的状态，在半导体晶片WF1的一个主面上以矩阵状配置了多个凹部9。通过按照规定的切割线切割该半导体晶片WF1，可得到多个半导体衬底1。
这样，通过使用具有厚度不同的部分的半导体衬底1来制造在厚度方向上流过主电流的半导体器件，在制造过程中难以产生裂纹或缺陷、而且不需要曝光装置中的特别的焦点深度调整，可起到取得导通电阻的降低和耐压的维持之间的平衡的半导体器件的第1效果。
此外，如图3中所示，在半导体晶片WF1中，厚度薄的部分的各个面积比晶片的全部面积小，可抑制厚度薄的部分的翘曲。此外，由于半导体芯片对应部分是全部相同的结构，故例如即使发生翘曲，在半导体芯片间也成为同样的翘曲，可起到能减小半导体芯片间的特性的离散的第2效果。
此外，如果以IGBT(绝缘栅双极型晶体管)为例，则通过在厚度薄的中央区域1B中形成与IGBT的特性有关的部分，可降低为了控制载流子的寿命而照射的能束(电子束、离子束等)的照射能量。其结果，提高了寿命控制区的形成深度的精度，可形成分布宽度小的寿命控制区，可起到能得到特性离散小的半导体器件的第3效果。
以下，作为与本发明有关的实施例1～6，说明使用半导体衬底1构成的半导体器件的结构。
A.实施例1
在图4中示出与实施例1有关的半导体器件100的结构。如图4中所示，半导体器件100具备使用图1已说明的半导体衬底1和包含该半导体衬底1的凹部9的侧面91上和底面92上在第2主面MS2的整个面上配置的、用对于半导体衬底1进行欧姆接触(或肖特基接触)的材料构成的电极ML。
在此，在半导体衬底1的材料是硅的情况下，作为进行欧姆接触的材料，使用铝(Al)或铝的合金。
此外在半导体衬底1的材料是硅的情况下，作为进行肖特基接触的材料，使用钛(Ti)、铪(Hf)、镍(Ni)和钨(W)等。
在欧姆接触中，在金属与半导体层的接合部中不形成势垒，可双向地流过电流。另一方面，在肖特基接触中，在金属与半导体层的接合部中形成势垒，可在一个方向上流过电流，但不能在相反的方向上流过电流。因而，肖特基接触其本身可构成二极管(肖特基二极管)。
在此，通过用欧姆接触材料构成在半导体衬底1的具有凹部9的第2主面上配置的电极ML，构成以该欧姆电极为集电极的IGBT或以该欧姆电极作为阳极电极的二极管，可减小流过了电流的状态下的元件电阻，成为适合于工作频率比较低的低频元件的结构。
此外，通过用肖特基接触的材料构成电极ML，构成以该肖特基电极为集电极的IGBT或以该肖特基电极为阳极电极的二极管，可得到开关时的功率损耗小的元件，成为适合于工作频率比较高的高频元件的结构。
再有，通过使用半导体衬底1，当然可起到在前面已说明的第1～第3效果。
B.实施例2
在图5中示出与实施例2有关的半导体器件200的结构。如图5中所示，半导体器件200具备使用图1已说明的半导体衬底1和包含该半导体衬底1的凹部9的表面内的在第2主面MS2的整个表面上配置的半导体区IP1。
在此，将半导体区IP1的杂质浓度设定得比半导体衬底1的杂质浓度高。
例如，如果半导体衬底1的杂质浓度定为1×1013/cm3～1×1015/cm3，则将半导体区IP1的杂质浓度设定为1×1020/cm3以上。
这样，通过在半导体衬底1的具有凹部9的第2主面MS2的表面内形成高浓度的半导体区IP1，可减薄肖特基势垒，可使第2主面MS2表面成为适合于欧姆接触的状态。
因而，通过在具有考虑了导通电阻的减少和耐压的厚度B的中央区域1B上形成与元件特性有关的电极、即阳极、阴极、集电极和漏极等，可得到在工作特性方面良好的IGBT或二极管、MOSFET(MOS场效应晶体管)。
再有，通过使用半导体衬底1，当然可起到在前面已说明的第1～第3效果。
C.实施例3
在图6中示出与实施例3有关的半导体器件300的结构。如图6中所示，半导体器件300具备使用图1已说明的半导体衬底1和包含该半导体衬底1的凹部9的表面内的在第2主面MS2的整个表面上配置的半导体区IP2。
在此，将半导体区IP2的杂质的导电类型设定成与半导体衬底1的杂质的导电类型相反的导电类型。
例如，在半导体衬底1的杂质的导电类型为N型的情况下，将半导体区IP2的杂质的导电类型设定成P型。由此，可得到第2主面MS2一侧为阳极的二极管。
再有，在调换半导体衬底1的杂质的导电类型和半导体区IP2的杂质的导电类型的情况下，可得到第2主面MS2一侧为阴极的二极管。
再有，通过使用半导体衬底1，当然可起到在前面已说明的第1第3效果。
D.实施例4
在图7中示出与实施例4有关的半导体器件400的结构。如图7中所示，半导体器件400具备使用图1已说明的半导体衬底1和包含该半导体衬底1的凹部9的表面内的在第2主面MS2的整个表面上配置的半导体区IP3。
在此，将半导体区IP3的杂质的导电类型设定成与半导体衬底1的杂质的导电类型相同的导电类型。
例如，在半导体衬底1的杂质的导电类型为N型的情况下，将半导体区IP2的杂质的导电类型设定成N型。而且，通过在第1主面MS1一侧设置P型的半导体区(未图示)，可得到第2主面MS2一侧为阴极的二极管。
再有，如果将半导体区IP3的杂质浓度设定得比半导体衬底1的杂质浓度高，则与使用图5已说明的实施例2同样，可使第2主面MS2表面成为适合于欧姆接触的状态。
再有，通过使用半导体衬底1，当然可起到在前面已说明的第1第3效果。
E.实施例5
在图8中示出与实施例5有关的半导体器件500的结构。如图8中所示，半导体器件500具备使用图1已说明的半导体衬底1、在该半导体衬底1的凹部9的底面92上配置的电极ML2、在第2主面MS2一侧的周边区域1A上配置的电极ML1和在凹部9的侧面91上配置的、对电极ML1与ML2进行电绝缘的绝缘膜IL。
这样，通过对在半导体衬底1的凹部9的底面92上配置的电极ML2与在第2主面MS2一侧的周边区域1A上配置的电极ML1进行电绝缘，可在具有考虑了导通电阻的减少和耐压的厚度B的中央区域1B和周边区域1A上形成具有不同的功能或特性的半导体元件。
F.实施例6
在图9中示出与实施例6有关的半导体器件600的结构。如图9中所示，半导体器件600具备使用图1已说明的半导体衬底1、在该半导体衬底1的凹部9的底面92的表面内配置的半导体区IP5、在第2主面MS2一侧的周边区域1A上配置的半导体区IP4和在凹部9的侧面91上配置的、对电极ML1与ML2进行电绝缘的绝缘膜IL。
这样，通过对在半导体衬底1的凹部9的底面92的表面内配置的半导体区IP5与在第2主面MS2一侧的周边区域1A上配置的半导体区IP4进行电绝缘，可在具有考虑了导通电阻的减少和耐压的厚度B的中央区域1B和周边区域1A上形成具有不同的功能或特性的半导体元件。
例如，将半导体衬底1定为高电阻的N型衬底，在第1主面MS1上形成控制电极和第1主电极，在第1主面MS1一侧形成MOS晶体管。而且，将凹部9的底面92的表面内配置的半导体区IP5定为P型半导体区，将周边区域1A的表面内的半导体区IP4定为N型半导体区，在半导体区IP4和IP5上分别配置第2主电极。
由此，用P型的半导体区IP5、N型的半导体衬底1和N沟道MOS晶体管构成IGBT，用N型的半导体区IP4、N型的半导体衬底1和构成N沟道MOS晶体管的P型的半导体区构成二极管。
再有，上述IGBT和二极管通过改变对第1和第2主电极供给的电位而互补地工作，可构成半桥电路。
再有，半导体区IP4和IP5上的第2主电极分别作为阴极电极和集电极来工作，但通过改变凹部9的面积，可改变阴极电极与集电极的面积比。
此外，从第2主面MS2一侧起对周边区域1A照射载流子的寿命控制用的能束(电子束、离子束)，形成寿命控制区，也可只在周边区域1A中进行寿命控制。由此，也可减少二极管的恢复时间而不损害IGBT的工作。
再有，关于半导体器件600的具体的结构，在后面在实施例7中进一步地说明。
G.半导体衬底的其它的结构例
在以上已说明的实施例1～6中，以使用具有图1中示出的2种厚度的半导体衬底1为前提，但作为具有厚度不同的区域的半导体衬底，不限定于图1。
例如，也可象图10中示出的半导体衬底2那样是具有3种厚度的结构。即，在与第1主面MS1相反一侧的第2主面MS2上具备在不同的深度具有底面93和94的2段结构的凹部9A。因此，半导体衬底2成为具有厚度A的周边区域2A(第1区域)、厚度B的第1中央区域2B(第2区域)和厚度C的第2中央区域2C(第3区域)的结构。
即，周边区域2A的厚度A最厚，从凹部9A的底面93起到第1主面MS1的垂直方向的厚度是最薄的厚度B，从凹部9A的底面94起到第1主面MS1的垂直方向的厚度是厚度C，成为厚度A和厚度B的中间的厚度。
在此，如果与半导体衬底1同样地以6英寸的半导体晶片为例，则分别将厚度A和厚度B设定为500～650μm和60μm，例如在设想了1200V的耐压的半导体器件的情况下，将厚度C设定为120μm。
这样，半导体衬底2通过具备在不同的深度具有底面93和94的凹部9A而具有3种厚度，可增加所形成的半导体元件的种类。
此外，也可象图11中示出的半导体衬底3是具有3种厚度的结构。即，在与第1主面MS1相反一侧的第2主面MS2上具备凹部9和凹部9B。因此，半导体衬底3成为具有厚度A的周边区域3A(第1区域)、与凹部9的位置对应的厚度B的最薄区域3B(第2区域)和与凹部9B的位置对应的厚度C的中间厚度区域3C的结构。厚度A、厚度B和厚度C的大小关系与半导体衬底2是同样的。
以上说明了具有3种厚度的半导体衬底，但不限定于3种厚度，通过设置多段结构的凹部或深度不同的多个凹部，可得到具有3种以上的厚度的半导体衬底。
此外，作为具有2种厚度的半导体衬底的结构，不限定于图1的半导体衬底1，也可以是图12中示出的结构。
即，图12中示出的半导体衬底4在第2主面MS2的一侧具有凹部9，具有与凹部9的位置对应的厚度B的最薄区域4B(第2区域)和第1区域4B的周围的厚度A的周边区域4A(第1区域)。再有，在与设置了凹部9的一侧相反一侧没有凹部，成为只是单一的厚度A的单一厚度区域4C(第1区域)。
在这样的结构的半导体衬底4中，在最薄区域4B和周边区域4A中与半导体衬底1同样地形成在衬底的厚度方向上流过主电流的半导体器件，在单一厚度区域4C中，通过形成在衬底的平面方向上流过主电流的半导体器件，可形成具有不同的功能或特性的多种半导体元件。
此外，半导体衬底1的凹部9的平面形状如使用图2已说明的那样是被周边区域1A包围的矩形，但如图13中所示，也可以是条状的形状。即，图13中示出的半导体衬底5只在沿该平行的2边的部分上具有周边区域5A(第1区域)，被该周边区域5A夹住的区域是中央区域5B(第2区域)，由于该处与凹部90的配置位置相对应，故凹部90成为条状。再有，图13中的在Y-Y线上的箭头方向的剖面相当于图1。
再有，通过象半导体衬底1那样用周边区域1A包围凹部9的周围或象半导体衬底5那样在凹部90的两侧设置周边区域5A，凹部9或凹部90位于衬底的大致中央。因而，在使用这些半导体衬底制作半导体芯片的情况下，在管芯粘接时可将该半导体芯片水平地安装在管芯底座上。即，由于4边或平行的2边中设置的周边区域与管芯底座接触，故半导体芯片不会相对于管芯底座倾斜。因而，在用引线键合进行布线时，可总是用相同的角度键合引线与半导体芯片，可实现均匀的引线键合。其结果，可防止因键合部分的接触电阻的不均匀引起的电流集中。
再有，在图14中示出得到图13中示出的半导体衬底5用的半导体晶片的平面结构。在图14中，示出了在半导体晶片WF2中设置了条状的凹部90的状态，在半导体晶片WF2的一个主面上并列地配置了条状的多个凹部90。
通过按照规定的切割线切割该半导体晶片WF2，可得到多个半导体衬底5。
H.切割线与凹部的关系
在结束了半导体晶片的状态下的制造过程(晶片工艺)后，通过按照规定的切割线切割，将实施例1～6中已说明的半导体器件100～600分割为各个小片，成为独立的芯片。
例如使用图1和图2中示出的半导体衬底1的情况的切割线与半导体衬底1的位置关系成为图15中示出的关系。
即，利用纵方向的切割线DL1和横方向的切割线DL2包围了半导体衬底1。
在此，在图16中示出图15中的W-W线的剖面图。如图16中所示，切割线DL1和DL2的配置区域的厚度成为厚度A，即使在切割时切割刀的刀刃接触晶片而施加了力的情况下，也可防止半导体衬底1发生挠曲，可防止半导体衬底1因挠曲而破损或切割线变形。
在图17中示出对于得到半导体衬底1用的半导体晶片WF1设定了切割线DL1和DL2的状态的平面图。
此外，在图18中示出对于得到半导体衬底5用的半导体晶片WF2设定了切割线DL1和DL2的状态的平面图。
再有，在图18中示出的半导体晶片WF2中，纵方向的切割线DL2横断了条状的凹部90上，切断厚度薄的部分，但如前面已说明的那样，由于凹部90的两侧成为厚的周边区域1A，故防止了半导体衬底1在切割时发生挠曲。
I.场接触环与凹部的关系
在实施例1～6中已说明的半导体器件100～600中，未特别提及第1主面的结构，但在高电压的半导体器件中，为了缓和半导体芯片的周边部的电场，大多是第1主面的表面内具有场接触环(也称为场限制环)的结构。
对于场接触环来说，包含与衬底的导电类型相反的导电类型的杂质而被构成，以便在与衬底之间形成结，因为必须缓和大致沿衬底形状的电场，故希望设置在厚度厚的区域上，有时厚度因凹部而变薄的区域对于场接触环可以说不一定是最佳的区域。
因此，如图19中所示，通过在包围凹部9的周边区域1A上设置场接触环FCR，可有效地进行与衬底主面垂直的方向的电场的缓和。
在图20中示出图19中的Z-Z线上的剖面图。如图20中所示，由于在场接触环FCR的下部确保了充分的厚度，故可得到对于过度的耗尽层的延伸的容限。
再有，即使在具有使用图13已说明的条状的凹部90的半导体衬底5中，设置场接触环FCR也不是不可能的。即，如果使与凹部90的位置对应的中央区域5B的厚度B比场接触环FCR的形成深度厚，则由于可设置场接触环FCR，故不仅可在半导体衬底5的周边区域5A上设置场接触环FCR，而且也可将场接触环FCR设置成横断中央区域5B。
再有，在图19中，由场接触环FCR包围的凹部9只是1个，但象使用图11已说明的半导体衬底3那样，即使在具有多个凹部的结构中，也能设置场接触环。
在图21中示出在由场接触环FCR包围的区域上具有2个凹部19的半导体衬底6的结构。在图21中，凹部19的形成区域以外的区域是厚度厚的区域，可以说图21中的U-U线上的箭头方向剖面相当于使用图11已说明的半导体衬底3的剖面结构，V-V线上的箭头方向剖面相当于使用图12已说明的半导体衬底4的剖面结构。
在图22中示出得到象图21中示出的半导体衬底6那样具有多个凹部的半导体衬底用的半导体晶片的平面结构。在图22中，示出了在半导体晶片WF3中在与各芯片对应的位置上分别设置了多个凹部19的状态，在半导体晶片WF3的一个主面上以矩阵状配置了多个凹部19。通过按照规定的切割线切割该半导体晶片WF3，可得到多个半导体衬底6。
再有，在半导体衬底上设置的凹部不限定于2个，此外，也不限定于全部为相同的形状，也不限定于各自的配置位置呈对称的位置关系。
例如，图23中示出的半导体衬底60具有平面形状为矩形的凹部191和192、平面形状为L字形的凹部193。凹部191和凹部192的形状都是矩形，但面积不同，凹部191是1个，但设置了多个凹部192。
得到具有这些凹部的半导体衬底用的半导体晶片的平面结构成为在半导体晶片的一个主面上密集了多个点状的凹部的结构。
J.半导体衬底的变形例
在以上已说明的半导体衬底1～6中，将构成凹部的侧面形成为与衬底主面垂直，因此，在从第2主面一侧看凹部的情况下，不能看到凹部的侧面。
但是，也可构成为象图24中示出的半导体衬底7的凹部9C那样构成凹部9C的侧面96相对于衬底主面形成超过90°的角度θ。由此，在从第2主面一侧看凹部的情况下，可看到凹部的侧面。在此，周边区域7A(第1区域)具有厚度A，中央区域7B(第1区域)具有厚度B。
再有，在图24中，示出了侧面96对于底面95的倾斜角度为角度θ，但这是以底面95与衬底主面平行这一点为前提的方便的显示。再有，角度θ的最大值约为175°。
这样，通过将侧面96的倾斜角度定为超过90°的角度，在以滑动方式运送形成了凹部9C的状态的半导体晶片那样的情况下，可防止因凹部9C的角部被运送装置的某个突起部勾住引起的运送错误或角部的缺损。
此外，也可防止凹部9C的底面95的角部上蓄积污染物质或多余的堆积物。
此外，如图4中所示那样在第2主面MS2的整个面上形成电极ML的情况或如图5中所示那样在第2主面MS2的表面内形成半导体区IP1的情况下，对于侧面的电极ML和半导体区IP1的形成变得容易。
再有，在如图8中所示那样在侧面上形成绝缘膜IL的情况下，当然绝缘膜IL的形成也变得容易。
K.实施例7
通过象使用图11已说明的半导体衬底3那样具有深度不同的多个凹部，可得到具有多个厚度的半导体衬底，也可象图25中所示那样，通过设置多个相同的深度的凹部，形成相同的种类的多个元件的结构。
即，图25中示出的半导体衬底8在与第1主面MS1相反一侧的第2主面MS2上具备多个由侧面97和底面98规定的凹部9D。因此，成为具有与凹部9D的位置对应的厚度B的凹部区域8B(第2区域)和在凹部区域8B以外厚度A的台形区域8A(第1区域)的结构。
在图26中示出从第2主面一侧看半导体衬底8的平面形状的一例。如图26中所示，凹部9D的形状为条状，在半导体衬底8的主面内并列地配置了多个条状的凹部9D。再有，在图26中，以横切多个凹部9D的方式切断的剖面相当于图26的剖面结构。
再有，在图27中示出半导体衬底8的平面形状的另一例。如图27中所示，凹部9D的平面形状为矩形，在半导体衬底8的主面内以矩阵状配置了多个矩形的凹部9D。
K-1.器件结构
以下，在与本发明有关的实施例7中，说明使用图25中示出的半导体衬底8构成的半导体器件700的结构。再有，设想图26中示出的形状作为半导体衬底8的平面形状。
在图28中示出与本发明有关的实施例6的半导体器件700的剖面结构。再有，图28中示出的剖面结构示出了与图25中示出的半导体衬底8中的1个凹部9D对应地形成的半导体器件的结构。再有，将半导体衬底8作为高电阻率的N型衬底来处理。
在图28中示出的半导体器件700中，在半导体衬底8的第1主面MS1的整个表面内形成了P型半导体区902。
而且，设置了从第1主面MS1的表面起贯通P型半导体区902到达半导体衬底8内的2个沟槽903，用栅绝缘膜904覆盖了沟槽903的内壁面。再者，在由栅绝缘膜904包围的沟槽903内的区域中填埋导电体，构成了栅电极905。
此外，在P型半导体区902的表面内配置了以其至少一部分与栅绝缘膜904接触的方式有选择地形成的浓度较高的N型半导体区906。在2个沟槽903的各自的两侧设置了N型半导体区906，但在沟槽间在相对的N型半导体区906之间设置了浓度较高的P型半导体区907。再有，P型半导体区907是得到对于P型半导体区902的良好的电接触用的结构。
而且，将第1主电极908配置成互相邻接的N型半导体区906与P型半导体区907的上部接触。
第1主电极908是从外部端子ET对N型半导体区906和P型半导体区907供给电位的电极。再有，如果第1主电极908根据半导体器件700的工作也有起到发射极的功能的情况，则也有起到阳极电极或源电极的功能的情况。此外，从外部端子GT对栅电极905供给控制电压。
此外，在半导体衬底8的第2主面MS2上设置的凹部9D中在与底面98对应的半导体衬底8的表面内设置了P型接触区912。
此外，在第2主面MS2一侧的台形区域8A的表面内设置了N型半导体区913。而且，在凹部9D的侧面上设置了侧壁绝缘膜914，成为进行P型接触区912与N型半导体区913的在衬底表面上的电隔离的结构。
而且，将第2主电极916a和第3主电极916b配置成P型接触区912与N型半导体区913接触。
第2主电极916a是从外部端子CT对P型接触区912供给电位的电极，第3主电极916b是从外部端子KT对N型半导体区913供给电位的电极。再有，第2主电极916a起到集电极的功能，如果第3主电极916b根据半导体器件700的工作也有起到阴极电极的功能的情况，则也有起到漏电极的功能的情况。
此外，在台形区域8A内的靠近第2主面MS2的位置上设置了载流子的寿命缩短了的寿命控制区915。该区域是利用电子束或质子、He等的离子束的照射形成的区域。
在此，半导体器件700根据对第1～第3主电极供给的电压条件作为IGBT、二极管和MOSFET来工作。即，在外部端子ET为接地电位、外部端子CT为正电位的情况下，按照对外部端子GT供给的信号作为IGBT来工作。
此外，在外部端子ET为接地电位、外部端子KT为负电位、对外部端子GT供给了关断信号的情况下，作为二极管来工作。
此外，在外部端子ET为接地电位、外部端子KT为正电位的情况下，按照对外部端子GT供给的信号作为MOSFET来工作。
在半导体器件700中，在外部端子CT与外部端子KT为同一正电位的情况下，设定成P型接触区912与N型半导体区913(阴极区)的距离离开较远，以便作为IGBT来工作。即，在阴极中流过被设定了的微小电流的情况下，这样来设定其间的距离(即电阻值)，使得集电极区域附近的半导体衬底的电位为PN结的功函数差以上。
在此，在作为IGBT工作的情况下，第1主电极908成为发射极，第2主电极916a成为集电极，在第1主面MS1上形成的N型半导体区906成为发射区，P型半导体区902成为包含沟道区的体区，P型半导体区907成为体接触区。
此外，在作为二极管工作的情况下，第1主电极908成为阳极电极，第3主电极916b成为阴极电极，在第1主面MS1上形成的P型半导体区902成为阳极区，P型半导体区907成为阳极接触区，在第2主面MS2一侧的台形区域8A的表面内设置的N型半导体区913成为阴极区。
此外，在作为MOSFET工作的情况下，第1主电极908成为源电极，第3主电极916b成为漏电极，N型半导体区906成为源区，P型半导体区902成为包含沟道区的体区，P型半导体区907成为体接触区，N型半导体区913成为漏区。
K-2.制造方法
以下，使用按顺序示出制造工序的图29～图33说明半导体器件700的制造方法。
首先，使用图28说明半导体衬底8和第1主面MS1一侧的结构的制造工序。
再有，由于经过与迄今为止已知的一般的IGBT或MOSFET同样的制造工序来形成第1主面MS1一侧的结构，故关于已知的技术省略说明。
关于高电阻率的N型的半导体衬底8，其电阻率或P型接触区912的底部与沟槽903的底部的距离L根据耐压等级不同而不同，但例如在耐压1200V等级的情况下，将电阻率设定为40～60Ωcm，将距离L设定为100～200μm，如果耐压等级比其低，则降低电阻率，缩短距离L。
由于在作为MOSFET和IGBT工作的情况下P型半导体区902成为包含沟道区的体区，故根据MOSFET或IGBT的阈值电压来设定杂质浓度或深度。
再有，根据离子注入条件或热扩散条件来决定杂质浓度或扩散深度。例如，对于杂质浓度来说，通常在与MOSFET的源电极或IGBT的发射极接触的区域中，将杂质浓度设定为1×1017/cm3～1×1018/cm3，以不超过沟槽903的程度，将扩散深度设定为几μm的深度。
此外，对于沟槽903来说，利用刻蚀以2～10μm的间距来设置，将宽度设定为0.5～3.0μm，将深度设定为3～20μm。
在沟槽903的内壁表面上配置的栅绝缘膜904是构成MOSFET的绝缘膜，根据栅驱动电压或饱和电流、电容等，将该绝缘膜的厚度设定为最佳的厚度。一般来说，使用10～200nm的厚度的氧化硅膜，利用热氧化或淀积等来形成。
用高杂质浓度的多晶硅膜或例如硅化钨等的高熔点金属材料、或其多层膜构成在沟槽903内填埋的栅电极905。一般来说，在第1主面MS1上淀积了沟槽903的宽度的一半以上的厚度的导电膜后，利用各向异性刻蚀等进行平坦化可得到该栅电极905，但在利用光刻形成了规定图形的掩摸后，淀积导电膜并进行刻蚀也可得到该栅电极905。
在此，P型半导体区902的最佳浓度根据栅电极905的材料的功函数值而改变，在极端的情况下，也有沿沟槽903的侧面设置N型半导体区、在与栅绝缘膜接触的区域中作成设置了与发射区为同一导电类型(N型)的薄的层的填埋沟道区的结构的情况。
N型半导体区906、P型半导体区907都是由利用光刻的构图和离子注入来形成的，将其表面浓度例如设定为1×1020/cm3以上。
利用光刻和刻蚀对以覆盖N型半导体区906和P型半导体区907的方式形成的层间绝缘膜(未图示)有选择地进行开口，淀积并形成例如用铝和硅的化合物构成的导电膜。
此外，在第1主电极908上形成未图示的保护膜，经在上述保护膜的规定的部分上设置的开口孔部连接到外部电源上。
其次，使用图29～图33说明第2主面MS2一侧的结构的制造工序。再有，在以下的说明中，假定在第1主面MS1一侧中第1主电极908以下的层的结构已形成完毕。
首先，在第1主面MS1一侧形成了第1主电极908以下的层的结构后，在图29中示出的工序中用抗蚀剂掩摸RM1覆盖第1主面MS1上。
然后，在第2主面MS2上形成具有设置凹部9D用的开口部的抗蚀剂掩摸RM2，使用该抗蚀剂掩摸RM2并利用各向异性刻蚀来刻蚀半导体衬底8，形成凹部9D。
将凹部9D的深度设定为根据半导体器件700的耐压等级、半导体衬底8的最终厚度和成本等进行了最佳化的值。再有，在成本许可的范围内，如上所述，例如按耐压1200V等级，将P型接触区912与沟槽903的底部的距离L(参照图28)设定为100～200μm，如果耐压等级比其低，则设定成缩短距离L。
在对作为IGBT的集电极的P型接触区912、作为MOSFET的漏区913(参照图28)供给同一电位并对栅电极905施加了沟道为导通的条件的电压的情况下，将凹部9D的最小值设定为IGBT工作。
因而，根据半导体衬底8的台形区域8A的电阻率、P型接触区912的杂质浓度、P型接触区912与N型半导体区913的面积比、额定电流密度、从MOSFET工作变化为IGBT工作时的电压与电流的关系的容许范围、即急速返回(snap back)的容许范围等来设定凹部9D的深度。
再有，可任意地设定凹部9D的宽度或间距，宽度为0.2～100μm是代表值，如上所述，设定成在P型接触区912与N型半导体区913的面积比中不产生非平衡。
此外，凹部9D的形成时间不限定于上述的时间，但一般来说，如果考虑因用重金属构成的电极材料引起的金属污染，则希望该形成时间在形成第1主电极908之前。
其次，在除去了抗蚀剂掩摸RM2后，在图30中示出的工序中，在第2主面的整个面上形成绝缘膜IL1。利用选择氧化或淀积来形成绝缘膜IL1。
然后，在图31中示出的工序中，进行各向异性刻蚀，使之只在凹部9D的侧面97上作为侧壁绝缘膜914而留下。
再有，可在P型接触区912和N型半导体区913的形成前后的任一时候形成侧壁绝缘膜914，但在N型半导体区913和P型接触区912的形成时，由于存在在与凹部9D的侧面97对应的区域中注入相当于对N型半导体区913和P型接触区912注入的杂质的几％～几十％的量的杂质的可能性，故希望在N型半导体区913和P型接触区912的形成前形成侧壁绝缘膜914。
其次，在第2主面MS2一侧的台形区域8A的表面内利用离子注入形成了N型半导体区913后，在图32中示出的工序中，在第2主面MS2上配置抗蚀剂掩摸RM3。然后，利用离子注入在与凹部9D的底面98对应的半导体衬底8的表面内形成P型接触区912。关于在P型接触区912的形成时的离子注入，希望采用通过使衬底倾斜并使之旋转而从倾斜方向注入的倾斜旋转离子注入。
再有，将P型接触区912和N型半导体区913的杂质浓度都设定在1×1016/cm3～1×1021/cm3的范围内。此外，形成顺序基本上是任意的，但如后面说明的那样，希望先形成P型接触区912。
其次，在除去了抗蚀剂掩摸RM3后，在图33中示出的工序中，用抗蚀剂掩摸RM4覆盖了凹部9D内后，通过从第2主面MS2一侧起照射电子线、质子或He离子等，在靠近台形区域8A内的第2主面MS2的位置上形成结晶缺陷区域，形成缩短了载流子的寿命的寿命控制区915。
再有，寿命控制区915的形成时间不限定于上述的时间，但由于由寿命控制区915的退火导致的激活的程度可比P型接触区912和N型半导体区913的激活的程度小，故希望在P型接触区912和N型半导体区913的退火后来形成。
在半导体器件700作为二极管工作的情况下，寿命控制区915可抑制载流子放大率以提高恢复特性。
以后，在除去了抗蚀剂掩摸RM1和RM4后，通过在第1主面MS1上形成第1主电极908、在第2主面MS2上形成第2主电极916a和第3主电极916b来完成半导体器件700。
再有，由于第2主电极916a和第3主电极916b用包含金或银的多层金属膜来形成，故为了防止金属污染，希望在晶片工艺的最终工序中来形成。
再有，在图28中示出的半导体器件700中，示出了在凹部9D的底面98上配置第2主电极916a以便直接与P型接触区912接触、第3主电极916b连接到外部端子CT上的结构，但实际上不在凹部9D的底面98上配置第2主电极916a，例如采取如图34中所示那样用导体层920填埋凹部9D中、在导体层920的表面上形成第2主电极916a的结构。通过这样做，可容易地进行与外部端子CT的连接，同时由于用导体层920填埋了凹部9D，故增加了半导体衬底8的机械强度，半导体器件的制造工序中的半导体衬底8的处理变得容易。
在此，导体层920用钨(W)或钛(Ti)等高熔点金属层来构成即可，在使用图32已说明的P型接触区912的形成后填埋凹部9D。再有，希望在制造工序的早期阶段中进行凹部9D的填埋，在填埋了凹部9D后，通过形成N型半导体区913或寿命控制区915，对增加了机械强度的半导体衬底8进行离子注入，半导体衬底8的运送等的处理变得容易。
此外，在图28中示出的半导体器件700中，示出了将第2主电极916a和第3主电极916b作为彼此独立的电极的结构，但也可如图35中示出的半导体器件700A那样作成用导体层920填埋了凹部9D的结构，作成配置了共同主电极916使其横跨N型半导体区913的表面和导体层920的表面上这两者的结构。再有，共同主电极916连接到外部端子CT上。
在这样的结构中，在对N型半导体区913和P型接触区912供给了同一正电位的情况下，由于将P型接触区912与N型半导体区913(阴极区)的距离设定得离开较远，故半导体器件700A可作为IGBT来工作。
再有，在半导体器件700A作为IGBT工作的情况下，第1主电极908成为发射极，共同主电极916成为集电极，在第1主面MS1上形成的N型半导体区906成为发射区，P型半导体区902成为包含沟道区的体区，P型半导体区907成为体接触区。
此外，在外部端子ET为接地电位、共同主电极916为负电位、对外部端子GT供给了关断信号的情况下，作为二极管来工作。
此时，第1主电极908成为阳极电极，共同主电极916成为阴极电极，在第1主面MS1上形成的P型半导体区902成为阳极区，P型半导体区907成为阳极接触区，在第2主面MS2一侧的台形区域8A的表面内设置的N型半导体区913成为阴极区。
此外，在半导体器件700A中，由于可在第2主面MS2上设置共同主电极916，故与在第2主面MS2一侧设置多个主电极图形的情况相比，可简化制造工序。
L.变形例1
在以上已说明的实施例7的半导体器件700和半导体器件700A中，示出了在第2主面MS2一侧的台形区域8A的表面内设置了N型半导体区913的结构，但也可如图36中示出的半导体器件700B那样，作成设置了P型半导体区912a来代替N型半导体区913的结构。
在采取这样的结构的情况下，由于没有必要进行P型接触区912与P型半导体区912a的电隔离，故没有必要在凹部9D的侧面上设置侧壁绝缘膜。
而且，在半导体器件700B中，作成用导体层920填埋了凹部9D的结构，配置了共同主电极916，使其横跨P型半导体区912a的表面和导体层920的表面上这两者。再有，共同主电极916连接到外部端子CT上。
在这样的结构中，在对P型接触区912和P型半导体区912a供给了同一正电位的情况下，半导体器件700B可作为IGBT来工作。
即，在半导体器件700B作为IGBT工作的情况下，第1主电极908成为发射极，共同主电极916成为集电极，在第1主面MS1上形成的N型半导体区906成为发射区，P型半导体区902成为包含沟道区的体区，P型半导体区907成为体接触区。
再有，在半导体器件700B中，如前面已说明的那样，在凹部9D的侧面上不存在侧壁绝缘膜，通过用导体层920填埋凹部9D，由于导体层920与规定凹部9D的侧面的N型的半导体衬底8接触，在IGBT工作时电子容易经导体层920流到外部端子CT中，故可实现高速工作。
M.变形例2
在以上已说明的实施例7的半导体器件700和半导体器件700A中，示出了在第2主面MS2一侧的台形区域8A的表面内设置了N型半导体区913的结构，但也可如图37中示出的半导体器件700C那样，设置P型半导体区912a、进而在规定凹部9D的侧面的N型的半导体衬底8的表面内设置P型半导体区912b来代替P型接触区912，作成利用P型半导体区912b导电性地连接P型接触区912与P型半导体区912a的结构。
而且，在半导体器件700C中，作成用导体层920填埋了凹部9D的结构，配置了共同主电极916，使其横跨P型半导体区912a的表面和导体层920的表面上这两者。再有，共同主电极916连接到外部端子CT上。
在这样的结构中，在对P型接触区912和P型半导体区912a供给了同一正电位的情况下，半导体器件700C可作为IGBT来工作。
即，在半导体器件700C作为IGBT工作的情况下，第1主电极908成为发射极，共同主电极916成为集电极，在第1主面MS1上形成的N型半导体区906成为发射区，P型半导体区902成为包含沟道区的体区，P型半导体区907成为体接触区。
再有，在半导体器件700C中，如前面已说明的那样，在规定凹部9D的侧面的N型的半导体衬底8的表面内配置P型半导体区912b，由于用导体层920填埋了凹部9D，故在IGBT工作时空穴容易经P型半导体区912b从外部端子CT流到半导体器件700C内，故可实现高速工作。
此外，由于P型杂质区的面积因P型接触区912、P型半导体区912a和P型半导体区912b的存在增加了，故增加了IGBT工作时的电流，可降低导通电压。
再有，通过利用在与凹部9D的底面98对应的半导体衬底8的表面内形成P型接触区912时的倾斜旋转离子注入，可形成P型半导体区912b而不使制造工序变得复杂。此时，与P型接触区912的形成时相比，通过使衬底倾斜，可形成P型半导体区912b。
N.应用例
在作为实施例7已说明的半导体器件700中，示出了在第1主面MS1一侧形成了一般的沟槽型元件的结构，但可采用在第1主面MS1一侧对沟槽型元件进行了变形的结构，也可采用平面型元件。此外，也可不采用晶体管结构而是采用闸流管结构。
此外，在半导体器件700中，以半导体衬底8为N型的为前提，但当然也可以是P型的。
再者，在半导体器件700中，在凹部9D的底面上设置了P型接触区912，但也可利用凹部9D的底面的结晶性的粗糙度等，在即使不导入P型杂质凹部9D的底面也实质上起到P型区的功能的情况下，可省略P型接触区。
再有，关于底面的粗糙度，其粗糙度越粗，就越成为接近于P型的特性，即使在导入P型杂质的情况下，由于凹部底面越粗，在锐角部的载流子发射能量就越小，故可容易引起空穴的注入，可降低导通电压。
这样，因加粗形成P型接触区的区域的表面粗糙度导致的导通电压的降低效果即使对于在半导体衬底8的第2主面MS2上没有凹部、P型接触区的深度为2.0μm以下的所谓的NPT(非穿通)型IGBT也可应用。
此外，在半导体器件700中，示出了将第2主电极916a和第3主电极916b分别连接到外部端子CT和外部端子KT上的结构，但也可作成经侧壁绝缘膜914上连接了第2主电极916a与第3主电极916b的结构。
此外，在半导体器件700中，为了抑制作为二极管的恢复时间，设置了寿命控制区915，但也有根据半导体器件700的规格可省略的情况。
相反，根据P型接触区912的杂质浓度，也有希望在与P型接触区912相比靠近第1主面MS1的位置上也设置寿命控制区915的情况，此外，也有在半导体衬底8的大致整个区域中设置寿命控制区的情况。
已详细地说明了本发明，但上述的说明在全部的方面中是例示，并不是将本发明限定于上述的说明。在不偏离本发明的范围的情况下，可设想未例示的无数的变形例。

Claims (20)

1.一种半导体器件，具备在半导体衬底(1～8)的第1主面上设置的第1主电极和在上述半导体衬底(1～8)的第2主面上设置的第2主电极，在上述半导体衬底(1～8)的的厚度方向上流过主电流，其特征在于：
上述半导体衬底(1～8)通过具有在上述第2主面上设置的至少1个凹部(9、9A～9D)，至少具备具有第1厚度(A)的第1区域和具有比上述第1厚度(A)薄的第2厚度(B)的第2区域，
上述第2区域与上述至少1个凹部(9、9A～9D)的形成区相对应，
在上述至少1个凹部(9、9A～9D)内配置上述第2主电极，
将上述第2厚度设定为维持上述半导体器件的耐压的厚度。
2.如权利要求1中所述的半导体器件，其特征在于：
用与上述半导体衬底进行欧姆接触或肖特基接触的材料构成上述第2主电极(ML)。
3.如权利要求1中所述的半导体器件，其特征在于：
还具备在与上述至少1个凹部的底面对应的上述半导体衬底的表面内配置的、具有比上述半导体衬底的杂质浓度高的杂质浓度的半导体区(IP1、IP2、IP3)。
4.如权利要求3中所述的半导体器件，其特征在于：
上述半导体区(IP2)的导电类型是与上述半导体衬底的导电类型相反的导电类型。
5.如权利要求3中所述的半导体器件，其特征在于：
上述半导体区(IP3)的导电类型是与上述半导体衬底的导电类型相同的导电类型。
6.如权利要求1中所述的半导体器件，其特征在于：
在上述半导体器件的大致中央部配置上述凹部。
7.如权利要求1中所述的半导体器件，其特征在于：
还具备在与上述至少1个凹部的侧面对应的上述半导体衬底的表面上配置的绝缘膜(IL)。
8.如权利要求1中所述的半导体器件，其特征在于：
还具备在上述半导体衬底的上述第1主面的表面内设置的、缓和上述半导体器件的周边部的电场的场接触环(FCR)，
在由上述场接触环(FCR)包围的区域中配置上述第2区域。
9.如权利要求8中所述的半导体器件，其特征在于：
在与上述第1区域对应的上述半导体衬底的上述第1主面的表面内上述场接触环(FCR)。
10.如权利要求1中所述的半导体器件，其特征在于：
上述至少1个凹部(9C)的侧面相对于上述第2主面以超过90°的角度倾斜。
11.如权利要求1中所述的半导体器件，其特征在于：
上述半导体衬底的导电类型为第1导电类型，
还具备：
在上述半导体衬底的上述第1主面的整个表面内配置的第2导电类型的第1半导体区(902)；
被配置成从上述第1主面起贯通上述第1半导体区(902)的沟槽；
覆盖上述沟槽的内壁面的栅绝缘膜；
在由上述栅绝缘膜包围的上述沟槽内被填埋的栅电极；
在上述第1半导体区的表面内有选择地配置的、其一部分与上述栅绝缘膜接触的第1导电类型的第2半导体区(906)；
在与上述至少1个凹部(9D)的底面(98)对应的上述半导体衬底的表面内设置的第2导电类型的第3半导体区；
在上述第2主面一侧的上述第1区域的表面内设置的第1导电类型的第4半导体区；以及
被设置成与上述第4半导体区接触的第3主电极，
将上述第1主电极(908)配置成与上述第2半导体区(906)接触，
上述第2主电极导电性地连接到上述第3半导体区上。
12.如权利要求11中所述的半导体器件，其特征在于：
利用导体层填埋上述至少1个凹部，上述第3半导体区与上述导体层接触，在上述导体层的表面上配置上述第2主电极。
13.如权利要求12中所述的半导体器件，其特征在于：
将上述第2主电极和上述第3主电极作为共同主电极(916)配置成横跨上述第4半导体区的表面和上述导体层的表面这两者。
14.如权利要求11中所述的半导体器件，其特征在于：
还具备在上述第1区域中在与上述第3半导体区相比靠近上述第2主面的位置上设置的、载流子的寿命缩短了的寿命控制区(915)。
15.如权利要求11中所述的半导体器件，其特征在于：
还具备在上述第1区域中在与上述第3半导体区相比靠近上述第1主面的位置上设置的、载流子的寿命缩短了的寿命控制区(915)。
16.如权利要求11中所述的半导体器件，其特征在于：
还具备在与上述凹部(9D)的侧面对应的上述半导体衬底的表面上配置的绝缘膜。
17.如权利要求11中所述的半导体器件，其特征在于：
将上述凹部(9D)的深度设定为上述第3半导体区的底部与上述沟槽的底部的距离为100～200μm。
18.如权利要求11中所述的半导体器件，其特征在于：
将上述凹部(9D)的宽度设定为0.2～100μm的范围内。
19.如权利要求1中所述的半导体器件，其特征在于：
将上述第1厚度(A)设定为500～650μm的范围内，
将上述第2厚度(B)设定为约60μm。
20.一种半导体器件，具备在半导体衬底的第1主面上设置的第1主电极和在上述半导体衬底的第2主面上设置的第2主电极，在上述半导体衬底的的厚度方向上流过主电流，其特征在于：
上述半导体衬底通过具有在上述第2主面上设置的至少1个凹部(9D)，至少具备具有第1厚度的第1区域(8A)和具有比上述第1厚度薄的第2厚度的第2区域(8B)，
将上述第2厚度设定为维持上述半导体器件的耐压的厚度，
上述第2区域与上述至少1个凹部(9D)的形成区相对应，
在上述至少1个凹部(9D)内填埋导体层，
在上述导体层的表面上配置上述第2主电极。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102005474A (zh) * 2009-08-27 2011-04-06 三菱电机株式会社 半导体装置及其制造方法
CN102064199A (zh) * 2010-11-23 2011-05-18 哈尔滨工程大学 自对准内嵌肖特基结的功率半导体场效应晶体管
CN104576716A (zh) * 2013-10-24 2015-04-29 上海华虹宏力半导体制造有限公司 集成超势垒整流器的igbt器件及制造方法
CN107078156A (zh) * 2015-01-05 2017-08-18 马克斯半导体股份有限公司 具有降低翘曲风险的反向导通闸控双极导通装置及方法
US20220122962A1 (en) * 2020-10-19 2022-04-21 MW RF Semiconductors, LLC Power semiconductor device with forced carrier extraction and method of manufacture

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7026650B2 (en) 2003-01-15 2006-04-11 Cree, Inc. Multiple floating guard ring edge termination for silicon carbide devices
JP4907955B2 (ja) * 2005-11-10 2012-04-04 パナソニック株式会社 ショットキーバリアダイオード及びその製造方法
JP2008066694A (ja) * 2006-03-16 2008-03-21 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2007288094A (ja) * 2006-04-20 2007-11-01 Fuji Electric Device Technology Co Ltd Ｉｇｂｔとそれを駆動するゲート駆動回路
JP4945167B2 (ja) * 2006-05-12 2012-06-06 スタンレー電気株式会社 半導体発光素子の製造方法及び該製造方法により製造された半導体発光素子の実装方法
JP4412344B2 (ja) * 2007-04-03 2010-02-10 株式会社デンソー 半導体装置およびその製造方法
JP2008311301A (ja) * 2007-06-12 2008-12-25 Sanyo Electric Co Ltd 絶縁ゲートバイポーラトランジスタ
JP4600563B2 (ja) * 2007-10-24 2010-12-15 株式会社デンソー 半導体装置及びその製造方法
US8710568B2 (en) * 2007-10-24 2014-04-29 Denso Corporation Semiconductor device having a plurality of elements on one semiconductor substrate and method of manufacturing the same
EP2073271A1 (en) * 2007-12-19 2009-06-24 ABB Technology AG Reverse-conducting insulated gate bipolar transistor and method for manufacturing such a reverse-conducting insulated gate bipolar transistor
EP2086012A1 (en) * 2007-12-19 2009-08-05 ABB Technology AG Reverse-conducting insulated gate bipolar transistor and method for manufacturing such a reverse-conducting insulated gate bipolar transistor
US8779462B2 (en) * 2008-05-19 2014-07-15 Infineon Technologies Ag High-ohmic semiconductor substrate and a method of manufacturing the same
TW201015718A (en) * 2008-10-03 2010-04-16 Sanyo Electric Co Semiconductor device and method for manufacturing the same
JP2010098189A (ja) * 2008-10-17 2010-04-30 Toshiba Corp 半導体装置
JP5366521B2 (ja) * 2008-12-05 2013-12-11 三菱電機株式会社 炭化珪素半導体装置及びその製造方法
JP4947111B2 (ja) * 2008-12-10 2012-06-06 株式会社デンソー 半導体装置の製造方法
US8507352B2 (en) 2008-12-10 2013-08-13 Denso Corporation Method of manufacturing semiconductor device including insulated gate bipolar transistor and diode
TWI473270B (zh) * 2009-05-15 2015-02-11 尼克森微電子股份有限公司 半導體元件及其製造方法
JP2011023527A (ja) * 2009-07-15 2011-02-03 Toshiba Corp 半導体装置
KR101058593B1 (ko) * 2009-09-08 2011-08-22 삼성전기주식회사 반도체 소자 및 그 제조 방법
JP5526811B2 (ja) * 2010-01-29 2014-06-18 富士電機株式会社 逆導通形絶縁ゲート型バイポーラトランジスタ
JP5721339B2 (ja) * 2010-04-01 2015-05-20 三菱電機株式会社 半導体装置
GB2479372B (en) * 2010-04-07 2013-07-24 Ge Aviat Systems Ltd Power switches for aircraft
EP2560206A4 (en) * 2010-04-15 2016-04-13 Yoshitaka Sugawara SEMICONDUCTOR COMPONENT
JP2013074181A (ja) * 2011-09-28 2013-04-22 Toyota Motor Corp 半導体装置とその製造方法
JP5733417B2 (ja) * 2011-11-15 2015-06-10 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2013172140A1 (ja) * 2012-05-18 2013-11-21 富士電機株式会社 半導体装置
US9281359B2 (en) * 2012-08-20 2016-03-08 Infineon Technologies Ag Semiconductor device comprising contact trenches
JP5807724B2 (ja) * 2012-09-13 2015-11-10 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2015041638A (ja) * 2013-08-20 2015-03-02 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
US9818837B2 (en) * 2014-12-10 2017-11-14 Semiconductor Components Industries, Llc Process of forming an electronic device having an electronic component
US9780206B2 (en) * 2015-02-27 2017-10-03 Purdue Research Foundation Methods of reducing the electrical and thermal resistance of SiC substrates and devices made thereby
WO2016207940A1 (ja) * 2015-06-22 2016-12-29 オリンパス株式会社 内視鏡用撮像装置
CN105161530B (zh) * 2015-08-21 2018-05-18 中国东方电气集团有限公司 具有自适应性的场截止电流控制型功率器件
JP2019016738A (ja) * 2017-07-10 2019-01-31 トヨタ自動車株式会社 半導体装置
WO2019143733A1 (en) 2018-01-16 2019-07-25 Ipower Semiconductor Self-aligned and robust igbt devices
WO2019157222A1 (en) * 2018-02-07 2019-08-15 Ipower Semiconductor Igbt devices with 3d backside structures for field stop and reverse conduction
US10546948B1 (en) 2018-09-11 2020-01-28 Semiconductor Components Industries, Llc Electronic device including an insulated gate bipolar transistor having a field-stop region and a process of forming the same
CN112951905B (zh) * 2021-01-25 2024-03-29 南瑞联研半导体有限责任公司 一种SiC逆导型绝缘栅双极型晶体管器件及其制造方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3370209A (en) * 1964-08-31 1968-02-20 Gen Electric Power bulk breakdown semiconductor devices
JPH0828506B2 (ja) * 1988-11-07 1996-03-21 三菱電機株式会社 半導体装置およびその製造方法
JPH04192474A (ja) 1990-11-26 1992-07-10 Sharp Corp 太陽電池の製造方法
JP2689047B2 (ja) * 1991-07-24 1997-12-10 三菱電機株式会社 絶縁ゲート型バイポーラトランジスタとその製造方法
JP3124611B2 (ja) * 1992-01-16 2001-01-15 日本碍子株式会社 Ｍｏｓアノードショート補助ゲート構造を有する半導体素子
JPH05190831A (ja) * 1992-01-16 1993-07-30 Nissan Motor Co Ltd ガードリング
JP2950025B2 (ja) * 1992-07-02 1999-09-20 株式会社デンソー 絶縁ゲート型バイポーラトランジスタ
JPH06350109A (ja) * 1993-06-10 1994-12-22 Nec Corp Ｐｉｎ構造半導体装置
JPH08213292A (ja) 1995-02-02 1996-08-20 Hitachi Ltd 半導体基板及びその製造方法
JP2989113B2 (ja) * 1995-02-20 1999-12-13 ローム株式会社 半導体装置およびその製法
JP3413021B2 (ja) * 1996-07-30 2003-06-03 株式会社東芝 半導体装置
JP4167313B2 (ja) * 1997-03-18 2008-10-15 株式会社東芝 高耐圧電力用半導体装置
JPH1131208A (ja) 1997-05-15 1999-02-02 Nippon Telegr & Teleph Corp <Ntt> 半導体チップおよびその製造方法
US6104062A (en) * 1998-06-30 2000-08-15 Intersil Corporation Semiconductor device having reduced effective substrate resistivity and associated methods
JP2000040833A (ja) * 1998-07-23 2000-02-08 Mitsubishi Materials Corp 半導体装置の製造方法
JP2000260670A (ja) 1999-03-05 2000-09-22 Mitsubishi Materials Corp シリコンウェーハ及びその製造方法
US6162702A (en) 1999-06-17 2000-12-19 Intersil Corporation Self-supported ultra thin silicon wafer process
JP3860705B2 (ja) * 2000-03-31 2006-12-20 新電元工業株式会社 半導体装置
JP2002016266A (ja) * 2000-06-28 2002-01-18 Sankosha Corp 半導体素子とその製造方法
JP2002076326A (ja) * 2000-09-04 2002-03-15 Shindengen Electric Mfg Co Ltd 半導体装置
AU2001290068B2 (en) * 2000-09-21 2006-03-02 Cambridge Semiconductor Limited Semiconductor device and method of forming a semiconductor device
JP2002170963A (ja) * 2000-12-01 2002-06-14 Sanken Electric Co Ltd 半導体素子、半導体装置、及び半導体素子の製造方法
JP4292964B2 (ja) * 2003-08-08 2009-07-08 三菱電機株式会社 縦型半導体装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102005474A (zh) * 2009-08-27 2011-04-06 三菱电机株式会社 半导体装置及其制造方法
CN102005474B (zh) * 2009-08-27 2013-06-26 三菱电机株式会社 半导体装置及其制造方法
CN102064199A (zh) * 2010-11-23 2011-05-18 哈尔滨工程大学 自对准内嵌肖特基结的功率半导体场效应晶体管
CN104576716A (zh) * 2013-10-24 2015-04-29 上海华虹宏力半导体制造有限公司 集成超势垒整流器的igbt器件及制造方法
CN104576716B (zh) * 2013-10-24 2017-12-05 上海华虹宏力半导体制造有限公司 集成超势垒整流器的igbt器件及制造方法
CN107078156A (zh) * 2015-01-05 2017-08-18 马克斯半导体股份有限公司 具有降低翘曲风险的反向导通闸控双极导通装置及方法
US20220122962A1 (en) * 2020-10-19 2022-04-21 MW RF Semiconductors, LLC Power semiconductor device with forced carrier extraction and method of manufacture
US11764209B2 (en) * 2020-10-19 2023-09-19 MW RF Semiconductors, LLC Power semiconductor device with forced carrier extraction and method of manufacture

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