TWI473270B - 半導體元件及其製造方法 - Google Patents

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Description

半導體元件及其製造方法
本發明是有關於一種半導體元件及其製造方法，且特別是有關於場效電晶體元件、超接面場效電晶體元件、絕緣閘極雙載子電晶體(Insulated Gate Bipolar Transistor，IGBT)元件、其組合及其製造方法。
半導體元件是目前電子產品廣泛使用的元件。隨著電子裝置對輕薄短小化以及高機能的需求以及半導體製程技術的發展，金氧半場效電晶體(MOSFET)以及結合MOSFET與雙載子電晶體(Bipolar Junction Transistor，BJT)的絕緣柵雙極電晶體(IGBT)已成為大功率元件(POWER DEVICE)的主流。
大功率元件不可避免地會發熱，因此，在熱管理能力上的提升非常值得重視，通常，圍繞在MOS的閘極的絕緣膜的品質決定了大功率元件的特性及可靠度。在元件技術及應用技術確立之初，所開發的“雪崩場效電晶體(AVALANCHE FET)”在雪崩的情況下也不會發生破壞。而在1998年嶄露頭角的“COOL MOS”，突破功率電晶體在製造上的"矽限制"，成功地降低「導通狀態((On-State)」下的電阻值，一舉將業界水準提高至相當高的層次。因此，AVALANCHE FET及COOL MOS可以說是確立MOS型大功率元件為功率元件發展主流的兩大支柱。
典型的功率金氧半導體場效電晶體多採取垂直結構的設計，其利用晶片之背面作為汲極，而於半導體基底的正面製作多個電晶體之源極以及閘極，以提升元件密度。由於多個電晶體之汲極是並聯在一起的，因此其所耐受之電流大小可以相當大。為能進一步提升元件的崩潰電壓以符合市場需求，典型的方法是在半導體基底上形成濃度較低於半導體基底之濃度的磊晶層。通常，磊晶層的厚度愈厚，元件所能崩潰電壓愈高。然而，磊晶層的厚度愈厚，不僅所需耗費的磊晶時間愈長，成本愈高，而且，在高溫長時間的磊晶過程中，由於晶片與磊晶層的熱膨脹係數不同，晶片也會有彎曲變形的問題。另一方面，半導體基底是上述半導體元件其電流路徑上的最大的電阻構件(resistance component)，因此，減少電流路徑上的阻值也是目前亟待解決的課題。
本發明提供一種半導體元件，其包括有第一導電型摻質之半導體基底、具有第一導電型摻質的兩個彼此分離的第一摻雜區、第一電性接觸層以及至少一金氧半導體單元。半導體基底具有相對應的第一表面與第二表面，且至少具有兩個第一溝渠，從半導體基底的第二表面向半導體基底的內部延伸。兩個第一摻雜區，分別位於兩個第一溝渠底部的半導體基底中，各第一摻雜區的摻質濃度高於半導體基底的摻質濃度。第一電性接觸層覆蓋第一摻雜區。金氧半導體單元位於半導體基底的第一表面。
依照本發明實施例所述，上述半導體元件還包括至少一具有第一導電型摻質的第二摻雜區，第二摻雜區的摻質濃度高於半導體基底的摻質濃度，位於第二表面上。
依照本發明實施例所述，上述半導體元件還包括具有第二導電型摻質之兩個第一摻雜柱，分別位於半導體基底中，這兩個第一摻雜柱係間隔一距離，且分別連接各第一摻雜區並朝向金氧半導體單元延伸。依照本發明實施例所述，上述第一摻雜柱為磊晶材料所構成。
依照本發明實施例所述，上述半導體元件中，金氧半導體單元包括閘極，位於半導體基底的第一表面，上述第一摻雜柱之一係對準閘極。又，依照本發明之另一實施例所述，上述半導體元件中，金氧半導體單元包括閘極與具有第二導電型摻質之兩個井區。閘極位於半導體基底的第一表面。具有第二導電型摻質之兩個井區位於閘極兩側的半導體基底之中，且上述第一摻雜柱係對準該井區。
依照本發明實施例所述，上述半導體元件中，各第一溝渠底部的半導體基底中具有凹陷，將各第一摻雜區分成兩部分。而且，此半導體元件還包括具有第二導電型摻質的兩個第二摻雜區，分別位於各凹陷的底部，各第二摻雜區未與金氧半導體單元直接接觸。其次，依照本發明之另一實施例所述，此半導體元件還包括具有第一導電型摻質的第三摻雜區以及具有第二導電型摻質之兩個第二摻雜柱。第三摻雜區的摻質濃度高於半導體基底的摻質濃度，位於第二表面上。兩個第二摻雜柱位於半導體基底中，各自連接第三摻雜區並對準金氧半導體單元。依照本發明之一實施例所述，上述第二摻雜柱為磊晶材料所構成。又，依照本發明實施例所述，上述第二摻雜柱係分別對準各個金氧半導體單元之井區或閘極。
本發明還提出一種半導體元件的製造方法。此方法包括提供具有第一導電型摻質之半導體基底，其具有第一表面與對應表面。接著，在半導體基底中形成兩個分離的第一溝渠，各第一溝渠從對應表面向半導體基底之內部延伸。以離子佈植方式，在各第一溝渠底部的半導體基底中分別形成具有第一導電型摻質的第一摻雜區。各第一摻雜區的摻質濃度高於該半導體基底的摻質濃度。在半導體基底的第一表面上形成至少一個金氧半導體單元。進行削減步驟，自半導體基底的對應表面削減一厚度，形成第二表面。形成第一電性接觸層覆蓋半導體基底的第二表面以及第一摻雜區。
依照本發明實施例所述，上述半導體元件的製造方法中，第一摻雜區係在形成金氧半導體單元之步驟與削減步驟後，形成於第一溝渠底部。或者，第一摻雜區係在形成該金氧半導體單元之步驟與進行削減步驟前，形成在第一溝渠底部的半導體基底中。
依照本發明實施例所述，上述半導體元件的製造方法還包括在形成第一溝渠之後，進行削減步驟之前，在各第一溝渠之中形成填充材料。之後，在形成第一摻雜區之前，移除填充材料。或者，上述半導體元件的製造方法是在形成第一溝渠之後與進行削減步驟之前，在各第一溝渠之中填入填充材料，隨後在進行削減步驟之後與形成第一摻雜區之前，移除填充材料。
依照本發明實施例所述，上述半導體元件的製造方法中，在形成第一摻雜區之步驟中，同時於各第一溝渠兩側的半導體基底的對應表面上形成具有第一導電型摻質的兩個第二摻雜區。
依照本發明實施例所述，上述半導體元件的製造方法還包括在形成該些第一溝渠之前，形成具有第二導電型摻質之兩個第一摻雜柱。第一摻雜柱從半導體基底之對應表面向第一表面延伸，且各第一溝渠係分別對準各第一摻雜柱，並且，各第一溝渠之寬度係大於相對應之第一摻雜柱，第一溝渠之深度係小於相對應之第一摻雜柱，各第一摻雜區係鄰接於相對應之第一摻雜柱。又，依照本發明實施例所述，上述第一摻雜柱的形成方法包括在半導體基底中形成兩個第二溝渠，接著，於第二溝渠中填入具有第二導電型摻質之磊晶材料。
依照本發明實施例所述，上述半導體元件的製造方法還包括：於形成第一摻雜區之後且於形成第一電性接觸層之前，於各第一溝渠底部分別形成凹陷，使各第一摻雜區分為兩部分，然後，於各凹陷的底部的半導體基底中形成具有第二導電型摻質之第三摻雜區。其次，依照本發明之另一實施例所述，此製造方法在進行削減步驟前，形成具有第二導電型摻質之兩個第二摻雜柱，各第二摻雜柱從半導體基底之對應表面向第一表面延伸，且各第一溝渠係形成於兩個第二摻雜柱之間的半導體基底內，並且在進行削減步驟後，在各第一溝渠兩側的該半導體基底的第二表面上分別形成具有第一導電型摻質之第四摻雜區，分別與各第二摻雜柱連接。又，依照本發明實施例所述，上述第二摻雜柱的形成方法包括：在半導體基底中形成兩個第三溝渠，接著，於第三溝渠中填入具有第二導電型摻質之磊晶材料。
依照本發明實施例所述，上述凹陷之形成步驟包括：於各第一溝渠的側壁形成一間隙壁，以覆蓋各第一摻雜區之部分表面，接著，以間隙壁為罩幕，於第一溝渠之底部形成凹陷。又，依照本發明之另一實施例所述，此製造方法還包括：在形成第三摻雜區之後以及在形成第四摻雜區之前，分別於各第三摻雜區的表面上形成保護層；以及在形成第四摻雜區之後，移除保護層。
本發明之半導體元件的製造方法，其可以利用簡單的製程方法來製造低接觸電阻、低導通狀態阻值之元件，同時可以避免晶片在製造的過程中變形。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1D與圖1D-1分別是依照本發明實施例所繪示之一種平面式場效電晶體以及溝渠式場效電晶體的剖面示意圖。
請參照圖1D與1D-1，平面式場效電晶體10A與溝渠式場效電晶體10B係建構在半導體基底100上以及半導體基底100之中。平面式場效電晶體10A與溝渠式場效電晶體10B分別包括半導體基底100、摻雜區104、摻雜區106、電性接觸層108以及金氧半導體單元(cell)110。
半導體基底100之材質例如是單晶矽或是具有相似性質者。半導體基底100具有第一導電型摻質。第一導電型摻質例如是n型摻質或是p型摻質。n型摻質例如是磷或是砷，或是具有相似性質者。P型摻質例如是硼或是具有相似性質者。半導體基底100的摻質濃度可以依據需要，例如是元件的特性、元件的尺寸大小，來調整之。
半導體基底100具有相對應的表面100a與表面100c。在半導體基底100中至少具有多個彼此分離的溝渠102，分別從表面100c向內部延伸。溝渠102的深度與寬度可以依照實際的需要調整。
在一實施例中，此半導體基底100的厚度約略為200～300微米。在場效電晶體的耐壓為100V的情況下，可選用1.8～2.5歐姆一公分之材料作為半導體基底100。溝渠102的深度則是依據欲形成之平面式場效電晶體10A的耐壓而定。耐壓越高，溝渠102的深度越小。
摻雜區104位在各溝渠102底部102a的半導體基底100之中，作為汲極摻雜區。摻雜區104的摻質濃度高於半導體基底100的摻質濃度。在一實施例中，摻雜區104的摻質濃度為1×1015 ～4×1015 (1/cm3 )。
在本實施例中，另有摻雜區106位於溝渠102兩側的半導體基底100的表面100c上。摻雜區104與摻雜區106是利用同一道離子植入製程形成於半導體基底100。
電性接觸層108位於在半導體基底100的表面100c，其與各摻雜區104與摻雜區106直接接觸且電性連接。電性接觸層108之材質為導電材料，包括金屬，例如是金、鋁或鋁合金。在此實施例中，電性接觸層108做為汲極接觸層。
金氧半導體單元110位在半導體基底100的表面100a上。金氧半導體單元110之間隔距離S不大於溝渠102之間隔距離R。此處所述的金氧半導體單元110可以是指平面式場效電晶體10A的部份構件或是溝渠式場效電晶體10B的部份構件。在此實施例中，金氧半導體單元110包括閘極114、閘介電層112、摻雜區118、井區116、電性接觸層122以及絕緣層120。
請參照圖1D，在此實施例中，金氧半導體單元110的閘極114位於半導體基底100的表面100a之上。在另一實施例中，請參照圖1D-1，金氧半導體單元110的閘極114則是位於半導體基底100的溝渠113之中。
在圖1D與1D-1中，閘極114與溝渠102相錯設置，但，並不以此為限。閘極114也可以與溝渠102相對應設置，如圖1D-2所示。閘極114也可以與溝渠102不完全相對應設置而有部分相錯。閘極114之材質例如是摻雜多晶矽層或是由摻雜多晶矽層與金屬矽化物層共同形成。
閘介電層112位於閘極114與半導體基底100之間。閘介電層112之材質例如是氧化矽、氮化矽或是介電常數大於4的高介電常數材料。
井區116位於閘極114兩側的半導體基底100之中。在圖1D與1D-1中，井區116與溝渠102相對應設置，但與摻雜區104相隔一段距離T，而未直接接觸。井區116與溝渠102亦可相錯設置。井區116具有第二導電型摻質。第二導電型與第一導電型不同。當第一導電型為n型；則第二導電型為p型。相反地，當第一導電型為p型；則第二導電型為n型。
摻雜區118位於井區116之中，靠近閘極114的側壁。摻雜區118之摻質型態與摻雜區104者相同，具有第一導電型摻質。在本實施例中，摻雜區118做為源極摻雜區。
電性接觸層122位於半導體基底100的表面100a上，與摻雜區118與井區116直接接觸且電性連接。電性接觸層122之材質為導電材料，包括金屬，例如是金、鋁或鋁合金。在此實施例中，電性接觸層122做為源極接觸層。
絕緣層120設置於電性接觸層122與閘極114之間。絕緣層120之材質例如是氧化矽、硼磷矽玻璃(Borophosphosilicate Glass；BPSG)、磷矽玻璃(Phosphosilicate glaaa；PSG)、氟矽玻璃(Fluorosilicate Glass；FSG)或未摻雜之矽玻璃(Undoped Silicon Glass；USG)，或介電常數低於4之低介電常數材料。
此外，上述實施例之場效電晶體元件是形成在具有淡摻雜的半導體基底之中或之上，而不需要在半導體基底上另外形成磊晶層。因此可以減少磊晶製程所需的時間以及成本。此外，由於半導體基底是半導體元件其電流路徑上的最大的電阻構件(resistance component)，上述實施例之場效電晶體透過溝渠的形成，可以調整出適當的導通電阻，同時維持半導體基底的結構強度，避免晶片彎曲變形的問題。
以上之場效電晶體可以採用以下實施例之方法來製作，但並不以此為限。
圖1A至1D與圖1A-1至圖1D-1分別是依照本發明實施例所繪示之一種平面式場效電晶體以及溝渠式場效電晶體的製造流程剖面示意圖。
請參照圖1A與圖1A-1，提供具有第一導電型摻質之半導體基底100，其具有表面100a與對應表面100b。接著，在半導體基底100中形成溝渠102，然後，在於溝渠102中填入填充材料103。填充材料103之材質例如是絕緣材料，如氧化矽或是氮化矽或是其他合適的材料。形成的方法例如是以化學氣相沈積法方法在溝渠102中填入填充材料，之後再以蝕刻法或是化學機械研磨法移除溝渠102以外的填充材料。當然，若是供應商可以直接提供已經形成溝渠102的半導體基底100，則僅需進行在溝渠102之中填入填充材料103。
接著，請繼續參照圖1A，在半導體基底100的表面100a上形成金氧半導體單元110。金氧半導體單元110為平面式場效電晶體的部分構件，其包括閘極114、閘介電層112、具有第一導電型摻質之摻雜區118、具有第二導電型摻質之井區116、電性接觸層122以及絕緣層120。平面式場效電晶體的金氧半導體單元110的形成方法例如是在半導體基底100的表面100a上形成閘介電層112與閘極114，之後，再於閘極114兩側的半導體基底100中形成井區116。當然，亦可先形成井區116，再形成閘介電層112與閘極114。之後，在閘極114兩側的井區116中形成摻雜區118。摻雜區118的形成方法例如是採用離子植入法在半導體基底100中植入第一導電型摻質。其後，在半導體基底100的表面100a上形成絕緣層120，然後，蝕刻絕緣層120以及部分的半導體基底100，以在絕緣層120中形成接觸窗開口121，裸露出井區116。之後，在半導體基底100的表面100a上形成電性接觸層122，電性連接摻雜區118與井區116。電性接觸層122的材質包括導電材料，例如金屬。形成的方法例如是物理氣相沈積法，如濺鍍或是蒸鍍。請參照圖1A-1，在另一個實施例中，金氧半導體單元110則是溝渠式場效電晶體的部分構件，其包括閘極114、閘介電層112、具有第一導電型摻質之摻雜區118、具有第二導電型摻質之井區116、電性接觸層122以及絕緣層120。溝渠式場效電晶體與平面式場效電晶體的製作方法的差異，則是將閘極114形成於半導體基底100之中。閘極114的形成方法則是在半導體基底100中形成溝渠113且在溝渠113的側壁與底部形成閘介電層112之後，再於溝渠113中填入導電材料以形成之。
由於閘極114與溝渠102的位置並無特別限制，其可以相錯或相對應設置，抑或是部分相對應且另一部份相錯設置。此外，各個金氧半導體元件110之間隔距離也不需要與溝渠102的間隔距離相同。因此，在形成金氧半導體元件110時具有很大的製程裕度。
之後，請參照圖1B與1B-1，進行削減步驟115，自半導體基底100的對應表面100b削減一厚度，形成與表面100c相對應的另一表面100c。削減步驟115可以透過研磨拋光(grinding)的方式來進行。削減步驟115所削減的厚度可以依照實際的需要來決定。在一實施例中，若欲形成之平面式場效電晶體10A之半導體基底100的厚度是300微米，原始的半導體基底100的是525微米，所削減的半導體基底100的厚度則是225微米。
其後，請參照圖1C，移除填充材料103，使溝渠102裸露出來。移除填充材料103的方法例如是濕式蝕刻法。之後，在各溝渠102底部102a的半導體基底100中分別形成具有第一導電型摻質的摻雜區104，並同時在溝渠102兩側的半導體基底100的表面100c上形成具有第一導電型摻質的摻雜區106。摻雜區104與106的形成方法例如是進行離子植入製程，在半導體基底100中植入第一導電型摻質107，其所採用之劑量可以使各摻雜區104與106的摻質濃度高於半導體基底100的摻質濃度。摻雜區104與106的輪廓分別與溝渠102底部102a以及半導體基底100的表面100c的輪廓接近。在本實施例中，摻雜區104是形成在溝渠102的底部102a，而溝渠102的位置又與井區116相對應，因此，摻雜區104與井區116相對應，但未接觸而相隔一距離T。此相隔距離T決定場效電晶體之耐壓。其大小可以依據需要，經由所形成之溝渠102的深度、摻雜區104的接面深度或井區116的接面深度來控制之。
然後，請參照圖1D與圖1D-1，於半導體基底100的表面100c以及溝渠102之中形成電性接觸層108，電性連接各摻雜區104與106，完成平面式場效電晶體10A與溝渠式場效電晶體10B之製作。電性接觸層108的材料包括導電材料，例如金屬，形成的方法例如是物理氣相沈積法，如濺鍍或是蒸鍍，當然也可以採用其他的方式。
簡言之，以上的方法是先在半導體基底100中形成溝渠102，並於溝渠102中填入填充材料103，接著，形成金氧半導體單元110，然後，再進行削減步驟115。
簡要起見，以下僅以溝渠式之半導體元件來說明之，但本發明並不以此為限，其當可應用於平面式之半導體元件。
圖1A-2至1D-2是依照本發明實施例所繪示之另一種溝渠式場效電晶體的製造流程剖面示意圖。
在另一個實施例中，也可以先形成金氧半導體單元110，如圖1A-2所示。接著進行削減步驟115，之後再於半導體基底100中形成溝渠102，但溝渠102中無須再填入填充材料，如圖1B-2所示。其後，請參照圖1C-2至1D-2，在各溝渠102底部102a的半導體基底100中分別形成具有第一導電型摻質的摻雜區104，並同時在溝渠102兩側的半導體基底100的表面100c上形成具有第一導電型摻質的摻雜區106及形成電性接觸層108，施行的方法可以採用上述實施例所述之方法，於此不再贅述。
上述實施例之場效電晶體元件是形成在具有淡摻雜的半導體基底100之中或之上，電性接觸層108與半導體基底100間之電性連接則可透過高摻雜濃度之摻雜區104達成，其可完全不需要使用磊晶層，因此，可以減少磊晶製程所需的時間以及成本。
再者，做為汲極的摻雜區104與井區116的相隔距離T的大小可以依據需要，經由所形成之溝渠102的深度、摻雜區104的接面深度或井區116的接面深度來控制之，而不需要藉由控制磊晶層的厚度來達成。而且，當所需的距離T愈大以提供較大的耐壓時，所需形成的溝渠102的深度愈淺，製程愈容易控制，而不需要如傳統之製程製作較厚的磊晶層。因此，本發明之實施例不僅製程更容易進行且成本可以更低，而且可以避免磊晶層過厚產生之內應力導致晶片彎曲變形的問題。
圖2F-1至2F-4是依照本發明實施例所繪示之數種溝渠式超接面場效電晶體的剖面示意圖。
請參照圖2F-1，溝渠式超接面場效電晶體20B之結構，與圖1D-1之溝渠式場效電晶體10B的結構相似，其最大的不同點在於本實施例之溝渠式超接面場效電晶體20B均具有摻雜柱200。摻雜柱200之摻質型態與井區116相同。
摻雜柱200之材質例如是磊晶矽。在本發明中，溝渠102、閘極114與摻雜柱200其彼此之間的位置關係並無特別的限制。以下僅是舉例，並非用以限定本發明。
在圖2F-1的實施例中，溝渠102與閘極114相錯，摻雜柱200位於摻雜區104與井區116之間的半導體基底100中。摻雜柱200的一端連接摻雜區104，摻雜柱200的另一端對準井區116，其可電性連接井區116，或與井區116相隔一段距離。摻雜柱200的寬度係小於相對應之溝渠102之寬度。
請參照圖2F-2，在另一實施例中，溝渠102與閘極114相對應，摻雜柱200位於摻雜區104與閘極114之間的半導體基底100中，摻雜柱200的一端連接摻雜區104；摻雜柱200的另一端對準閘極114，並與閘極114相隔一段距離。摻雜柱200的寬度係小於相對應之溝渠102底部之寬度。
由於摻雜柱200的摻質型態與半導體基底100的摻質型態不同，元件在施加逆偏壓進行操作時，可以在閘極114下方的半導體基底100與摻雜柱200的介面產生空乏區，達到提高耐壓的效果。
圖2A-1至圖2F-1分別是依照本發明實施例所繪示之一種溝渠式超接面場效電晶體的製造流程剖面示意圖。
請參照圖2F-1，本實施例之溝渠式超接面場效電晶體20B之製造方法，與圖1D-1之溝渠式場效電晶體10B的製造方法相似，其最大的不同點在於本實施例之溝渠式超接面場效電晶體20B必須形成摻雜柱200。
請參照圖2A-1，摻雜柱200可以在形成溝渠102之前形成在半導體基底100之中，從半導體基底100之對應表面100b向內部延伸。摻雜柱200的形成方法例如是在半導體基底100中形成溝渠202，然後，再於溝渠202中填入具有第二導電型摻質之磊晶材料202a。溝渠202的深度比後續形成之溝渠102(如圖2B-1)的深度深。形成溝渠10於半導體基底100之後，所留下的磊晶材料即可形成摻雜柱200，如圖2B-1所示。後續的製程，如圖2B-1至2F-1所示，採用相似於上述實施例，於此不再贅述。
另，以上僅是以圖2F-1所示之超接面場效電晶體20B之製作方法來說明，至於圖2F-2至2F-4之實施例也可以採用相似的方法，在製作時僅需調整位置關係即可。因此在製程上具有很大的裕度。
圖3F-1是依照本發明實施例所繪示之一種溝渠式IGBT的剖面示意圖。
請參照圖3F-1，溝渠式IGBT30B之結構與圖1-1之場效電晶體10B的結構主要的不同點在於本實施例之溝渠式IGBT30B之結構在溝渠102底部的半導體基底100中具有凹陷302。凹陷302的寬度小於溝渠102的寬度，且將摻雜區104分成兩部分104a與104b。而且，在凹陷302的底部302a的半導體基底100中具有摻雜區304。摻雜區304為第二導電型，其摻雜型態與摻雜區194不同。摻雜區304與井區116相互對應，但與井區116相隔一距離。
同樣地，本實施例之閘極114與溝渠102的位置關係並無特別的限制。在圖3F-1中，閘極114與溝渠102相錯設置。閘極114也可以與溝渠102相對應設置，如圖3F-2所示。閘極114也可以與溝渠102不完全相對應設置而有部分相錯，如圖3F-3所示。
在此，電性接觸層108被稱為集極(collector)；而電性接觸層122則被稱為射極(Emitter)。由於摻雜區104a與104b以及摻雜區304均具有高濃度的摻質，因此，在摻雜區104a與電性接觸層(集極)108之間，或在摻雜區104b與電性接觸層(集極)108之間，抑或是在摻雜區304與電性接觸層(集極)108之間均會構成低接觸電阻之歐姆接觸，因此，可以使得元件具有良好的效率。而且和上述實施例之場效電晶體元件相同的是，本實施例之溝渠式IGBT30B是形成在具有淡摻雜的半導體基底100之中或之上，其可完全不需要使用磊晶層，因此，可以減少磊晶製程所需的時間以及成本。
其次，如圖3F-1、3F-2與3F-3所示，本實施例所提供之半導體結構在井區116與摻雜區104a、104b之間構成一個二極體。此二極體係並聯於IGBT。
圖3A-1至圖3F-1是依照本發明實施例所繪示之一種溝渠式超接面場效電晶體的製造流程剖面示意圖。
本實施例之溝渠式IGBT30A的製造方法，在形成電性接觸層108之前的步驟可以採用與圖1A-1至1C-1之溝渠式場效電晶體10B相同的製造方法，如圖3A-1至3C-1所示，於此不再贅述。
請參照圖3D-1，在形成摻雜區104與106之後，在各溝渠102的側壁上形成間隙壁308，以覆蓋部分摻雜區104，間隙壁308之材質與半導體基底100不同，例如是可以選擇與半導體基底100之間具有高蝕刻選擇比的絕緣材料，比如是氧化矽或是氮化矽或是其他具有相似性質者。間隙壁308的形成方法例如是利用化學氣相沈積法，在半導體基底100的表面100c上形成絕緣層，然後，再進行非等向蝕刻製程。
其後，請參照圖3E-1，以間隙壁308做為蝕刻罩幕，蝕刻半導體基底100，以於溝渠102底部102a形成凹陷302，使各摻雜區104分為兩部分104a與104b。蝕刻的方法可以採用非等向性蝕刻法如乾式蝕刻法或其他合適的方法。然後進行離子植入製程310，於凹陷302的底部302a的半導體基底100中形成具有第二導電型摻質之摻雜區304。之後，形成電性接觸層108，如圖3F-1所示，完成溝渠式IGBT30B之製作。
當然，本發明之溝渠式IGBT30A的製造方法，在形成電性接觸層108之前的步驟也可以採用相同於圖1A-2至1C-2之溝渠式場效電晶體的製造方法，之後再接續上述圖3D-1、3E-1之步驟。
在此實施例中，溝渠式IGBT30B之製作方法同樣具有溝渠式場效電晶體10B的製造方法所具有的優點之外，僅需要透過凹陷的形成以及離子植入製程即可形成二極體並聯於IGBT，其製程相當簡單。
圖4G-1是依照本發明實施例所繪示之一種結合超接面金氧半電晶體與IGBT之溝渠式半導體元件的剖面示意圖。請參照圖4G-1，此溝渠式半導體元件40B之結構的閘極114與溝渠102相對應，且摻雜區406與井區116相互對應。
其次，本實施例之溝渠式半導體元件40B在溝渠102底部的半導體基底100中還具有凹陷302。凹陷302的寬度小於溝渠102的寬度，且將摻雜區104分成兩部分104a與104b。而且，在凹陷302的底部302a具有摻雜區304。摻雜區304的摻雜型態與摻雜區104不同，為第二導電型。
此外，本實施例之溝渠式半導體元件40B均具有摻雜柱400。摻雜柱400之摻質型態與井區116相同，為第二導電型。而與半導體基底100之摻質型態也不同。摻雜柱400位於摻雜區106與井區116之間的半導體基底100中，其一端電性連接摻雜區106，另一端與井區116電性連接或相隔一段距離。
在另一個實施例中，請參照圖4G-2，閘極114與溝渠102相錯，摻雜柱400的一端連接摻雜區406；另一端對準閘極114。
在此實施例中，電性接觸層108被稱為集極，而電性接觸層122則被稱為射極。電性接觸層(集極)108是採用低阻值的金屬材料。摻雜區104a與104b以及摻雜區304均具有濃度較高的摻質。在摻雜區104a與電性接觸層(集極)108之間，或在摻雜區104b與電性接觸層(集極)108之間，抑或是在摻雜區304與電性接觸層(集極)108之間均是歐姆接觸，可以使得元件具有良好的效率。另外，由於摻雜柱400的摻質型態與半導體基底100的摻質型態不同，因此，元件在施加逆偏壓進行操作時，可以在閘極114下方的半導體基底100與摻雜柱400的介面之間產生空乏區，達到提高耐壓的效果。
圖4A-1至4G-1是依照本發明實施例所繪示之一種結合超接面金氧半電晶體與IGBT之溝渠式半導體元件之製造流程的剖面示意圖。
本實施例之溝渠式半導體40B之製造方法的前段製程，與圖1D-1之溝渠式場效電晶體10B的製造方法相似，其最大的不同點在於本實施例之溝渠式半導體40B還必須形成摻雜柱400。
請參照圖4A-1，在形成溝渠102之前，在半導體基底100之中形成摻雜柱400a。摻雜柱400a的形成方法例如是在半導體基底100中形成深溝渠401。然後，於深溝渠401中填入具有第二導電型摻質之磊晶材料。後續的步驟請參照圖4B-1，則是形成溝渠102。在此實施例中，溝渠102的位置係與摻雜柱400a相交替，且是與後續形成的閘極114相對應。
之後，請參照圖4C-1，依照上述的方法形成金氧半導體單元110。其井區116與摻雜柱400a電性連接。然後，進行離子植入製程，於溝渠102的底部102a形成具有第一導電型的摻雜區104並於溝渠102兩側的半導體基底100的表面100b形成具有第一導電型摻雜區106。然後，在溝渠102的側壁形成間隙壁402，覆蓋部分的摻雜區104。間隙壁402之材質與半導體基底100不同，例如是選擇與半導體基底100之間具有高蝕刻選擇比的絕緣材料，例如是氧化矽或氮化矽或是其他具有相似性質者。間隙壁402的形成方法例如是利用化學氣相沈積法。
其後，請參照圖4D-1，然後，以間隙壁402做為蝕刻罩幕，蝕刻半導體基底100，以於溝渠102底部形成凹陷302。凹陷302形成使各摻雜區104分為兩部分104a與104b。蝕刻的方法可以採用非等向性蝕刻法如乾式蝕刻法或其他合適的方法。然後，進行離子植入製程310，於凹陷302的底部302a的半導體基底100中形成具有第二導電型摻質之摻雜區304。
之後，請參照圖4E-1，於摻雜區304的表面304a上形成保護層404。舉例來說，可以在整個溝渠102以及凹陷302中填滿保護層404。保護層404的材質可以選擇與半導體基底100之間具有高蝕刻選擇比的絕緣材料，例如是氧化矽或氮化矽或是其他具有相似性質者，其形成的方法例如是化學氣相沈積法。然後，進行削減步驟115，形成與表面100b相對應的另一表面100c。此削減步驟115去除位於表面100b之摻雜區306，並留下摻雜柱400。削減步驟115可以採用研磨拋光製程來施行之。
接著，請參照圖4F-1，進行離子植入製程408，在溝渠102兩側的半導體基底100的表面100c上形成摻雜區406。其後，請參照圖4G-1，移除保護層404與間隙壁402。移除的方法可以採用乾式蝕刻法或是濕式蝕刻法。之後再形成電性接觸層108，完成溝渠式半導體元件40B之製作。
本發明上述實施例均可應用做為功率元件，包括電源供應器、整流器、低壓馬達控制器，但並不以此為限，具有類似功用之裝置亦是本發明可以應用的範圍。
綜合以上所述，本發明上述實施例之各種半導體元件可以具有或同時具有降低元件的導通狀態的阻值、減少電流路徑上的阻值、降低接觸電阻等優點。而所提供的各種半導體元件的製造方法則可以利用簡單的製程來製作，其不僅可以減少製程以及材料的成本，還可避免晶片在製造的過程中變形。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10A．．．平面式場效電晶體
10B．．．溝渠式場效電晶體
20B‧‧‧溝渠式超接面場效電晶體
30B‧‧‧溝渠式IGBT
40B‧‧‧溝渠式半導體元件
100‧‧‧半導體基底
100a、100b、100c‧‧‧表面
102、113、202、401‧‧‧溝渠
102a、202a‧‧‧溝渠底部
103‧‧‧填充材料
104、104a、104b、106、118、304、306、406‧‧‧摻雜區
107、310、408‧‧‧離子植入製程
108、122‧‧‧電性接觸層
110‧‧‧金氧半導體單元
112‧‧‧閘介電層
114‧‧‧閘極
115‧‧‧削減步驟
116‧‧‧井區
120‧‧‧絕緣層
200、200a、400、400a‧‧‧摻雜柱
302‧‧‧凹陷
308、406‧‧‧間隙壁
404‧‧‧保護層
R、S‧‧‧間距
T‧‧‧距離
圖1A至1D是依照本發明實施例所繪示之一種平面式場效電晶體以及溝渠式場效電晶體的製造流程剖面示意圖。
圖1A-1至圖1D-1是依照本發明實施例所繪示之一種溝渠式場效電晶體的製造流程剖面示意圖。
圖1A-2至圖1D-2是依照本發明實施例所繪示之另一種溝渠式場效電晶體的製造流程剖面示意圖。
圖2A-1至圖2F-1是依照本發明實施例所繪示之一種溝渠式超接面場效電晶體的製造流程剖面示意圖。
圖2F-2、2F-3、2F-4是依照本發明實施例所繪示之數種溝渠式超接面場效電晶體的剖面示意圖。
圖3A-1至圖3F-1是依照本發明實施例所繪示之一種溝渠式超接面場效電晶體的製造流程剖面示意圖。
圖3A-2、圖3F-3是依照本發明其他實施例所繪示之另外兩種溝渠式超接面場效電晶體的剖面示意圖。
圖4A-1至4G-1則是依照本發明實施例所繪示之一種結合超接面金氧半電晶體與IGBT之溝渠式半導體元件之製造流程的剖面示意圖。
圖4G-2則是依照本發明其他實施例所繪示之另一種結合超接面金氧半電晶體與IGBT之溝渠式半導體元件的剖面示意圖。
10A．．．平面式場效電晶體
100．．．半導體基底
100a、100c．．．表面
102．．．溝渠
102a．．．溝渠底部
104、106、118．．．摻雜區
108、122．．．電性接觸層
110．．．單元
112．．．閘介電層
114．．．閘極
116．．．井區
120．．．絕緣層
R、S．．．間距

Claims (19)

  1. 一種半導體元件，包括：一具有第一導電型摻質之半導體基底，其具有相對應的一第一表面與一第二表面，且至少具有兩個第一溝渠，從該第二表面向該半導體基底的內部延伸；具有第一導電型摻質的兩個彼此分離的第一摻雜區，分別位於該些第一溝渠底部的該半導體基底中，該些第一摻雜區的摻質濃度高於該半導體基底的摻質濃度；具有第二導電型摻質之兩個第一摻雜柱，分別位於該半導體基底中，該兩個第一摻雜柱係間隔一距離，且分別連接各該第一摻雜區並朝向該金氧半導體單元延伸；一閘極，位於該半導體基底的該第一表面；以及具有第二導電型摻質之兩個井區，位於該閘極兩側的該半導體基底之中，該些第一摻雜柱係對準該井區；一第一電性接觸層，覆蓋該些第一摻雜區；以及至少一具有第一導電型通道的金氧半導體單元，位於該半導體基底的該第一表面。
  2. 如申請專利範圍第1項所述之半導體元件，更包括：至少一具有第一導電型摻質的第二摻雜區，該第二摻雜區的摻質濃度高於該半導體基底的摻質濃度，位於相鄰兩個第一溝渠兩側的該具有第一導電型摻質之該半導體基底的該第二表面上。
  3. 如申請專利範圍第1項所述之半導體元件，其中 各該第一摻雜柱為磊晶材料所構成。
  4. 如申請專利範圍第1項所述之半導體元件，其中各該第一溝渠底部的該半導體基底中具有一凹陷，將各該第一摻雜區分成兩部分，且更包括：具有第二導電型摻質的兩個第二摻雜區，分別位於各該凹陷的底部，各該第二摻雜區與該金氧半導體單元互相分離。
  5. 如申請專利範圍第4項所述之半導體元件，更包括：具有第一導電型摻質的第三摻雜區，該第三摻雜區的摻質濃度高於該半導體基底的摻質濃度，位於相鄰兩個第一溝渠兩側的該具有第一導電型摻質之該半導體基底的該第二表面上；以及具有第二導電型摻質之兩個第二摻雜柱，位於該半導體基底中，各自連接該第三摻雜區並對準該金氧半導體單元。
  6. 如申請專利範圍第5項所述之半導體元件，其中各該第二摻雜柱為磊晶材料所構成。
  7. 如申請專利範圍第5項所述之半導體元件，包括兩個該金氧半導體單元，且各金氧半導體單元包括：一閘極，位於該半導體基底的該第一表面；具有第二導電型摻質之兩個井區，位於該閘極兩側的該半導體基底之中，並且，該些第二摻雜柱係對準各該井區或對準各該閘極。
  8. 一種半導體元件的製造方法，包括：提供一具有第一導電型摻質之半導體基底，其具有一第一表面與一對應表面；在該半導體基底中形成兩個分離的第一溝渠，該些第一溝渠從該對應表面向該半導體基底之內部延伸；以離子佈植方式，在各該第一溝渠底部的該半導體基底中分別形成具有第一導電型摻質的一第一摻雜區，各該第一摻雜區的摻質濃度高於該半導體基底的摻質濃度；在該半導體基底的該第一表面上形成至少一具有第一導電型通道的金氧半導體單元；在各該第一溝渠之中填入一填充材料；進行一削減步驟，自該半導體基底的該對應表面削減一厚度，形成一第二表面；移除該些填充材料；以及形成一第一電性接觸層覆蓋該半導體基底的該第二表面以及該些第一摻雜區。
  9. 如申請專利範圍第8項所述之半導體元件的製造方法，其中該些第一摻雜區係在形成該金氧半導體單元之步驟與進行該削減步驟後，形成於該些第一溝渠底部。
  10. 如申請專利範圍第8項所述之半導體元件的製造方法，其中該些第一摻雜區係在形成該金氧半導體單元之步驟與進行該削減步驟前，形成於該些第一溝渠底部。
  11. 如申請專利範圍第8項所述之半導體元件的製造方法，其中，在形成該些第一摻雜區之步驟中，同時於各 該第一溝渠兩側的該半導體基底的該對應表面上形成具有第一導電型摻質的兩個第二摻雜區。
  12. 如申請專利範圍第8項所述之半導體元件的製造方法，其中，相鄰兩個金氧半導體單元之間隔距離不大於相鄰兩個第一溝渠之間隔距離。
  13. 如申請專利範圍第8項所述之半導體元件的製造方法，更包括：在形成該些第一溝渠之前，形成具有第二導電型摻質之兩個第一摻雜柱，從該半導體基底之該對應表面向該第一表面延伸，該些第一溝渠係分別對準各該第一摻雜柱，並且，各該第一溝渠之寬度係大於相對應之該第一摻雜柱，該第一溝渠之深度係小於相對應之該第一摻雜柱，該些第一摻雜區係鄰接於相對應之該第一摻雜柱。
  14. 如申請專利範圍第13項所述之半導體元件的製造方法，其中該些第一摻雜柱的形成方法包括：在該半導體基底中形成兩個第二溝渠；以及於該些第二溝渠中填入具有第二導電型摻質之磊晶材料。
  15. 如申請專利範圍第8項所述之半導體元件的製造方法，於形成該些第一摻雜區之後且於形成該第一電性接觸層之前，更包括：於各該第一溝渠底部分別形成一凹陷，使各該第一摻雜區分為兩部分；以及於各該凹陷的底部的該半導體基底中形成具有第二 導電型摻質之第三摻雜區。
  16. 如申請專利範圍第15項所述之半導體元件的製造方法，更包括：在進行該削減步驟前，形成具有第二導電型摻質之兩個第二摻雜柱，從該半導體基底之該對應表面向該第一表面延伸，該些第一溝渠係形成於該兩個第二摻雜柱之間的半導體基底內；以及在進行該削減步驟後，於各該第一溝渠兩側的該半導體基底的該第二表面上分別形成一具有第一導電型摻質之第四摻雜區，分別與各該第二摻雜柱連接。
  17. 如申請專利範圍第16項所述之半導體元件的製造方法，其中該些第二摻雜柱的形成方法包括：在該半導體基底中形成兩個第三溝渠；以及於該些第三溝渠中填入具有第二導電型摻質之磊晶材料。
  18. 如申請專利範圍第15項所述之半導體元件的製造方法，其中，形成該凹陷之步驟包括：於各該第一溝渠的側壁形成一間隙壁，以覆蓋各該第一摻雜區之部分表面；以及以該間隙壁為罩幕，於該第一溝渠之底部形成該凹陷。
  19. 如申請專利範圍第16項所述之半導體元件的製造方法，更包括：在形成該些第三摻雜區之後以及在形成該些第四摻 雜區之前，分別於該些第三摻雜區的表面上形成一保護層；以及在形成該些第四摻雜區之後，移除該些保護層。
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